KR0131057B1 - 전자회로 및 그의 반도체장치 - Google Patents

전자회로 및 그의 반도체장치

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KR0131057B1 KR1019930027128A KR930027128A KR0131057B1 KR 0131057 B1 KR0131057 B1 KR 0131057B1 KR 1019930027128 A KR1019930027128 A KR 1019930027128A KR 930027128 A KR930027128 A KR 930027128A KR 0131057 B1 KR0131057 B1 KR 0131057B1
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미노루 미야자키
아카네 무라카미
바오춘 츄
무쯔오 야마모토
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야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 겐큐쇼
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Abstract

본 발명은 절연기판상에 형성되고, 반도체층을 포함하는 박막트래지스터들(TFTs)을 갖는 전자회로에 관한 것이다. 반도체층의 두께는 1500 이하 ,예로 100 내지 750 이다. 주로 티타늄 및 질소로 구성되는 제1층이 반도체층 위에 형성되어 있다. 알루미늄으로 구성되는 제2층은 제1층의 상부에 형성되어 있다. 제1및 제2층을 전도성 인터커넥트로 패터닝되어 있다. 제2층의 바닥표면은 실질적으로 완전히 제1층과 밀접히 접촉해 왔다. 상기 인더커넥트는 반도체층과 양호한 접촉을 갖는다.

Description

전자회로 및 그의 반도체장치
제1도(A)∼(D)는 본 발명에 따른 TFT를 사용한 전자회로의 제작과정을 나타내는 단면도.
제2도(A)는 본 발명에 따른 전자회로의 수직 단면도.
제3도(B)는 본 발명에 따른 전자회로의 다른 예의 평면도.
제3도는 본 발명에 따라 제작된 TFT의 특성곡선(a)과, 종래방법에 의해 제작된 TFT의 특성곡선(b)을 나타내는 그래프.
제4도(A) 및 (B)는 TFT에 있어서의 콘택트 홀을 나타내는 사진.
제5도(A) 및 제4도(A)의 사진에 나타난 콘택트 홀의 설명도.
제5도(B) 및 제4도(B)의 사진에 나타난 콘택트 홀의 설명도.
제6도는 본발며에 따른 다수의 TFT가 기판상에 형성되어 이루어진 장치의 개략 단면도.
제7도(A)∼(H)는 본 발명에 따른 TFT의 제작과정을 나타내는 단면도
제8도(A)∼(C)는 본 발명에 따른 TFT의 단면도로서, 소스 또는 드레인의 콘택트부를 나타내는 도면.
＊ 도면의 주요부분에 대한 부호의 설명
1 : 유리막, 2 : 산화규소막,
3 : 비정질 규소막, 4 : 보호막,
5 : 섬형상 반도체영역, 6 : 게이트 산화막,
7 : 게이트전극 배선, 8 : 도프된 규소영역,
9 : 층간절연물, 10 : 화소전극,
11,14 : 제1층, 12,15 : 제2층,
13 : 접점단자, 16 : 제3층
본 발명은 절연기판상에 형성되고, 예를 들어, 박막트래지스터를 형성하는 얇은 규소반도체층을 가지며, 그 반도체층과 도전성 배선을 접속할 필요가 있는 전자회로 및 그의 반도체장치에 관한 것이다.
종래, 절연게이트형 FET 등의 박막 디바이스에 있어서는, 활설층으로서 약 1500 두께의 규소반도체박막을 사용한다. 따라서, 이러한 반도체박막상에 전극들이 형성되어야 하는경우에는, 종래의IC 제작기술에서와 같은 방식으로 알루미늄과 같은 금속을 막에 직접 밀착시킴으로써 충분한 콘택트(contact)가 형성될 수 있다. 이러한 콘택트부에서는, 통상, 규소와 같은 반도체 성분과 알루미늄 사이의 화학적 반응에 의해 규화알류미늄과 같은 규화물이 형성되는데, 반도체층의 두께가 규화물층보다 충분히 두껍기 때문에, 문제가 발생하지 않는다.
그러나, 최근의 연구에서는, 활성층의 두께를 1500 이하, 예를들어, 약 100∼750 정도로 까지 얇게 하면, TFT의 특성이 향상된다는 것이 밝혀졌다. 그러나, 그러한 얇은 반도체층(활성층)상에 전극을 형성하는 경우에는, 종래기술로는 양호한 콘택트를 얻을수 없는데, 그 이유는 , 규화물층의 두께가 거의 반도체층의 두께와 같은 정도로 까지 성장하여, 콘택트의 전기적 특성이 현저하게 열화(劣化)하기 때문이다. 그리고, 이러한 콘택트는 장시간의 전압인가와 같은 스트레스를 가하면 더욱 현저하게 열화한다.
TFT의 특성을 향상시키기 위해서는, 반도체층상에 전극을 형성한 후, 400oC이하, 전형적으로는 200∼350oC의 수소분위기에서의 열처리가 행해질 필요가 있으나, TFT의 반도체층의 두께가 1500 이하인 경우, 이러한 열처리가 규화물의 성장을 크게 촉진시켜, TFT의 특성의 열화를 야기하는 문제가 있었다.
본 발명의 목적은, 반도체층과 도전성 배선과의 양호한 콘택트를 가지며, 그 콘택트가 300oC 이상에서의 열처리에 견딜 수 있는 신뢰성 있는 전자회로를 제공하는데 있다.
본 발명은, 절연기판상에 형성되고, 규소를 주성분으로 하는 1500 이하, 바람직하게는 100∼750 두께의 반도체층을 가지는 전자회로에 관한 것이다. 예를 들어, 본 발명은, 활성층의 두께가 1500 이하인 TFT를 가지는 전자회로에 적용될 수 있다. 본 발명의 효과는 반도체층의 두께를 얇게 함에 따라 현저하게 된다.
본 발며의 제1실시형태에 있어서는, 박막형의 반도체층이 유리로 된 절연기판의 상면에 밀착하거나 또는 절연막을 사이에 두고 그 절연기판 위에 형성되고, 이 반도체층의 일부 또는 전부에, 티탄과 질소를 주성분으로 함유하는 제1층이 밀착하고, 제1층의 상면에, 알루미늄을 주성분으로 하는 제2층이 형성되며, 이들 제1및 제2층을 포토리소그래피(photolithography)법으로 패터닝하여, 도전성 배선을 형성한다. 이때, 제2층의 실질적으로 모든 하면은 제1층에 밀착하여 있다. 또한, 제2층상에, 티탄과 질소를 주성분으로 하는 제3층을 형성할 수도 있다.
본 발명의 다른 실시형태에 있어서는, 박막형의 반도체층이 유리로 된 절연기판의 상면에 밀착하거나 또는 절연막을 사이에 두고 그 절연기판 위에 형성되고, 이 반도체층의 일부 또는전부에, 티탄과 규소로 이루어진 제1층이 밀착하고, 제1층의 상면에, 티탄과 질소를 주성분으로 하는 제2층이 밀착하며, 제2층의 상면에, 알루미늄을 주성분으로 하는 제3층이 형성되어 있고, 이들 제1내지 제3층을 포토리소그래피법으로 패터닝하여, 도전성 배선을 형성한다. 물론, 제3층상에 또 다른층이 형성될 수도 있다.
본 발명의 또 다른 실시형태에 있어서는, 박막형의 반도체층이 유리로 된 절연기판의 상면에 밀착하거나 또는 절연막을 사이에 두고 그 절연기판 위에 형성되고, 이 반도체층의 일부 또는 전부에, 주성분으로서 티탄과 질소를 함유하는 제1층이 밀착하고, 제1층의 상면에, 티탄과 질소를 주성분으로 하는 제2층이 밀착하며, 제2층의 상면에, 알루미늄을 주성분으로 하는 제3층이 형성되고, 이들 제1내지 제3층을 포토리소그래피법으로 패터닝하여, 도전성 배선을 형성한다.이 실시형태는, 제1층에서의티탄 대 질소의 비율이 제2층의 티탄/질소 비율보다 큰 것을 특징으로 한다.
이들 실시형태의 어느 구조에 있어서도, 제1층이 밀착하는 반도체층의 부분은 N형 또는 P형의 도전형을 나타낸다. 바람직하게는, 이들 부분에서의 도즈량(불순물농도)은 1×1019∼1×1020cm-2이다. 불순물은 공지의 이온주입법 또는 플라즈마 도핑법에 의해 도입될 수 있다. 그러한 불순물 이온이 높은 에너지로 가속되어 도입되는 경우에는, 도즈량이 0.8×1015∼1×1017cm-2인 것이 바람직하다. 또한, 불순물 가스의 분위기에서의 레이저 조사(照射)를 이용하는 레이저 도핑법이 이용될 수 도 있다. 이러한 방법이 일본국 특허출원 평3-283981호(1991.10.4자 출원)와 일본국 특허출원 평3-290719호(1991.10.8자 출원)에 기술되어 있다. 이들 부분의 시트(sheet)저항은 1㏀/cm2 이하인 것이 바람직하다.
반도체층에 첨가될 수 있는 원소는 인 붕소, 비소, 등이다. 반도체층중 도전성 배선에 접촉하는 부분은 TFT의 소스, 드레인영역과 같은 불순물영역의 일부일수 있다. 바람직하게는, 반도체층의 시트 저항은 500Ω/cm2이하이다.
또한, 반도체층의 하면에는, 산화규소막이 밀착하여 형성되어 있어도 좋다. 이때, 그 산화규소막중에는, 반도체층에 함유된 불순물과 동일한 불순물이 함유될 수 있다.
상기한 제1실시예의 제1층에서는, 주성분으로 함유된 티탄 대 질소의 비율은 두께에 따라 다를 수 있다. 티탄과 질소 이외에, 규소 및 산소와 같은 다른 원소들이 주성분으로서 함유될 수도 있다. 예를 들여, 제1층중, 반도체층에 가까이 있는 부분은 티탄과 규소를 주성분으로 하고, 제2층에 가까이 있는 부분은 티탄과 질소를 주성분으로 할 수 있다. 예를 들어, 질소 대 티탄의 비율은 화학량론비에 가까운 값(1.8이상)으로 하고, 중간부분에서는, 성분이 연속적으로 변화하도록 하여도 좋다.
일반적으로, 화학량론비의 질소와 티탄으로 된 재료(질화티탄)는 우수한 배리어 특성을 가지며, 알루미늄과 규소의 확사을 방지하는 기능을 가지지만, 이 재료는 규소와의 접촉저항이 높다. 따라서, 그러한 재료를 콘택트 형성에 직접 사용하는 것은 바람직하지 않다. 한편, 화학량론비의 티탄과 규소로 된 재료(규화티탄)는 규소를 주성분으로 하는 반도체층과의 접촉저항이 낮고, 음성(性)접촉(ohmic contact)을 형성하는데 유리하지만, 알루미늄 등이 쉽게 확산하는 경향이 있다. 예를들어, 제2층의 알루미늄이 제1층을 통해 확산하여, 반도체층에 규화알루미늄을 형성한다.
상기한 것과 같은 복잡한 층구조는 이들 문제를 해결하기 위해 형성된다. 특히, 제1층중 제2층에 접하는 부분에는, 배리어 특성이 우수한 거의 화학량론비의 질화티탄을 이용하여, 제2층의 알루미늄이 제1층으로 확산하는 것을 방지하고, 한편, 제1층중 반도체층에 접하는 부분에는, 거의 화학량론비의 규화티탄을 형성하여, 양호한 음성접촉을 얻을 수 있다.
규화티탄막이 형성되는 경우 피막 형성시에 의도적으로 규소를 첨가하지 않아도, 티탄과 반도체층중의 규소가 반응하여, 규화티탄이 자동적으로 형성된다. 따라서, 예를 들어, 반도체층에 가까운 부분에는 질소를 적게 함유하는 티탄을 퇴적하고, 제2층에 가까운 부분에는 질소를 많이 함유하는 티탄을 퇴적하여도 유사한 효과가 얻어질 수 있다.
어느 경우에서도, 제1층 전체에 대하여 보면, 이 층은 티탄과 질소를 주성분으로 한다. 바람직하게는, 제1층에 있어서의 질소대 티탄의 비율은 0.5∼1.2이다. 또한, 티탄과 질소를 주성분으로 하는 이러한 재료는 인듐 주석산화물, 산화아연 및 산화니켈과 같은 도전성 산화물과 음성 접촉을 얻을 수 있다. 한편, 알루미늄과 그러한 도전성 산화물이 접합(junction)을 형성하는 경우, 이 접합부에 두꺼운 산화 알루미늄층이 형성되어, 양호한 콘택트를 얻는것이 불가능하다. 종래 기술에서는, 알루미늄과 도전성 산화물사이에 크롬층을 형성하였으나, 크롬은 유독하기 때문에, 대체재료가 요구되었다. 본 발명에서 사용되는 티탄과 질소를 주성분으로 하는 재료는이러한 점에서도 우수하다. 이하에, 실시예를 나타내어 본 발명의 구성을 상세히 설명한다.
(실시예1)
본 실시예가 제1도(A)∼(D)와 제2도(A) 및 (B)에 나타내어져 있다. 제1도(A)∼(C)는 TFT를 가진 일 예의 전자회로를 제작하는 순서를 나타낸다. 일반적인 공정에 대한 설명은 생략한다. 먼저, 코닝 7059로 된 유리기판(1)상에 하지막(下地膜)으로서 산화규소막(2)을 형성한 다음, 그 산화규소막(2)상에 비정질 규소막(3)을 500∼1500 , 바람직하게는 500∼750 의 두께로 형성하고, 그 비정질 규소막(3)상에 보호막(4)을 형성하였다. 그 다음, 그 적층체를 450∼600oC에서 12∼48시간 어닐하여, 비정질 규소막을 결정화시켰다. 그 결정화를 위해서는, 레이저 어닐이나 다른 유사한 수단이 사용될 수 있음은 물론이다.(제1도(A)) 그 규소막을 포토리소그래피법으로 패터닝하여, 섬형상 반도체영역(5)을 형성하고, 그 위에 500∼1500 , 바람직하게는 800∼1000 의 두께로 산화규소막을 퇴적하여, 게이트 산화막(6)을 형성하였다. 그후, 게이트전극 배선(7)을 알루미늄으로 형성하고, 알루미늄으로 된 상기 게이트전극 배선(7)을 양극산화시켜, 그 둘레에 산화알루미늄 피막을 형성하였다. 이런 방식으로 톱 게이트형 TFT에 대하여 양극산화를 이용하는 기술은 일본국 특허출원 평4-38637호(1993.1.24자 출원)에 기재되어 있다. 물론, 게이트전극은 규소,티탄, 탄탈, 텅스텐, 몰리브덴 등으로도 만들어 질수 있다.그후, 게이트전극을 마스크로 하여, 인과 같은 불순물을 플라즈마 도핑법 또는 다른 방법에 의해 주입함으로써, 게이트전극 배선(7)과 정합하여 도프된 규소영역(불순물영역)(8)을 형성하였다. 그 다음, 도프된 규소영역(8)을 열어닐법, 레이저 어닐법 또는 다른 방법에 의해 재결정화시켜, TFT의 소스영역과 드레인영역을 형성하였다(제1도(B)) 그후, 층간절연막(9)으로서 산화규소막을 형성하고, ITO(indium tin oxide)와 같은 도전성의 투명 산화물을 퇴적하였다. 그 ITO막을 포토리소그래피법으로 패터닝하여, 액티브 매트릭스형 액정표시장치의 화소전극(10)을 형성하였다. 그 다음, 층간절연막(9)에 콘택트 홀을 형성하여, 도프된 규소영역(불순물영역), 즉, 소스영역과 드레인영역의 일부를 노출시켰다. 스퍼터법에 의해, 티탄과 질소를 주성분으로 함유하는 제1층(11)과, 알루미늄으로 된 제2층(12)을 형성하였다. 그 방법을 아래에 설명한다.
티탄으로 된 타깃을 스퍼터 체임버내에 배치하고, 아르곤 분위기에서 막을 형성하였다. 스퍼터 압력은 1∼10 mtorr이었다. 먼저, 주성분으로서 티탄을 가지고 있고 질소를 거의 함유하지 않는층을 50∼500 의 두께로형성하였다. 아르곤 이외에도, 질소가 스퍼터 체임버내로 도입되었다. 이 분위기에서, 스퍼터법에 의해 막을 형성하였다. 그 결과, 거의 화학량론비의 질화티탄층이 200∼1000 의 두께로 형성되었다. 이때, 스퍼터 분위기에 있어서의 질소의 비율은 40% 이상이 되도록 하였다. 스퍼터에 의한 퇴적속도는 스퍼터 압력 이외에 질소의 분압에 의해 크게변동하므로 주의하여야 한다. 예를 들어, 아르곤만으로 이루어진 분위기에서의 퇴적속도은 일반적으로, 질소를 20% 이상 함유한 분위기에서의 퇴적속도보다 3∼5배 높다. 스퍼터 분위기에 관해서는, 질소 대신에, 암모니아, 히드라딘(hydradine)등이 사용될 수 있다. 얻어진 막의 저항율은 스퍼터시의 질소의 분압에 따라 변화한다는 것이 알려져 있다. 이 막이 도전성 배선을 형성하는데 사용되므로, 저항이 낮은 것이 바람직하다. 그 때문에, 최적의 질소 분압이 채택되어야 한다. 예를 들어, 100% 질소를 함유하는 분위기에서는,40% 질소를 함유하는 분위기에서보다 낮은 저항율이 얻어진다. 전형적인 저항율은 50∼300μΩ cm이었다.
상기한 공정에서, 질소를 거의 함유하지 않고 최초에 성막된 티탄층이 너무 두꺼우면, 아래의 반도체층과의 반응이 일어나, 양호한 콘택트를 얻는 것을 불가능한게 된다. 본 발명자들의 연구결과, 티탄층의 두께가 반도체층의 두께보다 작은 것이 바람직하다는 것이 밝혀졌다.
이와 같이 하여 제1층(11)을 형성한 후에, 역시 스퍼터법에 의해, 알루미늄으로 제2층(1% 규소를 함유)(12)을 2000∼5000 의 두께로 형성하였다. 그리고 이들 층을 포토리소그래피법으로 패터닝하였다. 더욱 상세하게는, 먼저 알루미늄으로 된 제2층을 인산, 초산, 질산의 혼합산과 같은 에천트(etchant)로 에칭하고, 이어서, 이 알루미늄층 위에 포토레지스트를 남긴채 제1층을 버퍼드(buffered)불산 또는 아질산으로 에칭하였다. 이때, 층간절연막이 오버에칭에 의해 손상을 받으므로 주의하여야 한다. 또한, 최초에 선택적으로 남긴 알루미늄층을 마스크로 하여, 과산화수소(H2O2)의 수용액과 수성 암모니아(NH3OH)의 혼합액으로 제1층을 에칭하여 도 좋다. 이 경우에는,층간절연막은 영향을 받지 않는다. 그러나, 포토레지스트와 같은 유기재료는 산화되어버리므로, 주의를 요한다.
상기한 에칭공정은 건식 에칭공정일 수도 있다. 에칭가스로서, 예를들어, 상염화탄소(CCl4)를 이용하면, 제2층과 제1층이 산화규소에 나쁜 영향을 주지 않고 연속적으로 에칭될 수 있다. 이와같이 하여, 도프된 반도체영역(불순물영역)으로부터 연장하는 도전성 배선을 형성한 후, 300oC의 수소분위기중에서 어닐하여, TFT를 완성하였다.
이렇게 하여 제작된 회로에는 외부와의 접속을 필요로 하는 부분이 존재한다. 제2도(A)는, 기판(17)상에 형성된 집적회로(18)로부터 기판의 주변부로 연장하는 도전성의 외부접속배선(19)이 형성되어 있는 모양을 나타내고 있다. 때때로, 이러한 전자회로에 있어서는, 점선으로 둘러싸인 영역(20)에서 접속단자(예를 들어, 소켓)와 같은 기계적 수단으로 전기접속이 행해지는 경우도 있다.
제2도(B)에 도시된 바와 같은 액정표시장치에서는, 기판(21)상의 액티브 매트릭스영역(25)을 구동하기 위한 회로(22∼24)에 전력이나 신호를 공급하기 위해, 점선으로 둘러싸인 영역(27)에서 전기접속이 행해진다. 와이어 본딩(wire bonding)에 의한 접속은 영구적이고 신뢰성이 높으나, 그의 제작에는 상당한 노력이 요구된다. 특히, 이 방법은 많은 단자를 접속하는데는 적당치 않다. 따라서, 기계적으로 접촉시키는 쪽이 때때로 더 유리할 수 있다.
그러나, 이 경우에는 접점부분의 도전성 배선의 표면이 충분히 강하고, 아랫층과 그 배선의 밀착성이 양호할 필요가 있다. 이러한 목적에 알루미늄은 적합하지 않으나, 티탄을 주성분으로 하는재료는 규소, 산화규소, 알루미늄 등의 재료와의 밀착성이 양호하다. 또한, 피막의 경도도 높기 때문에, 이 재료가 적절하다. 그때에는, 질소는 전혀 함유되지 않아도, 또는 화학량론비까지 최대한 함유되어 있어도 상관없다. 본 실시예에서는, 제2층중 접점부분만을 에칭하여, 제1층을 노출시켰다. 본 실시예에서는, 제1층중 제2층에 접하는 부분은 화학량론비의 질화티탄으로 이루어졌다. 질화티탄의 노출된 부분에 접점단자(13)를 눌러붙여 접점으로 하였다.(제1도(c)) 다른 예로서는, 제1도(D)에 도시된 바와 같이, 제1층(14)상에 제2층(15)을 형성하고, 제2층상에 질화티탄의 제3층을(16)을 형성하고, 이 제3층에 접점단자를 접촉시켜도 된다. 이 경우에는, 제1도 (C)와 같이 제2층을 부분적으로 에칭하는 것은 필요하지 않다. 따라서, 패터닝공정이 생략될 수 있다. 또한, 본 발명에 따라 질소와 티탄을 주성분으로 하는 층을 먼저 포토리소그래피법으로 패터닝하여, 도전성 배선을 형성하고, 그후에 ITO막을 형성하여도 좋다. 어느 경우에도, 본 실시예 에서는 ITO막이 질소와 티탄을 주성분으로 하는재료로 만들어지기 때문에, 양호한 콘택트가 얻어질 수 있다. 막의 재료로서는, ITO에 한정되지 않고, 다양한 다른 도전성 산화물도 사용될 수 있다.
이와 같이 하여 얻어진 TFT의 VD-ID 특성이 제3도에서 곡선 a로 나타내어져 있고, 참고를 위해, 종래의 Al/Si접촉을 갖는 TFT의 VD-ID 특성이 제3도에 서 곡선 b 로 나타내어져 있다. 종래의 방법으로 제작된 TFT의 곡선 b상에서는 VD=0에 근접하여 킹크(kink)가 관찰되고, 접촉저항이 음성 접촉을 만들지 않았으나, 본 발명에 따라 제작된 TFT의 곡선 a 상에서는 그러한 이상(異常)은 관찰되지 않고, 정상적인 MOSFET 특성이 나타내어졌다.
제4도(A) 및 (B),는 TFT 로부터 연장하는 도전성 배선의 재료, 즉, 알루미늄과 소스영역 및 드레인영역의 N형 규소와의 합금화(즉, 규화물의 형성)가 본실시예에서와 같은 조건하에서는 억제된다는 것을 보여주는 사진이다. 제4도(A) 및 (B) 의 사진에 나타내어진 영역이 제5도(A) 및 (B)에 각각 개략적으로 도시되어 있다. 각 사진의 중앙부에 있는 직사각형 영역은 콘택트 홀이다. 콘택트의 형성후, 300oC에서 30분동안 어닐처리를 행하였다. 제4도(A)에서 보여지는 바와 같이, 규소와 알루미늄 사이에 질화티탄이 존재하지 않는 경우에는, 많은 양의 규화물(반점형상의 것)이 콘택트에 발생하여 있지만, 제4도(B)에서 보여지는 바와 같이, 두께 1000 의 질화티탄막이 존재하는 경우에는, 어떠한 열화(劣化)도 관찰되지 않았다.
(실시예2)
TFT를 가지는 전자회로를 제작하는 순서를 개념적으로 나타내는 제1도(A)∼(C)를 참조하여 본 실시예를 설명한다. 일반적인 공정에 관해서는 설명을 생략하였다. 먼저, 유리기판(1)상에 하지막으로서 산화규소막(2)을 형성하고, 이 산화규소막(2)상에, 두께가 100∼1500 , 바람직하게는 100∼750 인 비정질 규소막(3)을 형성하고, 이 위에 보호막(4)을 형성하였다. 그 다음, 이것을 450∼600oC에서 12∼48시간 어닐하여, 비정질 규소막을 결정화하였다. 그 결정화공정을 위해, 레이저 어닐이나 또는 다른 유사한 수단도 사용될 수 있다.(제1도(A)) 다음에, 그 규소막을 포토리소그래피법으로 패터닝하여, 섬형상 반도체영역(5)을 형성하고, 이 위에, 게이트 산화막(6)으로서 산화규소막을 500∼1500 , 바람직하게는 800∼1000 두께로 형성하였다. 그후, 알루미늄으로 게이트전극 배선(7)을 형성하고, 알루미늄의 게이트전극 배선(7)을 양극화시켜, 그 둘에 산화알루미늄 피막을 형성하였다. 그후, 게이트전극을 마스크로 하여, 인과 같은 불순물을 이온주입법 또는 다른 방법에 의해 주입함으로써, 게이트전극 배선(7)과 정합하여 도프된 규소영역(불순물영역)(8)을 형성하였다. 도즈량이 0.8∼4×1015cm-2이고, 도펀트 농도가 1×1019∼1×1021cm-3이 되도록,도즈량, 가속저압, 게이트 산화막의 두께를 설정하였다. 그후, 열어닐,레이저 어닐, 또는 다른 방법에 의하여, 도프된 규소영역(8)을 재결정화시커, TFT의 소스영역 및 드레인영역을 형성하였다.(제1도(B)) 그 다음, 층간절연막(9)으로서 산화규소를 퇴적한 후, ITO를 퇴적하였다. 그 ITO막을 포토리소그래피법으로 패터닝하여, 액티브 매트릭스형 액정표시장치의 화소전극(10)을 형성하였다. 그후, 층간절연물(9)에 콘택트 홀을 형성하여, 도프된 규소영역(불순물영역),즉, 소스영역 및 드레인영역의 일부를 노출시켰다. 그 다음, 스퍼터법에 의해, 티탄과 질소를 주성분으로 하는 제1층(11)과, 알루미늄으로 된 제2층(12)을 형성하였다. 그 방법을 아래에 설명한다.
티탄으로 된 타깃을 스퍼터 체임버내에 배치하고, 아르곤과 질소로 이루어진 분위기에서 막을 형성하였다. 아르곤과 질소의 분압비는 0.3이하, 예를 들어 0.25이었다. 스퍼터 압력은 3mtorr이었고, 4.5 A의 DC전류가 인가되었다. 아르곤의 유량은 24SCCM이었고, 질소의 유량은 6SCCM이었다. 제1층은 질소를 적게 함유하는 하부층을 갖고, 그 하부층은 두께가 100 이었다. 이와 같이 하여 형성된 막은 규소 및 ITO와의 접촉저항이 충분히 적었다.
그 다음, 아르곤과 질소의 분압비가 0.3이상, 예를 들어 1이도록 스퍼터 체임버내의 분위기의 비율을 증대시켰다. 이 분위기에서 스퍼터에 의해 막을 형성하였다. 스퍼터 압력과 DC 전류는 각각 3 mtorr와 4.5 A로 유지되었다. 아르곤과 질소의 유량은 15 SCCM으로 설정되었다. 이상의 공정에 의하여, 제1층의 상부층(두께 900 )이 형성되었다. 이와 같이 하여 형성된 막은 규소와의 접촉저항이 커서, 콘택트로서는 사용될 수 없으나, 이 막은 본 실시예에서 어려움 없이 도전성 배선으로 패터닝될 수 있었다. 스퍼터에 으힌 퇴적속도는 스퍼터 압력 이외에 질소의 분압에 의해 현저히 변동하므로 주의하여야 한다. 예를 들어, 아르곤 대 질소의 비율이 4:1일때, 퇴적소도는 100∼120 /분이었고, 아르곤 대 질소의 비율이 1:1이면, 퇴적속도는 30∼40 /분이었다.
이렇게 하여 제1층(110을 형성한 후, 알루미늄을 스퍼터하여, 제2층(1% 규소를 함유)(12)을 2000∼5000 의 두께로 형성하고, 이들 층을 포토리소그래피법으로 패터닝하였다. 더욱 상세하게는, 먼저, 알루미늄의 제2층을 인산, 초산, 질산의 혼합산과 같은 에천트로 에칭하고, 이어서, 이 알루미늄막상에 포토레지스트를 둔채, 제1층을 과산화수소(H2O2)의 수용액과 수성 암모니아(NH3OH)의 혼합액으로 에칭하였다. 이 에천트는유기물질을 산화시켜버리기 때문에, 유기물질의 최종세척을 동시에 행하였다. 이렇게 하여, 도프된 규소영역(불순물영역)으로부터 연장하는 도전성 배선을 형성한 후, 300oC의 수소분위기에서 어닐을 행하여, TFT를 완성하였다. 본 실시예에서는, 제2층중 접점부분만을 에칭하여, 제1층을 노출시켰다. 제1층의 노출된 부분에 접점단자(13)를 눌러붙여 접점으로 하였다.(제1도(C))
(실시예 3)
본 실시예를 제7도(A)∼(H)에 나타낸다. 먼저, 코닝 7059로 된 유리기판(201)상에 하지막(下地膜)으로서 산화규소막(202)을 1000∼3000 의 두께로 형성하였다. 그 기판의 크기는 300×400mm도는 100×100mm이었다. 이 산화규소막을 형성하기 위해서는, 산소분위기에서 스퍼터가 실시되었다. 대량생산을 보다 효율적으로 하기 위해, TEOS를 플라즈마 CVD법에 의해 분해 퇴적하였다.
그 다음, 플라즈마 CVD법 또는 LPCVD 법에 의해 비정질 규소막을 300∼5000 , 바람직하게는 500∼1000 의 두께로 형성한 후, 555∼800oC의 산화분위기에 24시간 동안 두어, 그 비정질 규소막을 결정화시켰다. 이 공정은 레이저 조사(照射)에 의해 수행될 수도 있다. 결정화된 규소막을 포토리소그래피법으로 패터닝하여, 섬형상의 영역(203)을 형성하였다. 그후, 700∼1500 의 두께를 갖는 산화규소막(104)을 스퍼터법에 의해 형성하였다.
그후, 두께 1000 ∼3μm의 알루미늄막을 전자비임 증착법 또는 스퍼터법에 의해 형성하였다. 이 알루미늄막은 1 중량%의 규소 또는 0.1∼0.3중량%의 스칸듐을 함유하였다. 일본 도쿄 오카 고교 가부시키가이샤에서 제조된 OFPR 800/30 cp와 같은 포토레지스트막을 스핀 코팅에 의해 형성하였다. 포토레지스트막의 형성전에 100∼1000 의 두께의 산화알루미늄막을 양극산화에 의해 형성하면, 그 알루미늄막이 포토레지스트막에 잘 부착하고, 또한, 포토레지스트막으로부터의 전류 누설이 억제된다. 이것은, 다음의 양극산화공정에서 다공성 양극산화물을 형성하는데 효과적이다. 그후, 포토레지스트막과 알루미늄막을 포토리소그래피법으로 패터닝하고 에칭하여, 게이트전극(205)과 마스킹 층(200)을 형성하였다.(제7도(A))
그 다음, 전해용액에 넣고 전류를 통함으로써 게이트전극(205)을 양극산화시켜, 3000∼6000 , 예를들어 5000 의 두께를 갖는 다공성의 양극산화막(206)을 형성하였다. 양극산화공정은, 구연산, 질산,인산,크롬산,황산 또는 다른 산 3∼20%의 산성용액을 사용하고 게이트전극에 10∼30V의 정전압을 인가함으로써 수행 되었다. 본 실시예에서는, 양극산화를 위해 30oC에서 20∼40분 동안 옥살산중의 게이트전극에 10V의 전압이 인가되었다. 양극산화막의 두께는 양극산화 시간에 의해 제어되었다.(제7도(B))
다음에, 산화규소막(104)을 건식에칭에 의해 에칭하였다. 이 에칭공정에서, 등방성 에칭의 플라즈마 모드나 이방성 에칭의 반응성 이온에칭 모드가 사용될 수 있다. 그러나, 규소 대 산화규소의 선택비율을 크게 설정함으로써 활성층을 깊지 않게 에칭하는 것이 중요하다. 예를 들어, 에칭가스로서 CF4가 사용되는 경우, 양극산화막에 에칭되지 않고, 산화규소막(104)만이 에칭된다. 다공성의 양극산화막(206)밑에 위치한 산화규소막은 에칭되지 않고 그대로 남아, 게이트 절연막(204)을 이룬다.(제7도(C)) 전해용액내에서 각 게이트전극에 전류를 다시 인가하였다. 이때, 주석산, 붕산, 질산 3∼10%가 함유된 에틸렌 글리콜용액이 사용되었다. 그 용액의 온도가 실온보다 낮은 약 10oC일 때, 양호한 산화막이 얻어진다. 이렇게 하여, 장벽(배리어)형 양극산화막(207)이 게이트전극의 상면과 측면에 형성되었다. 그 양극산화막(207)의 두께는 인가전압에 비례하여, 인가전압이 150V일때, 형성된 양극산화막의 두께는 2000 이었다. 본 실시예에서는, 전압을 80∼150V로 증가시켰다. 그 전압값은 장벽형 양극산화막(207)의 요구되는 두께에 따라 결정되었다.(제7도(D))
장벽형 양그산화막(207)을 마스크로 하여, 다공성의 양극산화막(206)을 에칭하였다. 그후, 게이트전극(205) 및 장벽형 양극산화막(207)과 게이트 절연막(204)을 마스크로 하여, 이온도핑법에 의해 불순물을 주입함으로써, 저저항률의 도프된 영역(208,211)및 고저항률의 도프된 영역(209,210)을 형성하였다. 도즈량은 1∼5×1014cm-2이고,가속전압은 39∼90KV이었다. 불순물로서는 인(P)이 사용되었다.(제7도(E))
그다음, 티탄, 니켈,몰리브덴,백금 또는 팔라듐과 같은 적당한 금속을 전체 표면에 걸쳐 스퍼터하였다. 예를 들어, 50∼500 으 두께를 갖는 티탄막(212)을 전체 표면에 걸쳐 형성하였다. 그 결과, 금속막,본 실시예에서는 티탄막(212)이 저저항률의 도프된 영역(208,211)과 밀착되었다.(제7도(F)) 그 다음, KrF엑시머 레이저로부터 방출된 레이저광(파장 248 nm,펄스폭 20nsec)을 조사하여, 주입된 불순물을 활성화시키고, 또한 금속막, 즉, 티탄막을 활성층과 반응시켜, 금속규화물,즉,규화티탄 영역(213,214)을 형성하였다. 레이저광의 에너지밀도는 200∼400 mJ/cm2,바람직하게는 250∼300 mJ/cm2이었다. 레이저광을 조사할때, 기판을 200∼500oC로 가열하면, 티탄막의 박리가 억제될 수 있다.
본 실시예에서는, 상기한 바와 같이 엑시머 레이저가 사용되었으나, 다른 레이저가 사용될 수도 있다. 펄스형 레이저가 사용되는 것이 바람직하다. CW레이저를 사용하는 경우에는, 조사시간이 길어져, 조사된 대상물이 열팽창하고, 그 결과, 막이 박리될 수 있다.
유용한 펄스형 레이저로는,Nd:YAG레이저(바람직하게는, Q-스위치 레이저)와 같은 적외선 레이저, 제2고조파 발생을 이용하는 것과 같은 가시광레이저, 및 KrF, XeCl, ArF와 같은 엑시머를 이용하는 각종 UV레이저를 들 수 있다. 레이저광이 금속막 위로부터 조사되는 경우, 레이저광이 금속막으로부터 반사되지 않도록 레이저광의 파장이 선택될 필요가 있다. 그러나, 금속막이 아주 얇을 경우에는, 문제가 거의 일어나지 않느다. 레이저광이 기판측으로부터 조사될 수도 있다. 이 경우에, 아랫쪽의 규소반도체층을 통과하는 레이저광이 선택되어야 한다.
어닐은 가시광 또는 근적외광의 조사를 이용하는 램프 어닐일 수도 있다.
램프 어닐이 행해지는 경우, 조사되는 대상물의 표면이 약 600∼1000oC에 도달하도록 하는 방식으로 광을 조사한다. 그 온도가600oC인 때, 조사가 수 분간 계속되고, 온도가 1000oC인 때에는, 조사가 수 십초간 수행된다. 1.2μm의 적외광과 같은 적외광을 사용하는 어닐이 다음의 이유로 매우 유익하다. 근적외광은 규소반도체층에 의해 선택적으로 흡수되므로, 유리기판이 그리 많이 가열되지 않는다. 각 조사시간을 짧게 설정함으로써, 기판이 적은 정도로 가열된다.
그 다음, 과산화수소와 암모니아와 물이 5 : 2 : 2의 비율로 혼합되어 이루어진 에천트에 의해 티탄막(212)을 에칭하였다. 노출된 층과 티탄막의 접촉되지 않은 부분(예를 들어, 게이트 절연막(204)과 양극산화막(207)상에 존재하는 티탄막)은 금속상태로 남아 있게 되고, 이들부분은 이 에칭에 의해 제거 될 수 있다. 규화티탄영역(213,214)은 에칭되지 않으므로, 그대로 남아 있게 된다.(제7도(G)) 끝으로, 제7도(H)에 나타낸 바와 같이, CVD법에 의하여 층간절연물(217)로서 2000 ∼1μm, 예를 들어, 3000 두께의 산화규소막을 전체면에 걸쳐 형성하고, TFT의 소스, 드레인전극에 콘택트 홀을 형성한 다음, 200 ∼1μm,예를 들어 5000 의 두께를 갖는 알루미늄배선 전극(218,219)을 형성하였다. 본 실시예에서는, 알루미늄배선이 접촉하여 있는 부분은 규화티탄으로 만들어져 있다. 알루미늄과의 계면에서의 안정성이 규소의 경우에서보다 향상된다. 따라서, 신회성 있는 콘택트가 얻어졌다. 질화티탄과 같은 배리어 금속이 알루미늄배선 전극(218,219)과 금속규화물 영역(213,214)사이에 퇴적되면, 신뢰성이 더욱 향상될 수 있다. 본 실시예에서는, 그 규화물 영역의 시트 저항이 10∼50Ω/cm2이었고, 고저항률의 도프된 영역(209,210)의 시트 저항은 10∼100㏀/□이었다. 그 결과, 양호한 주파수 특성을 가지며, 높은 드레인 전압에서 핫 캐리어(hot carrier) 열화(劣化)가 적은 TFT가 제작될 수 있었다. 본 실시예에서, 저저항률의 도프된 영역(211)이 금속규화물 영역과 실질적으로 일치하여 만들어질 수 있었다.
제6도는 제7도(A)∼(H)에 나타낸 방법에 의해 기판상에 다수의 TFT를 제작한 예를 나타낸다.
이 실시예에서는, 3개의 박막트랜지스터(TFT1∼TFT3)가 형성되었다. TFT1과 TFT2는 드라이버 TFT로서 이용되고, CMOS 소자의 형태를 취하였다. 본 실시예에서, 이들 TFT가 인버터로서 만들어졌다. 제7도(A)∼(H)에 나타낸 양극산화막(207)에 대응하는 산화막(505,506)은 200∼1000 , 예를 들어 500 의 작은 두께를 가졌다. 이들 산화막은 아랫층과 약간 겹쳐진다. TFT3는 화소 TFT로서 이용되었다. 양극산화막(507)은 2000 의 큰 두께를 가지며, 오프셋 상태를 취하여, 누설전류를 억제한다. TFT3의 소스/드레인전극중 하나가 ITO의 화소전극(508)과 접속되었다. 양극산화막들의 두께를 상이하게 하기 위해서는, 그 막들을 분리하여, TFT의 게이트전극에 인가되는 전압을 독립적으로 제어하도록 한다.
TFT1과 TFT3는 n채널형 박막트랜지스터인 반면에, TFT2는 p채널형 박막트랜지스터이었다.
본 실시예에서는, 티탄막을 형성하는 공정이 이온도핑공정후에 수행되었으나, 이 순서를 역으로 할 수도 있다. 이 경우에, 이온이 주입될 때 티탄막이 아랫층 전부를 피복하기 때문에, 기판에서 발생되는 비정상적인 충전이 효과적으로 방지된다. 변형예에서는, 이온도핑 후에, 레이저 어닐공정이 실시된다. 그 다음, 티탄막이 형성되고, 헤이저 조사 또는 열어닐에 의해 규화티탄막이 형성된다.
이러한 새로운 TFT들의 소스전극 또는 드레인 전극의 콘택트는 제8도(A)∼(C)에 나타낸 구조를 취할 수 있다. 이들 도면에는, 유리기판(1), 게이트 절연막(6), 소스 또는 드레인영역(8), 층간절연막(9), 규화티탄 영역(301), 질화티탄층(302), 알루미늄층(303), 질화티탄층(304), 티탄층(305) 및 질화티탄층(306)이 도시되어 있다.
본 발명에서, TFT의 얇은 소스영역, 드레인영역 또는 다른 도프된 영역은 양호한 콘택트를 가질수 있고, 그 콘택트는 신뢰성이 높아, 전체 전자회로의 신뢰성을 향상시키는데 효과적이다. 그리하여, 본 발명은 산업적으로 매우 유익한 것이다.

Claims (32)

1500Å 이하의 두께를 가지고 규소를 주성분으로 하는 반도체막; 상기 반도체막에 제공된 소스 및 드레인; 상기 소스와 드레인 사이에서 상기 반도체막에 제공된 채널; 게이트 절연막을 사이에 두고 상기 채널에 인접하여 형성된 게이트전극; 상기 게이트전극의 적어도 측면에 형성된 게이트전극물질의 산화물; 티탄과 질소를 주성분으로 하는 제1층; 및 상기 제1층에 의해 상기 반도체막과의 접촉이 방지되어 상기 제1층상에 제공되고 알루미늄을 주성분으로 하는 제2층을 포함하고; 상기 반도체막이, 인, 비소, 및 붕소로 이루어진 군으로부터 선택된 원소를 1×1019∼1×1021cm-3의 농도로 함유하고 상기 소스와 드레인중 적어도 하나에 제공된 그 반도체막의 영역에서 상기 제1층과 접촉하여 있고, 상기 채널이, 상기 소스 및 드레인에 따른 방향으로 상기 게이트전극의 측부 가장자리를 넘어 연장하고, 상기 게이트 절연막이, 상기 채널 아래에 있는 절연표면과 상기 게이트 절연막과의 사이에 상기 채널이 배치되도록, 상기 게이트전극의 상기 측부 가장자리를 넘어 연장하는 상기 채널의 부분상에서 까지 연장하는 것을 특징으로 하는 전자회로.
제1항에 있어서, 상기 반도체막이 N형 또는 P형의 도전형을 가지는 것을 특징으로 하는 전자회로
제1항에 있어서, 상기 반도체막의 두께가 100∼750Å 인 것을 특징으로 하는 전자회로.
제1항에 있어서, 상기 반도체막 아래에서 상기 반도체막에 밀착하여 제3층이 형성되어 있고, 상기 반도체막과 상기 제3층이 동일한 불순물로 도프된 것을 특징으로한 전자회로.
제1항에 있어서, 상기 제1층이 도전성 산화물의 피막에 접촉하여 있는 것을 특징으로 하는 전자회로
제1항에 있어서, 상기 제1층과 제2층이 외부의 단자와 접속되어 있는 도전성 배선을 구성하는 것을 특징으로 하는 전자회로.
제1항에 있어서, 상기 제1층에서의 질소원자의 수 대 티탄원자의 수의 비가 0.5∼1.2인 것을 특징으로 하는 전자회로.
제1항에 있어서, 상기 제2층의 두께가 2000∼5000Å 인 것을 특징으로 하는 전자회로.
제5항에 있어서, 상기 도전성 산화물이, 인듐 주석산화물, 산화아연 및 산화니켈로 이루어진 군으로부터 선택된 물질로 된 것을 특징으로 하는 전자회로.
1500Å 이하의 두께를 가지고 규소를 주성분으로 하는 반도체막; 상기 반도체막에 제공된 소스 및 드레인; 상기 소스와 드레인 사이에서 상기 반도체막에 제공된 채널; 게이트 절연막을 사이에 두고 상기 채널에 인접하여 형성된 게이트전극; 상기 게이트전극의 적어도 측면에 형성된 게이트전극물질의 산화물; 티탄과 질소를 주성분으로 하는 제1층; 상기 제1층상에 티탄과 질소를 주성분으로 하는제2층; 및 상기 제1층 및 제2층에 의해 상기 반도체막과의 접촉이 방지되어 상기 제2층상에 형성되고 알루미늄을 주성분으로 하는 제3층을 포함하고; 상기 제1,제2 및 제3층이 도전성 배선을 구성하고, 상기 제1층에서의 티탄 대 질소의 비율이 상기 제2층에서의 티탄 대 질소의 비율보다 크고, 상기 반도체막이, 인, 비소, 및 붕소로 이루어진 군으로부터 선택된 원소를 1×1019∼1×1021cm-3의 농도로 함유하고 상기 소스와 드레인중 적어도 하나에 제공된 그 반도체막의 영역에서 상기 제1층과 접촉하여 있고, 상기 채널이, 상기 소스 및 드레인에 따른 방향으로 상기 게이트전극의 측부 가장자리를 넘어 연장하고, 상기 게이트 절연막이, 상기 채널 아래에 있는 절연표면과 상기 게이트 절연막과의 사이에 상기 채널이 배치되도록, 상기 게이트전극의 상기 측부 가장자리를 넘어 연장하는 상기 채널의 부분상에서 까지 연장하는 것을 특징으로 하는 전자회로.
제10항에 있어서, 상기 반도체막이 N형 또는 P형의 도전형을 가지는 것을 특징으로 하는 전자회로
제10항에 있어서, 상기 반도체막의 두께가 100∼750Å 인 것을 특징으로 하는 전자회로.
제10항에 있어서, 상기 제2층의 두께가 2000∼5000Å 인 것을 특징으로 하는 전자회로.
제10항에 있어서, 상기 반도체막 아래에서 상기 반도체막에 밀착하여 제4층이 형성되어 있고, 상기 반도체막과 상기 제4층이 동일한 불순물로 도프된 것을 특징으로한 전자회로.
1500Å 이하의 두께를 가지고 규소를 주성분으로 하는 반도체막; 상기 반도체막에 제공된 소스 및 드레인; 상기 소스와 드레인 사이에서 상기 반도체막에 제공된 채널; 게이트 절연막을 사이에 두고 상기 채널에 인접하여 형성된 게이트전극; 상기 게이트전극의 적어도 측면에 형성된 게이트전극물질의 산화물; 티탄을 주성분으로 하는 제1층; 및 상기 제1층과 접촉하여 있고 알루미늄을 주성분으로 하는 제2층을 포함하고; 상기 반도체막이, 인, 비소, 및 붕소로 이루어진 군으로부터 선택된 원소를 1×1019∼1×1021cm-3의 농도로 함유하고 상기 소스와 드레인중 적어도 하나에 제공된 그 반도체막의 영역에서 상기 제1층과 접촉하여 있고, 상기 채널이, 상기 소스 및 드레인에 따른 방향으로 상기 게이트전극의 측부 가장자리를 넘어 연장하고, 상기 게이트 절연막이, 상기 채널 아래에 있는 절연표면과 상기 게이트 절연막과의 사이에 상기 채널이 배치되도록, 상기 게이트전극의 상기 측부 가장자리를 넘어 연장하는 상기 채널의 부분상에서 까지 연장하는 것을 특징으로 하는 전자회로.
제1항에 있어서, 상기 영역이 트랜지스터의 소스 또는 드레인인 것을 특징으로 하는 전자회로.
제10항에 있어서, 상기 영역이 트랜지스터의 소스 또는 드레인인 것을 특징으로 하는 전자회로.
제15항에 있어서, 상기 .영억이 트랜지스터의 소스 또는 드레인인 것을 특징으로 하는 전자회로.
제1항에 있어서, 상기 산화물이 양극산화물인 것을 특징으로 하는 전자회로.
제10항에 있어서, 상기 산화물이 양극산화물인 것을 특징으로 하는 전자회로.
제15항에 있어서, 상기 산화물이 양극산화물인 것을 특징으로 하는 전자회로.
1500Å 이하의 두께를 가지고 규소를 포함하는 반도체막; 상기 반도체막에 접촉하여 있고 규소와 티탄을 포함하는 제1도전성 층; 상기 제1도전성 층에 접촉하여 있고 티탄과 질소를 포함하는 제2도전성 층;상기 제2도전성 층에 접촉하여 있고 알루미늄을 포함하는 제3도전성 층; 및 상기 제3도전성 층에 접촉하여 있고 티탄을 포함하는 제4도전성 층을 포함하고 상기 제1,제2,제3 및,제4층이 도전성 배선을 구성하는 것을 특징으로 하는 반도체 장치
제22항에 있어서, 상기 반도체막이 N형 또는 P형의 도전형을 가지는 것을 특징으로 하는 반도체장치
제22항에 있어서, 상기 제 3도전성 층의 두께가 2000∼5000Å 인 것을 특징으로 하는 반도체장치.
제22항에 있어서, 상기 반도체막의 두께가 100∼750Å 인 것을 특징으로 하는 반도체장치.
제22항에 있어서, 상기 반도체막 아래에서 상기 반도체막에 접촉하여 제5층이 형성되어 있고, 상기 반도체막과 상기 제5층이 동일한 불순물로 도프된 것을 특징으로한 반도체장치.
제22항에 있어서, 상기 도전성 배선이 외부 단자와 접속되어 있는 것을 특징으로 하는 반도체장치
상기 기판 위에 형성된 박막트랜지스터; 상기 박막트랜지스터의 소스영역과 드레인영역중 한 영역에 전기적으로 접속된 배선을 포함하고; 상기 배선이, 상기 박막트랜지스터의 소스영역과 드레인영역중 상기 한 영역에 직접 접촉하여 있는 제1도전성 층과, 상기 제1 도전성 층상에 제공된 제2도전성 층과, 상기 제2도전성 층상에 제공된 제3도전성 층으로 이루어지고, 상기 제1도전성 층과 상기 제3도전성 층이 티탄을 포함하고, 상기 제2도전성 층이 알루미늄을 포함하며, 상기 제2도전성층이 상기 제1도전성 층과 상기 제3도전성 층 사이에 배치된 것을 특징으로 하는 반도체 장치.
상기 기판 위에 형성된 박막트랜지스터; 적어도 제1도전성 층과 제2도전성 층으로 이루어진 적층구조를 가진 배선을 통하여 상기 박막트랜지스터에 작동적으로 접속되고, 도전성 산화물을 포함하는 전극을 포함하고; 상기 제1도전성 층이 티탄을 포함하고 상기 전극에 직접 접촉하여 있으며, 상기 제2도전성 층이 알루미늄을 포함하고 상기 제1도전성 층에 의해 상기 전극에 직접 접촉하는 것이 방지되어 있는 것을 특징으로 하는 반도체 장치
제29항에 있어서, 상기 제1도전성 층이 상기 박막트랜지스터의 소스영역과 드레인영역중 하나에 직접 접촉하여 있는 것을 특징으로 하는 반도체장치.
제29항에 있어서, 상기 배선이, 티탄을 포함하는 제3도전성 층을 더 포함하고, 상기 제2도전성 층이 상기 제1도전성 층과 상기 제3도전성 층 사이에 배치된 것을 특징으로 하는 반도체장치.
제29항에 있어서, 상기 도전성 산화물이 인듐 주석산화물과 산화아연중 하나인 것을 특징으로 하는 반도체장치.
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