JPH0824184B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0824184B2 JPH0824184B2 JP59241239A JP24123984A JPH0824184B2 JP H0824184 B2 JPH0824184 B2 JP H0824184B2 JP 59241239 A JP59241239 A JP 59241239A JP 24123984 A JP24123984 A JP 24123984A JP H0824184 B2 JPH0824184 B2 JP H0824184B2
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- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は薄膜トランジスタの製造方法に関するもので
あって、多結晶シリコン薄膜トランジスタの製造に適用
して最適なものである。
あって、多結晶シリコン薄膜トランジスタの製造に適用
して最適なものである。
従来の技術 従来、低温プロセスにより多結晶シリコン薄膜トラン
ジスタ（TFT）の製造は例えば次のような方法により行
われている。すなわち、まず第2A図に示すように、例え
ば融点が680℃程度のガラス基板１上にLPCVD法により60
0℃以下の温度で多結晶シリコン膜２を被着形成した
後、この多結晶シリコン膜２にSi+等の電気的に不活性
な元素のイオンをイオン注入することにより、第2B図に
示すように非晶質シリコン膜３とする。次に500〜600℃
の温度でアニールを行うことにより上記非晶質シリコン
膜３を固相成長させて結晶化を行う。その結果、第2C図
に示すように、多結晶シリコン膜２よりもその結晶粒の
大きさが大きい多結晶シリコン膜４が形成される。次に
第2D図に示すように、この多結晶シリコン膜４の所定部
分をエッチング除去して所定形状とした後、CVD法によ
り400℃程度で全面にSiO2膜５を被着形成し、次いでス
パッタ法により例えばMo膜６を被着形成する。次にこれ
らのMo膜６及びSiO2膜５の所定部分を順次エッチング除
去して、第2E図に示すように、所定形状のMo膜から成る
ゲート電極７及び所定形状のSiO2膜から成るゲート絶縁
膜８を形成する。次にこれらのゲート電極７及びゲート
絶縁膜８をマスクとして多結晶シリコン膜４にリン
（Ｐ）等のｎ型不純物を高濃度にイオン注入した後（多
結晶シリコン膜４中のＰをｏで表す）、600℃程度の温
度でアニールを行うことによりこの不純物を電気的に活
性化させて、第2F図に示すように、n+型のソース領域９
及びドレイン領域10を形成する。次に第2G図に示すよう
に、CVD法により400℃程度の温度で全面にパッシベーシ
ョン膜としてのSiO2膜11を被着形成し、次いでこのSiO2
膜11の所定部分をエッチング除去して開口11a,11bを形
成した後、これらの開口11a,11bを通じてAlから成る電
極12,13を被着形成して、ｎチャネル多結晶シリコンTFT
を完成させる。
ジスタ（TFT）の製造は例えば次のような方法により行
われている。すなわち、まず第2A図に示すように、例え
ば融点が680℃程度のガラス基板１上にLPCVD法により60
0℃以下の温度で多結晶シリコン膜２を被着形成した
後、この多結晶シリコン膜２にSi+等の電気的に不活性
な元素のイオンをイオン注入することにより、第2B図に
示すように非晶質シリコン膜３とする。次に500〜600℃
の温度でアニールを行うことにより上記非晶質シリコン
膜３を固相成長させて結晶化を行う。その結果、第2C図
に示すように、多結晶シリコン膜２よりもその結晶粒の
大きさが大きい多結晶シリコン膜４が形成される。次に
第2D図に示すように、この多結晶シリコン膜４の所定部
分をエッチング除去して所定形状とした後、CVD法によ
り400℃程度で全面にSiO2膜５を被着形成し、次いでス
パッタ法により例えばMo膜６を被着形成する。次にこれ
らのMo膜６及びSiO2膜５の所定部分を順次エッチング除
去して、第2E図に示すように、所定形状のMo膜から成る
ゲート電極７及び所定形状のSiO2膜から成るゲート絶縁
膜８を形成する。次にこれらのゲート電極７及びゲート
絶縁膜８をマスクとして多結晶シリコン膜４にリン
（Ｐ）等のｎ型不純物を高濃度にイオン注入した後（多
結晶シリコン膜４中のＰをｏで表す）、600℃程度の温
度でアニールを行うことによりこの不純物を電気的に活
性化させて、第2F図に示すように、n+型のソース領域９
及びドレイン領域10を形成する。次に第2G図に示すよう
に、CVD法により400℃程度の温度で全面にパッシベーシ
ョン膜としてのSiO2膜11を被着形成し、次いでこのSiO2
膜11の所定部分をエッチング除去して開口11a,11bを形
成した後、これらの開口11a,11bを通じてAlから成る電
極12,13を被着形成して、ｎチャネル多結晶シリコンTFT
を完成させる。
上述の従来の低温プロセスによる多結晶シリコンTFT
の製造方法は次のような欠点を有している。すなわち、
非晶質シリコン膜３を固相成長させるためのアニール
と、ソース領域９及びドレイン領域10形成用の不純物を
電気的に活性化させるためのアニールとを別々に行わな
ければならないので、製造工程が簡便でない。また多結
晶シリコン膜４にイオン注入された上記不純物の一部
は、この多結晶シリコン膜４中の結晶粒界に存在する
が、この結晶粒界に存在する不純物はアニールによって
も電気的に活性化されにくいため、全体として不純物の
活性化率が低い。さらに多結晶シリコン膜４への不純物
のイオン注入の際には、注入不純物のチャネリングがあ
る程度生じてしまうのは避けられないので、その後のア
ニールにより形成されるソース領域９及びドレイン領域
10中の不純物の活性化率の均一性が悪い。
の製造方法は次のような欠点を有している。すなわち、
非晶質シリコン膜３を固相成長させるためのアニール
と、ソース領域９及びドレイン領域10形成用の不純物を
電気的に活性化させるためのアニールとを別々に行わな
ければならないので、製造工程が簡便でない。また多結
晶シリコン膜４にイオン注入された上記不純物の一部
は、この多結晶シリコン膜４中の結晶粒界に存在する
が、この結晶粒界に存在する不純物はアニールによって
も電気的に活性化されにくいため、全体として不純物の
活性化率が低い。さらに多結晶シリコン膜４への不純物
のイオン注入の際には、注入不純物のチャネリングがあ
る程度生じてしまうのは避けられないので、その後のア
ニールにより形成されるソース領域９及びドレイン領域
10中の不純物の活性化率の均一性が悪い。
なおTFTに関する先行文献としては、日本応用物理学
会第45回学術講演会予稿集、14p−Ａ−４〜14p−Ａ−６
（1984）が挙げられる。
会第45回学術講演会予稿集、14p−Ａ−４〜14p−Ａ−６
（1984）が挙げられる。
発明が解決しようとする問題点 本発明は、上述の問題にかんがみ、従来の薄膜トラン
ジスタの製造方法が有する上述のような欠点を是正した
薄膜トランジスタの製造方法を提供することを目的とす
る。
ジスタの製造方法が有する上述のような欠点を是正した
薄膜トランジスタの製造方法を提供することを目的とす
る。
問題点を解決するための手段 本発明に係る薄膜トランジスタの製造方法は、所定の
イオン（例えばSi+）のイオン注入によって厚さ方向の
全体が非晶質化されると共に不純物（例えばリン）を電
気的に活性化させる熱処理によって上記全体が多結晶化
される膜厚に、多結晶の半導体薄膜（例えば多結晶シリ
コン膜２）を所定の基板（例えばガラス基板１）上に形
成する工程と、この多結晶の半導体薄膜に上記所定のイ
オンをイオン注入することにより、非晶質の半導体薄膜
（例えば非晶質シリコン膜３）を形成する工程と、この
非晶質の半導体薄膜上にゲート絶縁膜（例えばSiO2膜か
ら成るゲート絶縁膜８）及びゲート電極（例えばMo膜か
ら成るゲート電極７）を形成する工程と、これらのゲー
ト電極及びゲート絶縁膜をマスクとして、ソース領域及
びドレイン領域形成用の上記不純物を上記非晶質の半導
体薄膜に導入する工程と、この非晶質の半導体薄膜を固
相成長させると共に上記不純物を電気的に活性化させる
上記熱処理を行うことにより、上記非晶質の半導体薄膜
を多結晶化させると共に上記ソース領域及び上記ドレイ
ン領域を形成する工程とを具備している。
イオン（例えばSi+）のイオン注入によって厚さ方向の
全体が非晶質化されると共に不純物（例えばリン）を電
気的に活性化させる熱処理によって上記全体が多結晶化
される膜厚に、多結晶の半導体薄膜（例えば多結晶シリ
コン膜２）を所定の基板（例えばガラス基板１）上に形
成する工程と、この多結晶の半導体薄膜に上記所定のイ
オンをイオン注入することにより、非晶質の半導体薄膜
（例えば非晶質シリコン膜３）を形成する工程と、この
非晶質の半導体薄膜上にゲート絶縁膜（例えばSiO2膜か
ら成るゲート絶縁膜８）及びゲート電極（例えばMo膜か
ら成るゲート電極７）を形成する工程と、これらのゲー
ト電極及びゲート絶縁膜をマスクとして、ソース領域及
びドレイン領域形成用の上記不純物を上記非晶質の半導
体薄膜に導入する工程と、この非晶質の半導体薄膜を固
相成長させると共に上記不純物を電気的に活性化させる
上記熱処理を行うことにより、上記非晶質の半導体薄膜
を多結晶化させると共に上記ソース領域及び上記ドレイ
ン領域を形成する工程とを具備している。
実施例 以下本発明に係る薄膜トランジスタの製造方法を多結
晶シリコンTFTの製造方法に適用した一実施例を図面に
基づいて説明する。なお以下の第1A図〜第1C図において
は、第2A図〜第2G図と同一部分には同一の符号を付し、
必要に応じてその説明を省略する。
晶シリコンTFTの製造方法に適用した一実施例を図面に
基づいて説明する。なお以下の第1A図〜第1C図において
は、第2A図〜第2G図と同一部分には同一の符号を付し、
必要に応じてその説明を省略する。
まず第2A図と同様に、LPCVD法により580〜600℃程度
の温度でガラス基板１上に例えば膜厚800Åの多結晶シ
リコン膜２を被着形成する。
の温度でガラス基板１上に例えば膜厚800Åの多結晶シ
リコン膜２を被着形成する。
次にこの多結晶シリコン膜２にSi+を例えばエネルギ
ー40KeV、ドーズ量１〜５×1015cm-2程度の条件でイオ
ン注入することにより、第2B図と同様に非晶質シリコン
膜３を形成する。
ー40KeV、ドーズ量１〜５×1015cm-2程度の条件でイオ
ン注入することにより、第2B図と同様に非晶質シリコン
膜３を形成する。
次に第1A図に示すように、上記非晶質シリコン膜３の
所定部分をエッチングすることにより所定形状とした
後、第2D図と同様に、LPCVD法により例えば膜厚1000Å
のSiO2膜５を被着形成し、次いでスパッタ法により例え
ば膜厚3000ÅのMo膜６を全面に被着形成する。
所定部分をエッチングすることにより所定形状とした
後、第2D図と同様に、LPCVD法により例えば膜厚1000Å
のSiO2膜５を被着形成し、次いでスパッタ法により例え
ば膜厚3000ÅのMo膜６を全面に被着形成する。
次に第1B図に示すように、これらのMo膜６及びSiO2膜
５の所定部分を順次エッチング除去して、第2E図と同様
にゲート電極７及びゲート絶縁膜８を形成する。この
後、これらのゲート電極７及びゲート絶縁膜８をマスク
として非晶質シリコン膜３に例えばP+をイオン注入する
（非晶質シリコン膜３中のＰをｏで表す）。
５の所定部分を順次エッチング除去して、第2E図と同様
にゲート電極７及びゲート絶縁膜８を形成する。この
後、これらのゲート電極７及びゲート絶縁膜８をマスク
として非晶質シリコン膜３に例えばP+をイオン注入する
（非晶質シリコン膜３中のＰをｏで表す）。
次に第1C図に示すように、例えば600℃程度の温度で
アニールを行うことにより、非晶質シリコン膜３を固相
成長させて多結晶シリコン膜４を形成すると共に、注入
された上記Ｐを電気的に活性化させて、n+型のソース領
域９及びドレイン領域10を形成する。この後、第2G図と
同様に、パッシベーション膜としてのSiO2膜11、電極1
2,13を形成して、目的とするｎチャネル多結晶シリコン
TFTを完成させる。
アニールを行うことにより、非晶質シリコン膜３を固相
成長させて多結晶シリコン膜４を形成すると共に、注入
された上記Ｐを電気的に活性化させて、n+型のソース領
域９及びドレイン領域10を形成する。この後、第2G図と
同様に、パッシベーション膜としてのSiO2膜11、電極1
2,13を形成して、目的とするｎチャネル多結晶シリコン
TFTを完成させる。
上述の実施例によれば、非晶質シリコン膜３の固相成
長と、ソース領域９及びドレイン領域10形成用の不純物
の活性化とを一度のアニールで同時に行っているので、
第2A図〜第2G図に示す従来の製造方法に比べてアニール
工程を一回省略することができ、このため製造工程を簡
略化することができる。また上述のアニール時において
は、非晶質シリコン膜３の固相成長と同時に注入不純物
の活性化が行われるので、アニールにより形成されるソ
ース領域９及びドレイン領域10中の不純物の活性化率は
従来に比べて均一である。
長と、ソース領域９及びドレイン領域10形成用の不純物
の活性化とを一度のアニールで同時に行っているので、
第2A図〜第2G図に示す従来の製造方法に比べてアニール
工程を一回省略することができ、このため製造工程を簡
略化することができる。また上述のアニール時において
は、非晶質シリコン膜３の固相成長と同時に注入不純物
の活性化が行われるので、アニールにより形成されるソ
ース領域９及びドレイン領域10中の不純物の活性化率は
従来に比べて均一である。
さらに上述のアニールによる非晶質シリコン膜３の固
相成長の際には、まずこの非晶質シリコン膜３中のＰの
イオン注入部から核形成が起きやすく、この核が微小な
結晶に成長し、さらにより大きな結晶粒に成長するの
で、ソース領域９及びドレイン領域10中の結晶粒の大き
さを従来に比べて大きくすることができる。従って、結
晶粒界の面積が従来に比べて小さくなるので、この分だ
け不純物の活性化率を高くすることが可能である。のみ
ならず、上述の微小な結晶を種結晶として、非晶質シリ
コン膜３の表面と平行な方向に結晶成長が進行するた
め、上述の固相成長により得られる多結晶シリコン膜４
中の結晶粒の大きさは、TFTの動作時にチャネルが形成
されるチャネル領域4a（第1C図参照）において従来に比
べて特に大きくなる。従って、キャリアの移動度が従来
に比べて大きいTFTを得ることができる。
相成長の際には、まずこの非晶質シリコン膜３中のＰの
イオン注入部から核形成が起きやすく、この核が微小な
結晶に成長し、さらにより大きな結晶粒に成長するの
で、ソース領域９及びドレイン領域10中の結晶粒の大き
さを従来に比べて大きくすることができる。従って、結
晶粒界の面積が従来に比べて小さくなるので、この分だ
け不純物の活性化率を高くすることが可能である。のみ
ならず、上述の微小な結晶を種結晶として、非晶質シリ
コン膜３の表面と平行な方向に結晶成長が進行するた
め、上述の固相成長により得られる多結晶シリコン膜４
中の結晶粒の大きさは、TFTの動作時にチャネルが形成
されるチャネル領域4a（第1C図参照）において従来に比
べて特に大きくなる。従って、キャリアの移動度が従来
に比べて大きいTFTを得ることができる。
また上述の実施例においては、Si+等のイオン注入に
より多結晶シリコン膜２を一旦非晶質シリコン膜３とし
た後、この非晶質シリコン膜３にソース領域９及びドレ
イン領域10形成用の不純物をイオン注入しているで、注
入不純物のチャネリングがほとんど起こらない。従っ
て、従来に比べて注入不純物の分布がより均一となるの
で、これによってもソース領域９及びドレイン領域10中
の不純物の活性化率を従来に比べてより均一とすること
ができる。
より多結晶シリコン膜２を一旦非晶質シリコン膜３とし
た後、この非晶質シリコン膜３にソース領域９及びドレ
イン領域10形成用の不純物をイオン注入しているで、注
入不純物のチャネリングがほとんど起こらない。従っ
て、従来に比べて注入不純物の分布がより均一となるの
で、これによってもソース領域９及びドレイン領域10中
の不純物の活性化率を従来に比べてより均一とすること
ができる。
以上本発明の一実施例につき説明したが、本発明は上
述の実施例に限定されるものではなく、本発明の技術的
思想に基づく種々の変形が可能である。例えば、多結晶
シリコン膜２を非晶質化するためのイオン注入用のイオ
ン種としては、上述の実施例で用いたSi+の他にF+等の
電気的に不活性な元素のイオンを用いてもよい。またソ
ース領域９及びドレイン領域10形成用の注入不純物のイ
オン種も上述の実施例で用いたP+に限定されるものでは
なく、必要に応じて他の種類のイオン種を用いてもよ
い。またゲート電極７の材料としては、Mo以外にＷ等の
他の種類の高融点金属や高融点金属ケイ化物等を用いる
ことも可能である。さらに必要に応じて多結晶シリコン
膜２の代わりに他の種類の多結晶半導体薄膜を用いるこ
とも可能である。
述の実施例に限定されるものではなく、本発明の技術的
思想に基づく種々の変形が可能である。例えば、多結晶
シリコン膜２を非晶質化するためのイオン注入用のイオ
ン種としては、上述の実施例で用いたSi+の他にF+等の
電気的に不活性な元素のイオンを用いてもよい。またソ
ース領域９及びドレイン領域10形成用の注入不純物のイ
オン種も上述の実施例で用いたP+に限定されるものでは
なく、必要に応じて他の種類のイオン種を用いてもよ
い。またゲート電極７の材料としては、Mo以外にＷ等の
他の種類の高融点金属や高融点金属ケイ化物等を用いる
ことも可能である。さらに必要に応じて多結晶シリコン
膜２の代わりに他の種類の多結晶半導体薄膜を用いるこ
とも可能である。
発明の効果 本発明に係る薄膜トランジスタの製造方法によれば、
従来のように固相成長のための熱処理とソース領域及び
ドレイン領域形成用の不純物を電気的に活性化するため
の熱処理とを別々に行う必要がないので、従来に比べて
製造工程を簡略化することができる。また、ソース領域
及びドレイン領域形成用の不純物を非晶質の半導体薄膜
に導入しているので、この導入を例えばイオン注入で行
ってもチャネリングがほとんど発生せず、しかも、非晶
質の半導体薄膜の固相成長と導入不純物の活性化とを同
時に行っているので、ソース領域及びドレイン領域中の
不純物の活性化率を従来よりも均一にすることが可能で
ある。
従来のように固相成長のための熱処理とソース領域及び
ドレイン領域形成用の不純物を電気的に活性化するため
の熱処理とを別々に行う必要がないので、従来に比べて
製造工程を簡略化することができる。また、ソース領域
及びドレイン領域形成用の不純物を非晶質の半導体薄膜
に導入しているので、この導入を例えばイオン注入で行
ってもチャネリングがほとんど発生せず、しかも、非晶
質の半導体薄膜の固相成長と導入不純物の活性化とを同
時に行っているので、ソース領域及びドレイン領域中の
不純物の活性化率を従来よりも均一にすることが可能で
ある。
更に、基板上に形成する多結晶の半導体薄膜が所定の
膜厚を有しており、厚さ方向の全体が一旦非晶質化され
た後に全体が再び多結晶化されるので、この多結晶化に
際して、半導体薄膜のうちで当初の多結晶のままの結晶
状態を受け継ぐことがない。このため、非晶質の半導体
薄膜から結晶粒の大きな多結晶の半導体薄膜に固相成長
させることができるので、ソース領域及びドレイン領域
中の不純物の活性化率を従来よりも高くすることが可能
であり、且つチャネル領域におけるキャリアの移動度を
従来よりも大きくすることが可能である。
膜厚を有しており、厚さ方向の全体が一旦非晶質化され
た後に全体が再び多結晶化されるので、この多結晶化に
際して、半導体薄膜のうちで当初の多結晶のままの結晶
状態を受け継ぐことがない。このため、非晶質の半導体
薄膜から結晶粒の大きな多結晶の半導体薄膜に固相成長
させることができるので、ソース領域及びドレイン領域
中の不純物の活性化率を従来よりも高くすることが可能
であり、且つチャネル領域におけるキャリアの移動度を
従来よりも大きくすることが可能である。
第1A図〜第1C図は本発明に係る薄膜トランジスタの製造
方法をｎチャネル多結晶シリコンTFTの製造に適用した
一実施例を工程順に示す断面図、第2A図〜第2G図は従来
の低温プロセスによる多結晶シリコンTFTの製造方法を
工程順に示す断面図である。 なお図面に用いた符号において、 １……ガラス基板 2,4……多結晶シリコン膜 ３……非晶質シリコン膜 ７……ゲート電極 ８……ゲート絶縁膜 ９……ソース領域 10……ドレイン領域 である。
方法をｎチャネル多結晶シリコンTFTの製造に適用した
一実施例を工程順に示す断面図、第2A図〜第2G図は従来
の低温プロセスによる多結晶シリコンTFTの製造方法を
工程順に示す断面図である。 なお図面に用いた符号において、 １……ガラス基板 2,4……多結晶シリコン膜 ３……非晶質シリコン膜 ７……ゲート電極 ８……ゲート絶縁膜 ９……ソース領域 10……ドレイン領域 である。
Claims (1)
- 【請求項１】所定のイオンのイオン注入によって厚さ方
向の全体が非晶質化されると共に不純物を電気的に活性
化させる熱処理によって上記全体が多結晶化される膜厚
に、多結晶の半導体薄膜を所定の基板上に形成する工程
と、 この多結晶の半導体薄膜に上記所定のイオンをイオン注
入することにより、非晶質の半導体薄膜を形成する工程
と、 この非晶質の半導体薄膜上にゲート絶縁膜及びゲート電
極を形成する工程と、 これらのゲート電極及びゲート絶縁膜をマスクとして、
ソース領域及びドレイン領域形成用の上記不純物を上記
非晶質の半導体薄膜に導入する工程と、 この非晶質の半導体薄膜を固相成長させると共に上記不
純物を電気的に活性化させる上記熱処理を行うことによ
り、上記非晶質の半導体薄膜を多結晶化させると共に上
記ソース領域及び上記ドレイン領域を形成する工程とを
具備することを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241239A JPH0824184B2 (ja) | 1984-11-15 | 1984-11-15 | 薄膜トランジスタの製造方法 |
| KR1019850007608A KR930010978B1 (ko) | 1984-11-15 | 1985-10-16 | 박막트랜지스터의 제조방법 |
| GB08527737A GB2167899B (en) | 1984-11-15 | 1985-11-11 | Methods of manufacturing thin film transistors |
| NL8503123A NL194524C (nl) | 1984-11-15 | 1985-11-13 | Werkwijze voor het vervaardigen van een dunne-filmtransistor. |
| DE3540452A DE3540452C2 (de) | 1984-11-15 | 1985-11-14 | Verfahren zur Herstellung eines Dünnschichttransistors |
| CN198585109088A CN85109088A (zh) | 1984-11-15 | 1985-11-15 | 薄膜晶体管的制作方法 |
| FR858516906A FR2573248B1 (fr) | 1984-11-15 | 1985-11-15 | Procede de fabrication d'un transistor en film mince et transistor ainsi fabrique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241239A JPH0824184B2 (ja) | 1984-11-15 | 1984-11-15 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61119079A JPS61119079A (ja) | 1986-06-06 |
| JPH0824184B2 true JPH0824184B2 (ja) | 1996-03-06 |
Family
ID=17071271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59241239A Expired - Lifetime JPH0824184B2 (ja) | 1984-11-15 | 1984-11-15 | 薄膜トランジスタの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPH0824184B2 (ja) |
| KR (1) | KR930010978B1 (ja) |
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| DE (1) | DE3540452C2 (ja) |
| FR (1) | FR2573248B1 (ja) |
| GB (1) | GB2167899B (ja) |
| NL (1) | NL194524C (ja) |
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| US5242858A (en) * | 1990-09-07 | 1993-09-07 | Canon Kabushiki Kaisha | Process for preparing semiconductor device by use of a flattening agent and diffusion |
| JP3556679B2 (ja) * | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| US5403756A (en) * | 1991-11-20 | 1995-04-04 | Sharp Kabushiki Kaisha | Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor |
| KR950003235B1 (ko) * | 1991-12-30 | 1995-04-06 | 주식회사 금성사 | 반도체 소자의 구조 |
| JP3587537B2 (ja) * | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US5985741A (en) | 1993-02-15 | 1999-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100612853B1 (ko) * | 2004-07-21 | 2006-08-14 | 삼성전자주식회사 | 와이어 형태의 실리사이드를 포함하는 Ｓｉ 계열 물질층및 그 제조방법 |
| CN104409635B (zh) | 2014-12-16 | 2017-02-22 | 京东方科技集团股份有限公司 | 一种有机薄膜晶体管及其制作方法、阵列基板、显示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4177084A (en) * | 1978-06-09 | 1979-12-04 | Hewlett-Packard Company | Method for producing a low defect layer of silicon-on-sapphire wafer |
| JPS558026A (en) * | 1978-06-30 | 1980-01-21 | Matsushita Electric Ind Co Ltd | Semi-conductor device manufacturing method |
| JPS5856409A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59165451A (ja) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61191070A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-11-15 JP JP59241239A patent/JPH0824184B2/ja not_active Expired - Lifetime
-
1985
- 1985-10-16 KR KR1019850007608A patent/KR930010978B1/ko not_active IP Right Cessation
- 1985-11-11 GB GB08527737A patent/GB2167899B/en not_active Expired
- 1985-11-13 NL NL8503123A patent/NL194524C/nl not_active IP Right Cessation
- 1985-11-14 DE DE3540452A patent/DE3540452C2/de not_active Expired - Fee Related
- 1985-11-15 CN CN198585109088A patent/CN85109088A/zh active Pending
- 1985-11-15 FR FR858516906A patent/FR2573248B1/fr not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3540452C2 (de) | 1999-07-29 |
| DE3540452A1 (de) | 1986-06-05 |
| NL194524C (nl) | 2002-06-04 |
| KR860004455A (ko) | 1986-06-23 |
| NL194524B (nl) | 2002-02-01 |
| GB2167899A (en) | 1986-06-04 |
| JPS61119079A (ja) | 1986-06-06 |
| GB2167899B (en) | 1988-04-27 |
| NL8503123A (nl) | 1986-06-02 |
| GB8527737D0 (en) | 1985-12-18 |
| KR930010978B1 (ko) | 1993-11-18 |
| FR2573248A1 (fr) | 1986-05-16 |
| FR2573248B1 (fr) | 1991-06-21 |
| CN85109088A (zh) | 1986-08-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |