NL194524C - Werkwijze voor het vervaardigen van een dunne-filmtransistor. - Google Patents
Werkwijze voor het vervaardigen van een dunne-filmtransistor. Download PDFInfo
- Publication number
- NL194524C NL194524C NL8503123A NL8503123A NL194524C NL 194524 C NL194524 C NL 194524C NL 8503123 A NL8503123 A NL 8503123A NL 8503123 A NL8503123 A NL 8503123A NL 194524 C NL194524 C NL 194524C
- Authority
- NL
- Netherlands
- Prior art keywords
- semiconductor material
- film
- layer
- source
- impurities
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000010409 thin film Substances 0.000 title claims description 5
- 239000010408 film Substances 0.000 claims description 52
- 239000000463 material Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 19
- 238000000137 annealing Methods 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 12
- 239000002019 doping agent Substances 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 5
- 239000007787 solid Substances 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 claims description 2
- 238000000354 decomposition reaction Methods 0.000 claims 2
- 239000007790 solid phase Substances 0.000 claims 2
- 239000002800 charge carrier Substances 0.000 claims 1
- 238000010899 nucleation Methods 0.000 claims 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims 1
- 239000011819 refractory material Substances 0.000 claims 1
- 239000003870 refractory metal Substances 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 claims 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
1 194524
Werkwijze voor het vervaardigen van een dunne-filmtransistor
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een dunne-laagtransistor, omvattende de volgende stappen: 5 - het afzetten van een dunne laag kristallijn halfgeleidermateriaal op een isolerend substraat; - het implanteren van ionen in de afgezette laag kristallijn halfgeleidermateriaal om kristallijn halfgeleidermateriaal om te zetten in amorf halfgeleidermateriaal; - het vormen van een laag isolerend materiaal op de laag halfgeleidermateriaal en het vormen van een poortelektrode op de laag isolerend materiaal; 10 - het inbrengen van doteringsstof voor het vormen van bron- en afvoergebieden in de laag halfgeleidermateriaal door het implanteren van ionen met gebruikmaking van een uit de poortelektrode en de laag isolerend materiaal gevormd masker; - het uitvoeren van een ontlaatbewerking voor het omzetten van het amorf halfgeleidermateriaal in kristallijn halfmateriaal en het elektrisch activeren van de doteringsstof voor het vormen van de bron- en afvoer- 15 gebieden.
Een dergelijke werkwijze voor het vervaardigen van een dunne-laagtransistor is bekend uit de Amerikaanse octrooipublicatie 4.463.492. Bij de bekende werkwijze wordt een dunne-laag monokristallijn halfgeleidermateriaal afgezet op een isolerend substraat. Door het implanteren van geschikte ionen wordt de afgezette laag halfgeleidermateriaal gedeeltelijk omgezet in amorf halfgeleidermateriaal, waarbij een aan het 20 isolerend substraat grenzende deellaag van amorf halfgeleidermateriaal wordt gevormd met handhaving van een door de deellaag van amorf halfgeleidermateriaal van het substraat gescheiden deellaag van het monokristallijn halfgeleidermateriaal aan het oppervlak van de afgezette laag halfgeleidermateriaal. Na het inbrengen van de doteringsstof voor de te vormen bron- en afvoergebieden wordt een ontlaatbewerking bij een temperatuur in het bereik van 700°C tot 1000°C uitgevoerd voor het elektrisch activeren van de 25 ingebrachte doteringsstof en voor het omzetten van de deellaag van amorf halfgeleidermateriaal in monokristallijn halfgeleidermateriaal. De ontlaatbewerking wordt bij een relatief hoge temperatuur uitgevoerd om ook de in de deellaag van monokristallijn halfgeleidermateriaal ingebrachte doteringsstof in voldoende mate uniform te activeren.
De uitvinding beoogt te voorzien in een werkwijze voor het vervaardigen van een dunne-laagtransistor, 30 waarbij de ingebrachte doteringsstof voor het vormen van de bron- en afvoergebieden in de laag halfgeleidermateriaal uniform wordt geactiveerd tijdens een ontlaatbewerking bij een relatief lage temperatuur.
Daartoe heeft een werkwijze van het vervaardigen van een dunne-laagtransistor van de in de aanhef beschreven poort volgens de uitvinding het kenmerk dat een dunne laag polykristallijn halfgeleidermateriaal 35 wordt afgezet op een glassubstraat, de afgezette laag polykristallijn halfgeleidermateriaal door het implanteren van ionen volledig wordt omgezet in amorf halfgeleidermateriaal, dat tijdens de ontlaatbewerking na het inbrengen van de doteringsstof wordt omgezet in polykristallijn halfgeleidermateriaal.
De uitvinding wordt toegelicht aan de hand van de tekening. Hierin tonen: 40 figuren 1A tot 1G dwarsdoorsneden van een dunne-laagtransistor, die wordt vervaardigd door toepassing van een bekende werkwijze, in verschillende stadia van de vervaardiging; en figuren 2A tot 2C dwarsdoorsneden van een dunne-laagtransistor, die wordt vervaardigd door toepassing van een werkwijze, waarbij de doteringsstof voor de bron- en afvoergebieden uniform wordt geactiveerd tijdens een ontlaatbewerking bij een relatief lage temperatuur, in verschillende stadia van de vervaardiging.
45
Een dunne-laagtransistor, hierna aan te duiden met dunne-filmtransistor (TFT), met een uit polykristallijn silicium bestaande dunne halfgeleiderlaag wordt door toepassing van een bekende werkwijze vervaardigd als volgt:
Zoals getoond is in figuur 1A, wordt een polysiliciumlaag of -film 2 neergeslagen door een chemische 50 dampneerslag-methode bij lage druk (LPCVD-methode) op een glassubstraat 1 bij een temperatuur van 600°C of minder. Het glassubstraat heeft een smeltpunt van bijvoorbeeld ongeveer 680°C. lonen van een elektrische inactief element zoals Si* worden in de polysilicium geïmplanteerd voor het vormen van een amorfe siliciumfilm 3, zoals getoond is in figuur 1B. De resulterende structuur wordt ontlaten bij een temperatuur van 500°C tot 600°C voor het doen groeien in de vaste toestand van de amorfe siliciumfilm 3, 55 zodat de amorfe siliciumfilm 3 kristalliseert. Hierdoor wordt een polysiliciumfilm 4 met een grotere kristalkorrelgrootte (niet getoond) dan die van de polysiliciumfilm 2 gevormd, zoals getoond is in figuur 1C. Zoals getoond is in figuur 1D, wordt een vooraf bepaald deel van de polysiliciumfilm 4 geëtst voor het 194524 2 verkrijgen van een vooraf bepaald patroon. Een film 5 van siliciumdioxide (Si02) wordt door een CVD-methode neergeslagen voor het bedekken van het gehele oppervlak en de resulterende structuur bij een temperatuur van ongeveer 400°C. Vervolgens wordt een film 6 van molybdeen (Mo) op de Si02-film gesputterd. Vooraf bepaalde delen van de Mo- en Si02-films 6 en 5 worden achtereenvolgens geëtst voor 5 het vormen van een Mo-poortelektrode 7 met een vooraf bepaald patroon en een de poortelektrode isolerende film 8, bestaande uit een Si02-patroon dat hetzelfde is als dat van de Mo-poortelektrode 7. Vervolgens wordt een n-type geleiding veroorzakende doteringsstof als onzuiverheden, zoals fosfor (P) ion-geïmplanteerd in de polysiliciumfiim 4 met een hoge concentratie onder gebruikmaking van de poortelektrode 7 en de poortisolerende film 8 als maskers (de fosforionen in de polysiliciumfiim 4 worden 10 door rondjes in figuur 1E weergegeven). De resulterende structuur wordt ontlaten bij een temperatuur van ongeveer 600°C voor het elektrisch activeren van de onzuiverheden, waardoor n+-type bron- en afvoer-gebieden 9 en 10 worden gevormd, zoals getoond is in figuur 1F. Zoals getoond is in figuur 1G, wordt een Si02-film 11 neergeslagen door de CVD-methode als passivatiefilm bij een temperatuur van ongeveer 400°C voor het bedekken van het gehele oppervlak. Vervolgens worden vooraf bepaalde delen van de 15 Si02-film 11 geëtst voor het vormen van contactgaten 11a en 11b. Aluminium wordt neergeslagen voor het bedekken van het gehele oppervlak en wordt geëtst voor het vormen van elektroden 12 en 13 in contactgaten 11a en 11b, waardoor een n-kanaal polysilicium TFT wordt verkregen.
Bij deze methode voor het vervaardigen van de polysilicium TFT in het lage temperatuurproces moet het ontlaten voor het doen groeien in de vaste toestand van de amorfe siliciumfilm 3 worden gescheiden voor 20 het ontlaten van het elektrisch activeren van de onzuiverheden voor het vormen van de bron- en afvoer-gebieden 9 en 10 en zodoende wordt een fabricageproces gecompliceerd. Bovendien is het, hoewel een deel van de ion-geïmplanteerde onzuiverheden in de polysiliciumfiim 4 aanwezig is bij korrelgrenzen in de polysiliciumfiim 4, moeilijk voor het elektrisch activeren van de in de korrelgrenzen aanwezige onzuiverheden door ontlating. Daardoor is de totale activatierendement van de onzuiverheden klein. De geïmplan-25 teerde onzuiverheidsionen zijn onvermijdelijk onderworpen aan het tunneleffect tot op zekere hoogte na ion-implantatie van de onzuiverheden in de polysiliciumfiim 4. Daardoor kunnen, gedurende opvolgende ontlating, de onzuiverheden in de bron- en afvoergebieden 9 en 10 niet uniform worden geactiveerd.
Een werkwijze voor het vervaardigen van een polysilicium TFT zal worden aangegeven als een uitvoeringsvorm, die een werkwijze voor het vervaardigen van een dunne-filmtransistor waarbij de onzuiver-30 heden in de dunne laag uniform worden geactiveerd tijdens een ontlaatbewerking bij een relatief lage temperatuur met referentie naar de bijgevoegde tekeningen. Dezelfde verwijzingsnummers in de figuren 2A tot 2C geven dezelfde onderdelen als in de figuren 1A tot 1G aan en een gedetailleerde beschrijving daarvan zal worden weggelaten.
Een polysiliciumfiim 2 met een dikte van bijvoorbeeld 80 nm wordt neergeslagen door de LPCVD-35 methode op een glassubstraat 1 bij een temperatuur van ongeveer 580°C tot 600°C op dezelfde wijze als in figuur 1A.
Si+-ionen worden geïmplanteerd in de polysiliciumfiim 2 bij een versnellingsenergie van 40 keV en een dosis van 1 x 1015 Si+-ionen per cm2 tot 5 x 10 Si+-ionen voor het vormen van een amorfe siliciumfilm 3 op dezelfde wijze als in figuur 1B. Zoals getoond is in figuur 2A wordt een vooraf bepaald deel van de amorfe 40 siliciumfilm 3 geëtst voor het verkrijgen van een vooraf bepaald patroon. Een Si02-film 5 met dikte van bijvoorbeeld 100 nm wordt door de LPCVD-methode op het gehele blootgestelde oppervlak neergeslagen op dezelfde wijze als in figuur 1D. Een Mo-film 6 met een dikte van bijvoorbeeld 300 nm wordt op het oppervlak van de Si02-film 5 gesputterd.
Zoals getoond is in figuur 2B, worden vooraf bepaalde delen van de Mo- en Si02*films 6 en 5 vervolgens 45 geëtst voor het vormen van een poortelektrode 7 en een poortisolerende film 8 op dezelfde wijze als in figuur 1E. Daarna worden P+-ionen geïmplanteerd in de amorfe siliciumfilm 3 onder gebruikmaking van de poortelektrode 7 en de poortisolerende film 8 als maskers (de fosforionen in de amorfe siliciumfilm 3 worden door rondjes in figuur 2B weergegeven).
Ontlating wordt uitgevoerd bij een temperatuur van ongeveer 600°C voor het doen groeien van de 50 amorfe siliciumfilm 3 in de vaste toestand voor het vormen van een polysiliciumfiim 4, zoals getoond is in figuur 2C. Op hetzelfde moment worden de gedoteerde fosforionen elektrisch geactiveerd voor het vormen van n+-type bron- en afvoergebieden 9 en 10. Daarna worden een Si02-film 11 als een passivatiefilm en elektroden 12 en 13 gevormd voor het prepareren van een n-kanaalpolysilicium TFT op dezelfde manier als in figuur 1G.
55 Volgens de bovenbeschreven uitvoeringsvorm kunnen groei in de vaste toestand van de amorfe
siliciumfilm 3 en activatie van de onzuiverheden voor het vormen van de bron- en afvoergebieden 9 en 10 door een enkele ontlating worden uitgevoerd. Daardoor kan, in vergelijking met de in figuren 1a tot 1G
Claims (3)
- 3 194524 getoonde werkwijze, één ontlatingsstap worden weggelaten, waardoor het fabricageproces gesimplificeerd wordt. In het bovengenoemde ontlatingsproces, wordt de groei van de amorfe siliciumfilm 3 in de vaste toestand tegelijkertijd met activatie van de geïmplanteerde onzuiverheden uitgevoerd. Daardoor kunnen de onzuiverheden in de bron- en afvoergebieden 9 en 10 uniform worden geactiveerd. 5 in het bovenbeschreven ontlatingsproces, hebben kristalkernen de neiging bij de met fosforionen geïmplanteerde gebieden gevormd te worden in de amorfe siliciumfilm 3 na groei van de film 3 in de vaste fase. Deze kernen groeien tot in kleine kristallen en dan tot in grote kristalkorrels, waarbij deze de grootte van de kristalkorrels in de bron- en afvoergebieden 9 en 10 doen toenemen. Daardoor kunnen, daar het oppervlak van de korrelgrenzen wordt verminderd in vergelijking met dat bij de door toepassing van de 10 eerder beschreven bekende werkwijze verkregen transistor, de onzuiverheden op effectieve wijze worden geactiveerd tot een mate die overeenstemt met een afneming in het oppervlak van de korrelzaaiingen. Door gebruikmaking van de kleine kristallen als kristalkorrels, treedt kristalgroei op langs een richting parallel aan het oppervlak van de amorfe siliciumfilm 3. De grootte van de kristalkorrels in de polysiliciumfilm 4, die wordt verkregen door de bovenbeschreven groei in de vaste fase, in een kanaalgebied 4a (figuur 2C) is 15 groter dan die bij de door toepassing van de bekende werkwijze verkregen transistor. Een kanaal wordt gevormd in het kanaalgebied bij werking van de TFT. Daardoor wordt de ladingdragermobiliteit van de TFT volgens deze uitvoeringsvorm verbeterd in vergelijking met die van de door toepassing van de bekende werkwijze verkregen TFT. In de bovengenoemde uitvoeringvorm treedt, daar de onzuiverheden ion-geïmplanteerd zijn voor het 20 vormen van de bron- en afvoergebieden 9 en 10, nadat de polysiliciumfilm 2 met Si+-ionen is geïmplanteerd voor het vormen van de amorfe siliciumfilm 3, geen substantieel kanaaleffect van de geïmplanteerde onzuiverheden op. Het geïmplanteerde onzuiverheidsprofiel van de TFT volgens deze uitvoeringsvorm is meer uniform dan dat van de TFT. Daardoor kunnen de onzuiverheden in de bron- en afvoergebieden 9 en 10 meer uniform worden geactiveerd.
- 25 Bij andere uitvoeringsvormen van de bovenbeschreven werkwijze voor het vervaardigen van een dunne-filmtransistor, waarbij de onzuiverheden uniform worden geactiveerd, kunnen bijvoorbeeld ionen van een elektrisch inactief element, zoals F+ in plaats van Si+ worden gebruikt als de ion-implantatiebron voor het omzetten van de polysiliciumfilm 2 in de amorfe film. De ion-implantatiebron voor het vormen van de bron- en afvoergebieden 9 en 10 is eveneens niet beperkt tot P+, maar kan worden uitgebreid tot ionen van 30 andere elementen, indien noodzakefijk. Bovendien kan het materiaal van de poortelektrode 7 omvatten: een ander vuurvast materiaal zoals W hetgeen Mo uitsluit; of een vuurvaste metaalsilicide. De polysiliciumfilm 2 kan worden vervangen door een andere dunne polykristallijne film. De polysiliciumfilm 2 kan worden gevormd door een andere methode zoals gloeiontladings-decompositiemethode (plasma CVD-methode) in plaats van de LPCVD-methode. Volgens de gloeiontladings-decompositiemethode, kan een polysiliciumfilm 35 2 worden gevormd bij een temperatuur van ongeveer 200°C of minder.
- 40 Werkwijze voor het vervaardigen van een dunne-laagtransistor, omvattende de volgende stappen: - het afzetten van een dunne laag kristallijn halfgeleidermateriaal op een isolerend substraat; - het implanteren van ionen in de afgezette laag kristallijn halfgeleidermateriaal om kristallijn halfgeleidermateriaal om te zetten in amorf halfgeleidermateriaal; - het vormen van een laag isolerend materiaal op de laag halfgeleidermateriaal en het vormen van een 45 poortelektrode op de laag isolerend materiaal; - het inbrengen van doteringsstof voor het vormen van bron- en afvoergebieden in de laag halfgeleidermateriaal door het implanteren van ionen met gebruikmaking van een uit de poortelektrode en de laag isolerend materiaal gevormd masker; - het uitvoeren van een ontlaatbewerking voor het omzetten van het amorf halfgeleidermateriaal in 50 kristallijn halfmateriaal en het elektrisch activeren van de doteringsstof voor het vormen van de bron- en afvoergebieden met het kenmerk, dat een dunne laag polykristallijn halfgeleidermateriaal wordt afgezet 194524 4 op een glassubstraat, de afgezette laag polykristallijn halfgeleidermateriaal door het implanteren van ionen volledig wordt omgezet in amorf halfgeleidermateriaal, dat tijdens de ontlaatbewerking na het inbrengen van de doteringsstof wordt omgezet in polykristallijn halfgeleidermateriaal. Hierbij 3 bladen tekening
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24123984 | 1984-11-15 | ||
| JP59241239A JPH0824184B2 (ja) | 1984-11-15 | 1984-11-15 | 薄膜トランジスタの製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8503123A NL8503123A (nl) | 1986-06-02 |
| NL194524B NL194524B (nl) | 2002-02-01 |
| NL194524C true NL194524C (nl) | 2002-06-04 |
Family
ID=17071271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8503123A NL194524C (nl) | 1984-11-15 | 1985-11-13 | Werkwijze voor het vervaardigen van een dunne-filmtransistor. |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPH0824184B2 (nl) |
| KR (1) | KR930010978B1 (nl) |
| CN (1) | CN85109088A (nl) |
| DE (1) | DE3540452C2 (nl) |
| FR (1) | FR2573248B1 (nl) |
| GB (1) | GB2167899B (nl) |
| NL (1) | NL194524C (nl) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242507A (en) * | 1989-04-05 | 1993-09-07 | Boston University | Impurity-induced seeding of polycrystalline semiconductors |
| US5242858A (en) * | 1990-09-07 | 1993-09-07 | Canon Kabushiki Kaisha | Process for preparing semiconductor device by use of a flattening agent and diffusion |
| JP3556679B2 (ja) * | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| US5403756A (en) * | 1991-11-20 | 1995-04-04 | Sharp Kabushiki Kaisha | Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor |
| KR950003235B1 (ko) * | 1991-12-30 | 1995-04-06 | 주식회사 금성사 | 반도체 소자의 구조 |
| JP3587537B2 (ja) * | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US5985741A (en) | 1993-02-15 | 1999-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100612853B1 (ko) * | 2004-07-21 | 2006-08-14 | 삼성전자주식회사 | 와이어 형태의 실리사이드를 포함하는 Ｓｉ 계열 물질층및 그 제조방법 |
| CN104409635B (zh) * | 2014-12-16 | 2017-02-22 | 京东方科技集团股份有限公司 | 一种有机薄膜晶体管及其制作方法、阵列基板、显示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4177084A (en) * | 1978-06-09 | 1979-12-04 | Hewlett-Packard Company | Method for producing a low defect layer of silicon-on-sapphire wafer |
| JPS558026A (en) * | 1978-06-30 | 1980-01-21 | Matsushita Electric Ind Co Ltd | Semi-conductor device manufacturing method |
| JPS5856409A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59165451A (ja) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61191070A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-11-15 JP JP59241239A patent/JPH0824184B2/ja not_active Expired - Lifetime
-
1985
- 1985-10-16 KR KR1019850007608A patent/KR930010978B1/ko not_active IP Right Cessation
- 1985-11-11 GB GB08527737A patent/GB2167899B/en not_active Expired
- 1985-11-13 NL NL8503123A patent/NL194524C/nl not_active IP Right Cessation
- 1985-11-14 DE DE3540452A patent/DE3540452C2/de not_active Expired - Fee Related
- 1985-11-15 FR FR858516906A patent/FR2573248B1/fr not_active Expired - Lifetime
- 1985-11-15 CN CN198585109088A patent/CN85109088A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61119079A (ja) | 1986-06-06 |
| JPH0824184B2 (ja) | 1996-03-06 |
| DE3540452A1 (de) | 1986-06-05 |
| KR930010978B1 (ko) | 1993-11-18 |
| KR860004455A (ko) | 1986-06-23 |
| GB8527737D0 (en) | 1985-12-18 |
| NL194524B (nl) | 2002-02-01 |
| NL8503123A (nl) | 1986-06-02 |
| FR2573248A1 (fr) | 1986-05-16 |
| FR2573248B1 (fr) | 1991-06-21 |
| GB2167899B (en) | 1988-04-27 |
| DE3540452C2 (de) | 1999-07-29 |
| CN85109088A (zh) | 1986-08-27 |
| GB2167899A (en) | 1986-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0301463B1 (en) | Thin film silicon semiconductor device and process for producing it | |
| NL8503269A (nl) | Werkwijze voor het vormen van een dunne-halfgeleiderfilm. | |
| WO1992014268A1 (en) | Polysilicon thin film transistor | |
| NL194524C (nl) | Werkwijze voor het vervaardigen van een dunne-filmtransistor. | |
| CN100356583C (zh) | 用于制造薄膜半导体器件的方法 | |
| JP2880175B2 (ja) | レーザアニール方法及び薄膜半導体装置 | |
| KR930010093B1 (ko) | 반도체박막의 형성방법 | |
| EP0481777B1 (en) | Method of manufacturing gate insulated field effect transistors | |
| JP3359691B2 (ja) | 薄膜トランジスタの作製方法 | |
| JPS62104021A (ja) | シリコン半導体層の形成方法 | |
| JP2872425B2 (ja) | 半導体デバイスの形成方法 | |
| JPH04340725A (ja) | 薄膜トランジスタの製造方法 | |
| JPS6288365A (ja) | 薄膜トランジスタの作製方法 | |
| JPH04340724A (ja) | 薄膜トランジスタの製造方法 | |
| JPH04305940A (ja) | 薄膜トランジスタの製造方法 | |
| JP3032542B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3065528B2 (ja) | 半導体装置 | |
| JP2565192B2 (ja) | 半導体装置の製造方法 | |
| JPS63236310A (ja) | 半導体素子及びその製造方法 | |
| JP3153202B2 (ja) | 半導体装置の作製方法 | |
| JP3333489B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP3166263B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH04186734A (ja) | 半導体装置の製造方法 | |
| KR960026967A (ko) | 다결정 박막 트랜지스터 및 그 제조방법 | |
| JPH05144730A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20030601 |