KR950003235B1 - 반도체 소자의 구조 - Google Patents

반도체 소자의 구조 Download PDF

Info

Publication number
KR950003235B1
KR950003235B1 KR1019910025534A KR910025534A KR950003235B1 KR 950003235 B1 KR950003235 B1 KR 950003235B1 KR 1019910025534 A KR1019910025534 A KR 1019910025534A KR 910025534 A KR910025534 A KR 910025534A KR 950003235 B1 KR950003235 B1 KR 950003235B1
Authority
KR
South Korea
Prior art keywords
source
drain regions
semiconductor layer
drain
region
Prior art date
Application number
KR1019910025534A
Other languages
English (en)
Other versions
KR930014944A (ko
Inventor
소희섭
Original Assignee
주식회사 금성사
이헌조
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 금성사, 이헌조 filed Critical 주식회사 금성사
Priority to KR1019910025534A priority Critical patent/KR950003235B1/ko
Priority to JP34830592A priority patent/JP3401036B2/ja
Priority to US07/998,533 priority patent/US5347146A/en
Publication of KR930014944A publication Critical patent/KR930014944A/ko
Application granted granted Critical
Publication of KR950003235B1 publication Critical patent/KR950003235B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Abstract

내용 없음.

Description

반도체 소자의 구조
제1도는 종래의 박막트랜지스터의 구조 단면도.
제2도는 종래의 박막트랜지스터의 제조공정 단면도
제3도는 본 발명의 제1실시예 박막트랜지스터의 구조 단면도.
제4도는 본 발명의 제2실시예 박막트랜지스터의 구조 단면도.
제5도는 본 발명의 제3실시예 박막트랜지스터의 구조 단면도.
제6도는 본 발명의 제4실시예 박막트랜지스터의 구조 단면도.
제7도는 본 발명의 제5실시예 박막트랜지스터의 구조 단면도.
제8도는 본 발명의 제6실시예 박막트랜지스터의 구조 단면도.
제9도는 제5도의 박막트랜지스터의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연기판 3 : 게이트절연막
4 : 게이트 5 : 소오스/드레인전극
8 : 비정질 규소층 9 : 금속층
10 : 활성반도체층 11 : 이온주입층
본 발명은 반도체 소자에 관한 것으로 특히 LCD(Liquid Crystal Display) 등에 응용되는 반도체 소자의 구조에 관한 것이다.
종래의 LCD는 비정질규소 TFT(Thin Film Transistor)를 스위칭소자로 하여 우수한 LCD화상을 구현하였다.
LCD의 화소밀도가 증가함에 따라, 구동회로와의 배선밀도가 매우 높아지고 이에따라 높은 전자이동도를 가진 폴리실리콘 TFT를 이용하여 유리기판이나 석영기판위에 구동회로와 스위칭소자를 동시에 형성하는 추세이다.
상기의 폴리실리콘 박막은 석영기판을 사용할때는 고온(600℃이상)에서 처리할 수 있으며 유리기판을 사용할려면 공정조건이 600℃미만으로 제한된다.
폴리실리콘을 만드는 방법은 고온에서의 LPCVD(Low Pressure Chemical Vapour Deposition)법 뿐아니라, 저온(600℃이하)에서 비정질규소를 만든다음 레이저 열처리법등에 의해서도 가능하며, 기타 특수한 방법의 증착법에 의해서 처음부터 폴리실리콘 박막으로 제작이 가능하다.
제1도는 이와같은 종래의 폴리실리콘 박막트랜지스터의 구조단면도로서, 절연기판(1)상에 소오스/드레인영역(2)이 형성되고 채널영역 상측부위에 절연막(3)으로 격리되어 게이트(4)가 형성되고, 게이트(4)와 소오스/드레인영역(2)에 각각 연결되어 전극(5)이 형성되어 있는 구조이다.
제2도는 제1도의 폴리실리콘 박막트랜지스터의 공정 단면도로서, 제2(a)도와 같이 절연기판(1)위에 도핑되지 않는 폴리실리콘(6)을 증착하여 불필요한 부분을 제거한뒤 제2(b)도와 같이 전표면에 게이트절연막(7)을 LPCVD법, PECVD(Plasma Enhanced CVD)법, ECR법등에 의해 1000Å-4000Å 두께로 증착하고 인(Phosphorous)이 도핑된 폴리실리콘 박막을 증착하여 포토/에치공정으로 게이트(4)를 형성한뒤 게이트(4)를 마스크로 하여 상기 도핑되지 않는 폴리실리콘(6)에 인(P)을 이온주입하여 소오스/드레인영역(2)을 형성한다.
그리고 제2(c)도와 같이 게이트절연용 절연막(3)을 증착하고 제2(d)도와 같이 포토/에칭공정으로 게이트(4)와 소오스/드레인영역(2)의 금속전극을 형성하기 위해 절연막(3, 7)을 제거하여 콘택을 형성한후 제2(e)도와 같이 금속전극(5)을 형성하여 박막트랜지스터를 완성한다.
그러나 종래의 박막트랜지스터의 구조에 있어서는 CMOS형의 회로를 만들기 위해서는 n형 이온주입과 p형이온주입의 2회이상의 이온주입이 필요하고, 도핑된 폴리실리콘층이라도 두께가 얇아짐에 따라 그 직렬저항이 커진다. 따라서, 소오스/드레인영역은 따로 다량의 이온주입과정을 필요로 하고, 공정이 많아짐에 따라 포토마스크 스텝이 많아지고 수율이 감소하는 등의 문제점이 있다.
본 발명은 이와같은 문제점을 해결하기 위해 안출한 것으로서, 박막트랜지스터의 소오스/드레인 접족저항 및 직렬저항을 작게하고 매우얇은 반도체층과 도핑층을 사용하여도 충분한 공정변수오차 허용치를 가질 수 있는 박막트랜지스터의 구조를 제공하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 제1실시예의 박막트랜지스터 구조단면도로서, 절연기판(1)상에 인(P)이 많이 함유된 비정질규소(8)층을 PECVD법으로 증착하고 금속층(몰리브덴, 텅스텐등)(9)을 증착하여 포토/에치공정으로 경사진 구조의 소오스/드레인영역을 형성한다.
그리고 그위에 100Å-2000Å 두께로 활성반도체층(10)을 증착하는데, 처음부터 폴리실리콘으로 만들 수 있고, 비정질규소를 증착한후 레이저 열처리로 폴리실리콘으로 변환시킬 수 있다.
상기 활성반도체층(10)을 포토/에치공정으로 불필요한 부분을 제거하고 게이트 절연층(3)을 증착하여 콘택을 형성한후 게이트(4) 및 소오스/드레인전극(5)을 형성하여 만들어진 구조이다.
여기서, 게이트절연층(3) 형성시 활성반도체층(10)과의 게면을 좋게 하기 위하여 ECR법에 의해 SiO2를 증착하거나, LPCVD법, 또는 스퍼터링법으로 SiO2를 증착한다.
제4도는 본 발명 제2실시예의 박막트랜지스터의 구조단면도로서, 상기의 제3도와 구조가 같으나 단지 소오스/드레인영역으로부터 수평방향으로 게이트(4) 전극이L 만큼 떨어져 있으며, 게이트전극을 마스크로 하여 상기 제3도의 활성반도체층(10)에 인(P)이온을 주입하여 이온주입층(11)을 형성한다. 이 경우는 "오프"상태에서의 누설전류를 줄이면서 높은 "온"전류를 유지할 수 있고, 동일한 구조로 인(P)의 이온주입을 하지 않으면 고전압에서도 동작할 수 있는 특성을 가지게 된다.
제5도는 본 발명 제3실시예의 박막트랜지스터의 구조 단면도로서, CMOS구조를 갖도록 n형 박막트랜지스터와 p형 박막트랜지스터를 동시헤 형성하되 포토마스크가 필요없이 한번의 붕소(Born)이온주입으로 완성되는 실시예이다.
상기 활성반도체층(10)을 포토/에치공정으로 불필요한 부분을 제거하고 게이트 절연층(3)을 증착하여 콘택을 형성한후 게이트(4) 및 소오스/드레인전극(5)을 형성하여 만들어진 구조이다.
여기서, 게이트절연층(3) 형성시 활성반도체층(10)과의 게면을 좋게 하기 위하여 ECR법에 의해 SiO2를 증착하거나, LPCVD법, 또는 스퍼터링법으로 SiO2를 증착한다.
제4도는 본 발명 제2실시예의 박막트랜지스터의 구조단면도로서, 상기의 제3도와 구조가 같으나 단지 소오스/드레인영역으로부터 수평방향으로 게이트(4) 전극이L 만큼 떨어져 있으며, 게이트전극을 마스크로 하여 상기 제3도의 활성반도체층(10)에 인(P)이온을 주입하여 이온주입층(11)을 형성한다. 이 경우는 "오프"상태에서의 누설전류를 줄이면서 높은 "온"전류를 유지할 수 있고, 동일한 구조로 인(P)의 이온주입을 하지 않으면 고전압에서도 동작할 수 있는 특성을 가지게 된다.
제5도는 본 발명 제3실시예의 박막트랜지스터의 구조 단면도로서, CMOS 구조를 갖도록 n형 박막트랜지스터와 p형 박막트랜지스터를 동시에 형성하되 포토마스크가 필요없이 한번의 붕소(Born)이온주입으로 완성되는 실시예이다. 그 구조는 절연기판(1)위에 n+형 비정질규소층(8)과 금속층(9)이 적층되어 경사진 구조의 소오스/드레인영역이 형성되고, 채널영역에는 소오스/드레인영역에 약간 겹치도록 활성반도체층(10)이 형성되고, NMOS영역은 게이트절연막(3)으로 격리되어 게이트(4)가 오버랩(Overlap)(L')되게 형성되고, PMOS영역은 상기 활성반도체층(10)의 양측에 붕소이온이 주입된 이온주입층(11)이 형성되어 채널이 오프셋(off-set)(L)되고, 게이트절연막(3)으로 격리되어 게이트(4)가 형성되고, 소오스/드레인영역에 연결되도록 게이트절연막(3)에 콘택이 형성되어 소오스/드레인전극(5)이 형성된 구조이다.
이와같은 구조의 박막트랜지스터 제조방법을 제9도에 나타내었다. 즉, 제9(a)도와 같이 절연기판(1)에 인(P)이 다량 함유된 비정질규소층(8)과 금속층(9)을 차례로 증착하여 포토/에칭공정으로 경사지게 소오스/드레인을 형성하고, 제9(b)도와 같이 채널영역에 소오스/드레인영역과 약간 겹치도록 활성반도체층(10)을 형성한다.
그리고 제9(c)도와 같이 전면에 게이트절연막(3)을 증착하고 소오스/드레인영역 상부의 게이트절연막(3)을 제거하여 콘택을 형성한 다음, 제9(d)도와 같이 콘택영역에 소오스/드레인전극(5)을 형성한 NMOS영역에는 채널상측부위에 게이트(4)를 오버랩되게 형성하고, PMOS영역에는 채널상측부위에 오프-셋 되게 게이트(4)를 형성하여 상기 게이트(3)를 마스크로 하여 상기 활성반도체층(10)에 붕소(B)이온을 주입하여, CMOS 구조를 갖는 박막트랜지스터를 완성한다.
여기서, PMOS영역의 소오스/드레인의 도핑농도를 조절하면 게이트 전압이 "오프"인 경우, 오프전류를 매우 낮게 할 수 있으며 한편 제9(a)도에서 소오스/드레인영역의 비정질규소층(8)을 붕소가 많이 도핑된 것으로 하고, 제9(d)도에서 활성반도체층(10)에 인(P)이온을 주입하여도 같은 결과를 얻을 수 있다.
제6도는 본 발명 제4실시예의 박막트랜지스터의 구조단면도로서, 소오스/드레인영역의 비정질규소층(8)과 금속층(9)의 위치를 바꾼것이다.
즉, 절연기판(1)위에 금속층(9)과 인(P)이 다량함유된 비정질규소층(8)으로 소오스/드레인영역이 형성되고 채널영역에는 양측 소오스/드레인영역과 겹치도록 활성반도체층(10)이 형성되고, 게이트절연막(3)으로 격리되어, 게이트(4)가 채널영역에 형성되고, 소오스/드레인영역에 콘택이 형성되어 소오스/드레인전극(5)이 형성된 구조이다.
제7도는 본 발명 제5실시예의 박막트랜지스터의 구조 단면도로서 CMOS구조의 박막트랜지스터 구조이다. 즉, 절연기판(1)위에 금속층(9)과 금속층(9)위의 채널영역쪽에 인(P)이 다량함유된 비정질규소층(8)이 적층되어 소오스/드레인영역이 형성되고 채널영역에는 활성반도체층(10)이 상기 소오스/드레인영역과 겹치도록 형성되고, PMOS영역에는 상기 활성반도체층(10)의 양측에 붕소이온이 주입된 이온주입층(11)이 형성되어 채널이 오프셋되고, 게이트절연막(4)으로 격리되어 게이트(3)가 형성되며, NMOS영역은 게이트절연막(3)으로 격리되어 오버랩되게 게이트가 형성되고, 소오스/드레인전극(5)이 형성된 구조이다.
제8도는 본 발명 제6실시예의 박막트랜지스터의 구조단면도로서, 제7도의 구조에서 NMOS영역의 활성반도체층(10)을 소오스/드레인영역과 겹치지 않게 형성한 것이다.
이상에서 설명한 바와같이 본 발명의 박막트랜지스터에 있어서는 최소한의 포토마스크를 사용하여 LCD용 스위칭소자뿐만 아니라 LCD 구동회로를 구성할 수 있는 CMOS용 박막트랜지스터를 제작할 수 있고, 이온주입공정과, 포토/에치공정을 줄임으로서 공정비용을 절감하고 수율을 향상시킬 수 있고, 소오스/드레인영역에 금속을 사용하여 전기적 신호특성을 향상시키는 등의 효과가 있다.

Claims (4)

  1. 절연기판상에 제1도전형 반도체층과 금속층이 적층되어 형성되는 소오스 및 드레인영역과, 상기 소오스와 드레인영역 사이의 채널영역 기판상에 상기 소오스 및 드레인영역의 일측과 겹치도록 형성되는 활성반도체층과, 상기 소오스 및 드레인영역과 활성반도체층에 걸쳐 형성되는 게이트 절연막과, 상기 채널영역의 게이트 절연막 상에 형성되는 게이트 전극과, 상기 소오스 및 드레인영역의 금속층에 콘택되는 소오스 및 드레인전극을 포함하여 구성됨을 특징으로 하는 반도체 소자의 구조.
  2. 절연기판과, 상기 절연기판상에 제1도전형 반도체층과 금속층이 적층되어 형성되는 CMOS형 소오스 및 드레인영역과, 상기 CMOS형 소오스 및 드레인영역 사이의 채널영역에 상기 CMOS형 소오스 및 드레인영역 일측과 겹치도록 형성되는 활성반도체층과, 상기 CMOS형 소오스 및 드레인영역과 활성반도체층에 걸쳐 전면에 형성되는 게이트 절연막과, 제1도전형 MOS 형성영역에는 소오스 및 드레인영역과 오버랩되고 제2도전형 MOS 형성영역에는 소오스 및 드레인영역과 오스-셋 되도록 상기 게이트 절연막위에 형성되는 게이트 전극과, 상기 제2도전형 MOS의 게이트 전극 양측 활성반도체층에 형성되는 제2도전형 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자의 구조.
  3. 제1항에 있어서, 게이트 전극이 소오스 및 드레인영역과 수평방향으로 오프-셋되고 노출된 게이트 전극 양측의 활성반도체층에 제1도전형 불순물 영역이 형성됨을 특징으로 하는 반도체 소자의 구조.
  4. 제1항에 있어서, 소오스 및 드레인영역이 금속층과 제1도전형 반도체층이 차례로 적층되어 형성되고, 상기 제1도전형 반도체층은 소오스 및 드레인영역과 상기 활성반도체층이 겹쳐지는 부분에만 형성됨을 특징으로 하는 반도체 소자의 구조.
KR1019910025534A 1991-12-30 1991-12-30 반도체 소자의 구조 KR950003235B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019910025534A KR950003235B1 (ko) 1991-12-30 1991-12-30 반도체 소자의 구조
JP34830592A JP3401036B2 (ja) 1991-12-30 1992-12-28 半導体素子の構造
US07/998,533 US5347146A (en) 1991-12-30 1992-12-30 Polysilicon thin film transistor of a liquid crystal display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910025534A KR950003235B1 (ko) 1991-12-30 1991-12-30 반도체 소자의 구조

Publications (2)

Publication Number Publication Date
KR930014944A KR930014944A (ko) 1993-07-23
KR950003235B1 true KR950003235B1 (ko) 1995-04-06

Family

ID=19327040

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910025534A KR950003235B1 (ko) 1991-12-30 1991-12-30 반도체 소자의 구조

Country Status (3)

Country Link
US (1) US5347146A (ko)
JP (1) JP3401036B2 (ko)
KR (1) KR950003235B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06124913A (ja) * 1992-06-26 1994-05-06 Semiconductor Energy Lab Co Ltd レーザー処理方法
US7081938B1 (en) * 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3864029B2 (ja) * 2000-03-24 2006-12-27 松下電器産業株式会社 半導体パッケージ及び半導体パッケージの製造方法
KR101293566B1 (ko) 2007-01-11 2013-08-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP2008311545A (ja) * 2007-06-18 2008-12-25 Hitachi Displays Ltd 表示装置
JP2009049080A (ja) * 2007-08-15 2009-03-05 Hitachi Displays Ltd 表示装置
US8057270B2 (en) 2007-12-05 2011-11-15 Mitsubishi Electric Corporation Contact device
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
US8008691B2 (en) * 2009-07-21 2011-08-30 National Tsing Hua University Ion sensitive field effect transistor and production method thereof
CN112309969B (zh) * 2020-10-29 2022-10-18 厦门天马微电子有限公司 阵列基板的成型方法、阵列基板以及显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0824184B2 (ja) * 1984-11-15 1996-03-06 ソニー株式会社 薄膜トランジスタの製造方法
JPH0824103B2 (ja) * 1984-11-26 1996-03-06 ソニー株式会社 薄膜トランジスタの製造方法
JPH06101564B2 (ja) * 1985-02-27 1994-12-12 株式会社東芝 アモルフアスシリコン半導体装置
JP2779492B2 (ja) * 1985-09-26 1998-07-23 セイコーインスツルメンツ株式会社 薄膜トランジスタ装置とその製造方法
DE3685623T2 (de) * 1985-10-04 1992-12-24 Hosiden Corp Duennfilmtransistor und verfahren zu seiner herstellung.
US4851363A (en) * 1986-07-11 1989-07-25 General Motors Corporation Fabrication of polysilicon fets on alkaline earth alumino-silicate glasses
JPS6347981A (ja) * 1986-08-18 1988-02-29 Alps Electric Co Ltd 薄膜トランジスタおよびその製造方法
US4849797A (en) * 1987-01-23 1989-07-18 Hosiden Electronics Co., Ltd. Thin film transistor
JPS63190385A (ja) * 1987-02-02 1988-08-05 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
JPS6461061A (en) * 1987-09-01 1989-03-08 Fujitsu Ltd A-si thin film transistor
JPH01276671A (ja) * 1988-04-27 1989-11-07 Seikosha Co Ltd トップスタガー型非晶質シリコン薄膜トランジスタ
US4951113A (en) * 1988-11-07 1990-08-21 Xerox Corporation Simultaneously deposited thin film CMOS TFTs and their method of fabrication

Also Published As

Publication number Publication date
US5347146A (en) 1994-09-13
JP3401036B2 (ja) 2003-04-28
KR930014944A (ko) 1993-07-23
JPH0629319A (ja) 1994-02-04

Similar Documents

Publication Publication Date Title
US6924874B2 (en) Method of forming a liquid crystal display
JPH07297294A (ja) 高電圧のｐチャネル金属酸化物半導体デバイスの製造方法及び高電圧のｐチャネル金属酸化物半導体デバイス
JPH05102483A (ja) 薄膜トランジスタ及びその製造方法
KR950003235B1 (ko) 반도체 소자의 구조
JP3548237B2 (ja) 薄膜トランジスタ
KR20000042673A (ko) 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터 및 그의제조방법
JPH06349853A (ja) Ｍｏｓトランジスタおよびその製造方法
JP4686829B2 (ja) 半導体装置および半導体装置の製造方法
JPH10256554A (ja) 薄膜トランジスタ及びその製造方法
US20010000074A1 (en) Thin film transistor and method of manufacturing the same
KR20060062139A (ko) 이중 열처리에 의한 다결정 박막트랜지스터 제조방법
KR100328126B1 (ko) 트렌치게이트구조를갖는다결정실리콘박막트랜지스터의제조방법
JP2776820B2 (ja) 半導体装置の製造方法
JP2572379B2 (ja) 薄膜トランジスタの製造方法
KR100815894B1 (ko) Ｌｄｄ구조의 ｃｍｏｓ 다결정 실리콘 박막트랜지스터의제조방법
KR20020031835A (ko) 다결정 박막 트랜지스터의 제조 방법
KR100310707B1 (ko) 박막 트랜지스터 액정표시장치 및 그의 제조방법
KR19990009998A (ko) 반도체장치 및 그의 제조방법
KR100198629B1 (ko) 박막트랜지스터의 구조 및 제조방법
JPH09186337A (ja) 薄膜トランジスタの製造方法並びにこの方法によって形成された電気光学表示装置
JPH07321106A (ja) 酸化シリコン薄膜の改質方法および薄膜トランジスタの製造方法
KR100268891B1 (ko) 박막트랜지스터 및 그의 제조방법
KR100219073B1 (ko) 전계 효과 트랜지스터 및 그 제조방법
KR100192470B1 (ko) 씨엠오에스 인버터 구조 및 제조방법
KR0176148B1 (ko) 고전압 반도체장치의 제조방법 및 그 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080401

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee