JPH01276671A - トップスタガー型非晶質シリコン薄膜トランジスタ - Google Patents
トップスタガー型非晶質シリコン薄膜トランジスタInfo
- Publication number
- JPH01276671A JPH01276671A JP10528088A JP10528088A JPH01276671A JP H01276671 A JPH01276671 A JP H01276671A JP 10528088 A JP10528088 A JP 10528088A JP 10528088 A JP10528088 A JP 10528088A JP H01276671 A JPH01276671 A JP H01276671A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon
- silicon nitride
- nitride layer
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 22
- 239000010409 thin film Substances 0.000 title claims abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 38
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 38
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 4
- 239000011159 matrix material Substances 0.000 abstract description 4
- 238000005336 cracking Methods 0.000 abstract 2
- 238000005260 corrosion Methods 0.000 abstract 1
- 230000007797 corrosion Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 230000035515 penetration Effects 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アクティブマトリクス型液晶表示器やイメー
ジセンサ−等に用いられるトップスタガー型非晶質シリ
コン薄膜トランジス°りに関するものである。
ジセンサ−等に用いられるトップスタガー型非晶質シリ
コン薄膜トランジス°りに関するものである。
［従来の技術］
近年、アクティブマトリクス型液晶表示器やイメージセ
ンサ−への応用を自損して、非晶質シリコン（以下、ａ
−ｓｉという。）薄膜トランジスタ（以下、ＴＰＴとい
う。）の研究開発が各所で行われている。
ンサ−への応用を自損して、非晶質シリコン（以下、ａ
−ｓｉという。）薄膜トランジスタ（以下、ＴＰＴとい
う。）の研究開発が各所で行われている。
第４図は上記ａ−３ｉＴＦＴの一例を示したものである
。同図において、１はガラス等を用いた絶縁性基板、２
はＩ Ｔ Ｏ（１ｎｄｉｕａｌＴｉｎ ０ｘｉｄｅ）を
用いた画素電極、３はソース配線、４，５はそれぞれリ
ンを適量含んだｎ型シリコン層を用いたドレイン電極と
ソース電極、６は非晶質シリコン層、７はゲート絶縁層
となる窒化シリコン層、９はＡＩ（アルミニウム）を用
いたゲート電極である。
。同図において、１はガラス等を用いた絶縁性基板、２
はＩ Ｔ Ｏ（１ｎｄｉｕａｌＴｉｎ ０ｘｉｄｅ）を
用いた画素電極、３はソース配線、４，５はそれぞれリ
ンを適量含んだｎ型シリコン層を用いたドレイン電極と
ソース電極、６は非晶質シリコン層、７はゲート絶縁層
となる窒化シリコン層、９はＡＩ（アルミニウム）を用
いたゲート電極である。
同図に示されるように、ドレイン電極４およびソース電
極５とゲート電極９が、非晶質シリコン層６およびゲー
ト絶縁層となる窒化シリコン層７を挟んで形成され、し
かもドレイン電極４およびソース電極５がゲート電極９
よりも絶縁性基板１側に形成された構造を有するａ−８
ｉＴＦＴを、トップスタガー型ａ−ＳｉＴＦＴと呼んで
いる。
極５とゲート電極９が、非晶質シリコン層６およびゲー
ト絶縁層となる窒化シリコン層７を挟んで形成され、し
かもドレイン電極４およびソース電極５がゲート電極９
よりも絶縁性基板１側に形成された構造を有するａ−８
ｉＴＦＴを、トップスタガー型ａ−ＳｉＴＦＴと呼んで
いる。
〔解決しようとする課題］
上記トップスタガー型ａ−３ｉＴＦＴでは、窒化シリコ
ン層７の応力のため、特に各部の段差付近で窒化シリコ
ン層７にクラックが生じ、その結果ゲート電極９とドレ
イン電極４間、ゲート電極９とソース電極５間で絶縁不
良が生じるという問題があった。
ン層７の応力のため、特に各部の段差付近で窒化シリコ
ン層７にクラックが生じ、その結果ゲート電極９とドレ
イン電極４間、ゲート電極９とソース電極５間で絶縁不
良が生じるという問題があった。
特に上記トップスタガー型ａ−ＳｉＴＦＴをアクティブ
マトリクス型液晶表示器に利用する場合、ゲート電極９
にはＡＩを用いることが多く、画素電極２にはＩＴＯを
用いることが多いためＡ１をエツチングするときに、上
記窒化シリコン層７のクラックを通してエツチング液が
染み込みＩＴＯを冒すという問題もあった。
マトリクス型液晶表示器に利用する場合、ゲート電極９
にはＡＩを用いることが多く、画素電極２にはＩＴＯを
用いることが多いためＡ１をエツチングするときに、上
記窒化シリコン層７のクラックを通してエツチング液が
染み込みＩＴＯを冒すという問題もあった。
本発明は上記従来の課題に対してなされたものであり、
クラックの生じないａ−５ｉＴＦＴを提供することを目
的としている。
クラックの生じないａ−５ｉＴＦＴを提供することを目
的としている。
［課題を解決するための手段］
本発明は、非晶質シリコン層上に、ゲート絶縁層として
窒化シリコン層を形成し、この窒化シリコン層上に酸化
シリコン層を形成することによりあるいは非晶質シリコ
ン層上に酸化シリコン層を形成し、この酸化シリコン層
上に窒化シリコン届を形成することにより上記課題を解
決するものである。
窒化シリコン層を形成し、この窒化シリコン層上に酸化
シリコン層を形成することによりあるいは非晶質シリコ
ン層上に酸化シリコン層を形成し、この酸化シリコン層
上に窒化シリコン届を形成することにより上記課題を解
決するものである。
また、ゲート絶縁層として、第１の窒化シリコン層を形
成し、この窒化シリコン層上に酸化シリコン層を形成し
、この酸化シリコン層上に第２の窒化シリコン層を形成
することによっても上記課題を解決することがきる。
成し、この窒化シリコン層上に酸化シリコン層を形成し
、この酸化シリコン層上に第２の窒化シリコン層を形成
することによっても上記課題を解決することがきる。
［実施例］
以下、本発明における一実施例を図面に基いて説明する
。
。
第１図において、１はガラス等を用いた絶縁性基板、２
はＩＴＯを用いた画素電極、３はソース配線、４，５は
それぞれリンを適量含んだｎ型シリコン層を用いたドレ
イン電極とソース電極、６は非晶質シリコン層、７，８
はそれぞれ窒化シリコン届（厚さ１０１００ｎおよび酸
化シリコン層（厚さ３００ｎｍ）であり、両者によりゲ
ート絶縁層を形成している。９はＡＩを用いたゲート電
極である。
はＩＴＯを用いた画素電極、３はソース配線、４，５は
それぞれリンを適量含んだｎ型シリコン層を用いたドレ
イン電極とソース電極、６は非晶質シリコン層、７，８
はそれぞれ窒化シリコン届（厚さ１０１００ｎおよび酸
化シリコン層（厚さ３００ｎｍ）であり、両者によりゲ
ート絶縁層を形成している。９はＡＩを用いたゲート電
極である。
本例では、酸化シリコン層８が非晶質シリコン層６上の
窒化シリコン層７の応力を緩和するため、窒化シリコン
層７、酸化シリコン層８にクラックが生じることがなく
、歩留りが大幅に改善される。
窒化シリコン層７の応力を緩和するため、窒化シリコン
層７、酸化シリコン層８にクラックが生じることがなく
、歩留りが大幅に改善される。
第２図は本発明における第２の実施例を示したものであ
る。本例では、非晶質シリコン層６上に酸化シリコン層
８（厚さ３００ ｎｍ）を形成し、この酸化シリコン層
８上に窒化シリコン層７（厚さ１０１００ｎを形成した
ものであるが、上記の例と同様に、酸化シリコン層８が
窒化シリコン層７の応力を緩和するため、クラックが生
じることがなく、歩留りを大幅に改善することができる
。
る。本例では、非晶質シリコン層６上に酸化シリコン層
８（厚さ３００ ｎｍ）を形成し、この酸化シリコン層
８上に窒化シリコン層７（厚さ１０１００ｎを形成した
ものであるが、上記の例と同様に、酸化シリコン層８が
窒化シリコン層７の応力を緩和するため、クラックが生
じることがなく、歩留りを大幅に改善することができる
。
第３図は本発明における第３の実施例を示したものであ
る。本例では、非晶質シリコン層６上に第１の窒化シリ
コン層７ａ（厚さ１０１００ｎを形成し、この第１の窒
化シリコン層７ａ上に酸化シリコン層８（厚さ３００ｎ
ｍ）を形成し、この酸化シリコン層上に第２の窒化シリ
コン層７ｂ（厚さ１０１００ｎを形成したものである。
る。本例では、非晶質シリコン層６上に第１の窒化シリ
コン層７ａ（厚さ１０１００ｎを形成し、この第１の窒
化シリコン層７ａ上に酸化シリコン層８（厚さ３００ｎ
ｍ）を形成し、この酸化シリコン層上に第２の窒化シリ
コン層７ｂ（厚さ１０１００ｎを形成したものである。
これも上記２例と同様に、酸化シリコン層８が窒化シリ
コン層７ａ、７ｂの応力を緩和するため、クラックが生
じることがなく、歩留りを大幅に改善することができる
。
コン層７ａ、７ｂの応力を緩和するため、クラックが生
じることがなく、歩留りを大幅に改善することができる
。
なお、窒化シリコン層を用いずに酸化シリコン層だけで
ゲート絶縁層を形成すると、ゲート電極に含まれる不純
物が酸化シリコン層中を移動して非晶質シリコン層を汚
染し、信頼性を著しく低下させる。従って窒化シリコン
層を設け、上記不純物の移動を防止することが重要であ
る。
ゲート絶縁層を形成すると、ゲート電極に含まれる不純
物が酸化シリコン層中を移動して非晶質シリコン層を汚
染し、信頼性を著しく低下させる。従って窒化シリコン
層を設け、上記不純物の移動を防止することが重要であ
る。
［発明の効果コ
本発明によれば、酸化シリコン層が窒化シリコン層の応
力を緩和するために従来みられたクラックがなくなり、
歩留りが大幅に向上する。特にアクティブマトリクス型
液晶表示器に本発明を用いたａ−８ｉＴＦＴを用いる場
合、ゲート電極をエツチングする時にエツチング液が染
み込まないため、画素電極が冒される心配がなくなる。
力を緩和するために従来みられたクラックがなくなり、
歩留りが大幅に向上する。特にアクティブマトリクス型
液晶表示器に本発明を用いたａ−８ｉＴＦＴを用いる場
合、ゲート電極をエツチングする時にエツチング液が染
み込まないため、画素電極が冒される心配がなくなる。
第１図は本発明における第１の実施例を示した断面図、
第２図は本発明における第２の実施例を示した断面図、
第３図は本発明における第３の実施例を示した断面図、
第４図は従来例を示した断面図である。 ６・・・・・・非晶質シリコン層 ７・・・・・・窒化シリコン層 ７ａ・・・第１の窒化シリコン層 ７ｂ・・・第２の窒化シリコン層 ８・・・・・・酸化シリコン層 以 上 第１図 第２図
第２図は本発明における第２の実施例を示した断面図、
第３図は本発明における第３の実施例を示した断面図、
第４図は従来例を示した断面図である。 ６・・・・・・非晶質シリコン層 ７・・・・・・窒化シリコン層 ７ａ・・・第１の窒化シリコン層 ７ｂ・・・第２の窒化シリコン層 ８・・・・・・酸化シリコン層 以 上 第１図 第２図
Claims (3)
- （１）非晶質シリコン層上に、ゲート絶縁層として窒化
シリコン層を形成するとともにこの窒化シリコン層上に
酸化シリコン層を形成したことを特徴とするトップスタ
ガー型非晶質シリコン薄膜トランジスタ。 - （２）非晶質シリコン層上に、ゲート絶縁層として酸化
シリコン層を形成するとともにこの酸化シリコン層上に
窒化シリコン層を形成したことを特徴とするトップスタ
ガー型非晶質シリコン薄膜トランジスタ。 - （３）非晶質シリコン層上に、ゲート絶縁層として第１
の窒化シリコン層を形成するとともにこの第１の窒化シ
リコン層上に酸化シリコン層を形成し、さらにこの酸化
シリコン層上に第２の窒化シリコン層を形成したことを
特徴とするトップスタガー型非晶質シリコン薄膜トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10528088A JPH01276671A (ja) | 1988-04-27 | 1988-04-27 | トップスタガー型非晶質シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10528088A JPH01276671A (ja) | 1988-04-27 | 1988-04-27 | トップスタガー型非晶質シリコン薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276671A true JPH01276671A (ja) | 1989-11-07 |
Family
ID=14403264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10528088A Pending JPH01276671A (ja) | 1988-04-27 | 1988-04-27 | トップスタガー型非晶質シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276671A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347146A (en) * | 1991-12-30 | 1994-09-13 | Goldstar Co., Ltd. | Polysilicon thin film transistor of a liquid crystal display |
| JPH10290012A (ja) * | 1997-04-14 | 1998-10-27 | Nec Corp | アクティブマトリクス型液晶表示装置およびその製造方法 |
| US5885858A (en) * | 1993-02-22 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing thin-film transistor |
| KR100292045B1 (ko) * | 1997-10-15 | 2001-07-12 | 구본준, 론 위라하디락사 | 박막트랜지스터제조방법 |
| US6822261B2 (en) * | 1991-03-06 | 2004-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JP2006344849A (ja) * | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086863A (ja) * | 1983-10-19 | 1985-05-16 | Fujitsu Ltd | 絶縁ゲ−ト型薄膜トランジスタ |
| JPS60109285A (ja) * | 1983-11-17 | 1985-06-14 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS61184881A (ja) * | 1985-02-12 | 1986-08-18 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
-
1988
- 1988-04-27 JP JP10528088A patent/JPH01276671A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086863A (ja) * | 1983-10-19 | 1985-05-16 | Fujitsu Ltd | 絶縁ゲ−ト型薄膜トランジスタ |
| JPS60109285A (ja) * | 1983-11-17 | 1985-06-14 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS61184881A (ja) * | 1985-02-12 | 1986-08-18 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822261B2 (en) * | 1991-03-06 | 2004-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5347146A (en) * | 1991-12-30 | 1994-09-13 | Goldstar Co., Ltd. | Polysilicon thin film transistor of a liquid crystal display |
| US5885858A (en) * | 1993-02-22 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing thin-film transistor |
| US6103556A (en) * | 1993-02-22 | 2000-08-15 | Mitsubishi Denki Kabushiki Kaisha | Thin-film transistor and method of manufacturing the same |
| JPH10290012A (ja) * | 1997-04-14 | 1998-10-27 | Nec Corp | アクティブマトリクス型液晶表示装置およびその製造方法 |
| KR100292045B1 (ko) * | 1997-10-15 | 2001-07-12 | 구본준, 론 위라하디락사 | 박막트랜지스터제조방법 |
| JP2006344849A (ja) * | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| EP3651209A1 (en) * | 2005-06-10 | 2020-05-13 | Samsung Display Co., Ltd. | Manufacturing method for thin film transistor having channel comprising zinc oxide |
| EP1889298B1 (en) * | 2005-06-10 | 2020-07-29 | Samsung Display Co., Ltd. | Manufacturing method for hin film transistor having channel comprising zinc oxide |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0372821B1 (en) | Liquid crystal display panel with reduced pixel defects | |
| US5060036A (en) | Thin film transistor of active matrix liquid crystal display | |
| JPH06295924A (ja) | 液晶表示素子の製造方法 | |
| JPH01276671A (ja) | トップスタガー型非晶質シリコン薄膜トランジスタ | |
| JPS62252973A (ja) | 順スタガ−ド型薄膜トランジスタ | |
| JPH0391721A (ja) | アクティブマトリクス基板 | |
| JPS62226668A (ja) | 薄膜トランジスタ | |
| JPH01272162A (ja) | 薄膜トランジスタアレイ装置の製造方法 | |
| JPS59195268A (ja) | マトリクス型表示装置 | |
| JPH07114043A (ja) | 液晶表示装置及びその製造方法 | |
| JP3283919B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100212270B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR100249191B1 (ko) | 표시소자의 액정표시장치 제조방법 | |
| JPH0720492A (ja) | 液晶表示装置及びその製造方法 | |
| KR940000911A (ko) | 액정표시소자 및 제조방법 | |
| JPS613459A (ja) | アクテイブマトリクス表示装置の基板 | |
| KR20010004016A (ko) | 박막 트랜지스터 액정표시소자의 제조방법 | |
| JPH01255829A (ja) | アルミニウムとｉｔｏとの多層配線 | |
| JPH11326940A (ja) | 液晶表示装置 | |
| KR0146251B1 (ko) | 액정표시장치용 박막트랜지스터의 제조방법 | |
| JPH0787248B2 (ja) | 薄膜トランジスタの形成方法 | |
| JPS61188968A (ja) | 薄膜トランジスタ | |
| KR950007356B1 (ko) | 액정표시장치의 박막트랜지스터 및 그 제조방법 | |
| JPH07140486A (ja) | 薄膜半導体装置およびそれを用いた液晶表示装置 | |
| JPH075490A (ja) | 液晶表示装置およびその製造方法 |