JPS59195268A - マトリクス型表示装置 - Google Patents
マトリクス型表示装置Info
- Publication number
- JPS59195268A JPS59195268A JP58070452A JP7045283A JPS59195268A JP S59195268 A JPS59195268 A JP S59195268A JP 58070452 A JP58070452 A JP 58070452A JP 7045283 A JP7045283 A JP 7045283A JP S59195268 A JPS59195268 A JP S59195268A
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- Japan
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- tpt
- gate
- substrate
- electrode
- array
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数個のゲート線およびゲート線に直交す
るソース線を備え、その各交点に薄膜トランジスタ（以
下、ＴＰＴと云う）などの能動素子、信号蓄積コンデン
サおよび表示電極などよりなるマトリクス型液晶表示装
置に関する。
るソース線を備え、その各交点に薄膜トランジスタ（以
下、ＴＰＴと云う）などの能動素子、信号蓄積コンデン
サおよび表示電極などよりなるマトリクス型液晶表示装
置に関する。
第１図はＴＰＴアレーの構成を示す図であり、第２図は
マトリクス型液晶表示装置の構成を説明するための断面
図である。
マトリクス型液晶表示装置の構成を説明するための断面
図である。
この第１図および第２図において、ＴＰＴアレー９は複
数個のゲート線１およびこのゲート線１と直交するソー
ス＋ｖ３！２とを備えており、その交点にたとえは、Ｔ
ＰＴ５などの能動素子か形成され、そのドレイン電極３
に表示電極６および化号蓄積コンデンサ７が接続されて
いる。
数個のゲート線１およびこのゲート線１と直交するソー
ス＋ｖ３！２とを備えており、その交点にたとえは、Ｔ
ＰＴ５などの能動素子か形成され、そのドレイン電極３
に表示電極６および化号蓄積コンデンサ７が接続されて
いる。
１γこ、マトリクス型液晶表示装置１３は第２図から明
らかなように、前記ＴＰＴアレー９を形成したＴＦＴア
レー基板１０と、これと対向する透明電極膜１１とを有
する対向基板１２の間に液晶８が挾持された構造となっ
ている。
らかなように、前記ＴＰＴアレー９を形成したＴＦＴア
レー基板１０と、これと対向する透明電極膜１１とを有
する対向基板１２の間に液晶８が挾持された構造となっ
ている。
ここで、引き続き、従来のＴＰＴアレー９を第３図およ
び第４図によりさらに説明する。第３図はＴＰＴアレー
画素の部分平面図であり、第４図は第３図のＡ −Ａ’
線の断面図である。
び第４図によりさらに説明する。第３図はＴＰＴアレー
画素の部分平面図であり、第４図は第３図のＡ −Ａ’
線の断面図である。
ＴＰＴアレー９は石英ガラスなどよりなるＴＰＴアレー
基板１０の表面に、半導体１４として、たとえば、ポリ
シリコンを減圧ＣＶＤ法などで成膜し、シリコンナイト
ライド膜などをマスクとして、半導体ｊ４以外の部分の
ポリシリコンをたとえば、熱酸化法により、選択的にシ
リコン酸化膜１６（以下、５ｉＯｚと云う）とし、アイ
ランド状の半導体１４を形成する。
基板１０の表面に、半導体１４として、たとえば、ポリ
シリコンを減圧ＣＶＤ法などで成膜し、シリコンナイト
ライド膜などをマスクとして、半導体ｊ４以外の部分の
ポリシリコンをたとえば、熱酸化法により、選択的にシ
リコン酸化膜１６（以下、５ｉＯｚと云う）とし、アイ
ランド状の半導体１４を形成する。
この半導体１４の表面を熱酸化法などで酸化し、ゲート
絶縁膜１７を形成し、この上部にリンまたはボロンなど
の半導体不純物をドープしたドープドポリシリコンより
なるゲート電極４を成膜する。
絶縁膜１７を形成し、この上部にリンまたはボロンなど
の半導体不純物をドープしたドープドポリシリコンより
なるゲート電極４を成膜する。
その後、ｎｒ望のゲート形状にｉ４ターニングして、Ｔ
ＰＴ５のゲート絶縁膜１７およびゲート電極４を形成し
、ソース領域１８、ドレイン領域１９にたとえば、砒素
などの半導体不純物をイオン注入して、ＴＰＴ５の能動
部を形成する。
ＰＴ５のゲート絶縁膜１７およびゲート電極４を形成し
、ソース領域１８、ドレイン領域１９にたとえば、砒素
などの半導体不純物をイオン注入して、ＴＰＴ５の能動
部を形成する。
続いて、リン（Ｐ）をドープしたシリコン酸化膜などの
絶縁膜２０を形成した後、Ｉ４”−０（Ｉｎｄｉｕｍ。
絶縁膜２０を形成した後、Ｉ４”−０（Ｉｎｄｉｕｍ。
Ｔｉｎ、 ０ｘｉｄｅ）などの透明導電膜よりなる表示
電極６を成膜し、ノ七ターニングする。
電極６を成膜し、ノ七ターニングする。
次いで、この表示電極６とドレイン電極３を接続するご
とく、マた、ドレイン領域１９、ソース領域１８部およ
びゲート電極４にコンタクトホール１５を設け、たとえ
は、、 Ａｔなどでそれぞれドレイン電極３およびソー
ス線２を配線する。
とく、マた、ドレイン領域１９、ソース領域１８部およ
びゲート電極４にコンタクトホール１５を設け、たとえ
は、、 Ａｔなどでそれぞれドレイン電極３およびソー
ス線２を配線する。
この後、ソース線２、ゲート線１の層間絶縁膜２１をた
とえば、プラズマＣＶＤ法などでシリコンナイトライド
（５ｉＮ）を成膜した後、ゲート電極４のコンタクトホ
ールなどヲノやターニングし、ゲート線ｌをＡｔなとて
配線して、ＴＰＴアレー９が完成する。
とえば、プラズマＣＶＤ法などでシリコンナイトライド
（５ｉＮ）を成膜した後、ゲート電極４のコンタクトホ
ールなどヲノやターニングし、ゲート線ｌをＡｔなとて
配線して、ＴＰＴアレー９が完成する。
従来のＴＰＴアレー９は以上のように構成されているの
で、ＩＴＯまたはＡｔ系合金などよりなる表示％：＄ｊ
ｉ、を形成した後に、ソース線２、ソース線２とゲート
線１間の層間絶縁膜、ゲート線などの成膜およびパター
ニングプロセスを実施しなければならず、ＩＴＯなとの
透明導電膜表示電極を形成した場合には、表示電極６形
成以降のプロセスにより透過率が低下し、透過型マトリ
クス表示装置のコントラストの低下をきたす。
で、ＩＴＯまたはＡｔ系合金などよりなる表示％：＄ｊ
ｉ、を形成した後に、ソース線２、ソース線２とゲート
線１間の層間絶縁膜、ゲート線などの成膜およびパター
ニングプロセスを実施しなければならず、ＩＴＯなとの
透明導電膜表示電極を形成した場合には、表示電極６形
成以降のプロセスにより透過率が低下し、透過型マトリ
クス表示装置のコントラストの低下をきたす。
また、Ａｔ系合金などの表示電極を形成した場合には、
反射率が低下し、反射型マトリクス表示装置のコントラ
ストが低下する。
反射率が低下し、反射型マトリクス表示装置のコントラ
ストが低下する。
さらに、ＩＴＯなどの透明導電膜表示電極を形成する場
合には、高純度なＩＴＯ材料が得がたく、ＴＰＴが不安
定となり、信頼性が低下するとともに、装置および製造
プロセスの汚染を引き起し、特に、半結晶シリコンを用
いたＭＯＳ−ＬＳＩ製造設備との共用が不可能で、高額
の専用設備が必要となるなどの欠点を有している。
合には、高純度なＩＴＯ材料が得がたく、ＴＰＴが不安
定となり、信頼性が低下するとともに、装置および製造
プロセスの汚染を引き起し、特に、半結晶シリコンを用
いたＭＯＳ−ＬＳＩ製造設備との共用が不可能で、高額
の専用設備が必要となるなどの欠点を有している。
この発明は、上記従来の欠点を除去するためになされた
もので、ＴＰＴアレーの製造において、ＴＰＴの能動部
およびソース線、ゲート線などの配線構造部をすべて完
了した後に、ＩＴＯまたはＡｔ系合金などの表示電極を
形成するようにして、高いコントラストを有する透過型
または反射型のマトリクス表示装置を提供することを目
的とする。
もので、ＴＰＴアレーの製造において、ＴＰＴの能動部
およびソース線、ゲート線などの配線構造部をすべて完
了した後に、ＩＴＯまたはＡｔ系合金などの表示電極を
形成するようにして、高いコントラストを有する透過型
または反射型のマトリクス表示装置を提供することを目
的とする。
以下、この発明のマトリクス型液晶表示装置の実施例に
ついて図面に基づき説明する。第５図はその一実施例を
説明するためのＴＰＴアレー画素の部分平面図であり、
第６図は第５図のＡ −Ａ’線の°断面図である。
ついて図面に基づき説明する。第５図はその一実施例を
説明するためのＴＰＴアレー画素の部分平面図であり、
第６図は第５図のＡ −Ａ’線の°断面図である。
この第５図および第６図の両図において、第１図ないし
第４図と同一部分には同一符号を付して述べることにす
る。
第４図と同一部分には同一符号を付して述べることにす
る。
この第５図および第６図の両図において、ＴＰＴアレー
９は従来の場合と同様、石英ガラスなどにより形成され
ており、ＴＦＴアレー基板１０の表面に、半導体１４と
して、たとえば、ポリシリコンを減圧ＣＶＤ法などで成
膜し、シリコンナイトライドなどをマスクとして、半導
体１４以外の部分のポリシリコンをたとえば、熱酸化法
により選択的に５ｉＯｚ１６とし、アイランド状の半導
体１４を形成する。
９は従来の場合と同様、石英ガラスなどにより形成され
ており、ＴＦＴアレー基板１０の表面に、半導体１４と
して、たとえば、ポリシリコンを減圧ＣＶＤ法などで成
膜し、シリコンナイトライドなどをマスクとして、半導
体１４以外の部分のポリシリコンをたとえば、熱酸化法
により選択的に５ｉＯｚ１６とし、アイランド状の半導
体１４を形成する。
次いで、この半導体１４０表面を熱酸化法などで酸化し
、ゲート絶縁膜１７を形成シ７、この上に半導体不純物
をドープしたドープドポリシリコンよりなるゲート電極
４を成膜した後、所望のゲート形状にまずドープドポリ
シリコンをノｅターニングし、この部分をマスクにゲー
ト絶縁膜１７をセシフアジイン法によりツクターニング
する。
、ゲート絶縁膜１７を形成シ７、この上に半導体不純物
をドープしたドープドポリシリコンよりなるゲート電極
４を成膜した後、所望のゲート形状にまずドープドポリ
シリコンをノｅターニングし、この部分をマスクにゲー
ト絶縁膜１７をセシフアジイン法によりツクターニング
する。
この後、ソース領域１８およびドレイン領域１９に、た
とえは、砒素などの半導体不純物をイオン注入法などで
形成して、ＴＰＴ５の能動部の形成を完了する。
とえは、砒素などの半導体不純物をイオン注入法などで
形成して、ＴＰＴ５の能動部の形成を完了する。
引き続いて、リンＣＰ） ｆドープしたシリコン酸化膜
（Ｐ−３−Ｇ ）などの絶縁膜２０を形成した後に、ゲ
ート電極のコンタクトホール１５を設け、ゲート線１を
Ａｔ系合金などでゲート電極４に接続して配線した後、
ゲート線１とソース線２との層間絶縁膜２１として、た
とえば、プラズマＣＶＤ法などでシリコンナイトライド
（ＳｉＮ）を成膜する。
（Ｐ−３−Ｇ ）などの絶縁膜２０を形成した後に、ゲ
ート電極のコンタクトホール１５を設け、ゲート線１を
Ａｔ系合金などでゲート電極４に接続して配線した後、
ゲート線１とソース線２との層間絶縁膜２１として、た
とえば、プラズマＣＶＤ法などでシリコンナイトライド
（ＳｉＮ）を成膜する。
この後、ソース領域１８およびドレイン領域１９のコン
タクトホール１５を設け、ソース線２およびドレイン電
極３をＡｔ系合金などで配線した後、１、Ｔ、０などの
透明導電膜よりなる表示電極６を成膜し、ドレイン電極
３に接続して、ＴＰＴアレー９（第５図、第６図では図
示せず）が完成する。
タクトホール１５を設け、ソース線２およびドレイン電
極３をＡｔ系合金などで配線した後、１、Ｔ、０などの
透明導電膜よりなる表示電極６を成膜し、ドレイン電極
３に接続して、ＴＰＴアレー９（第５図、第６図では図
示せず）が完成する。
以」二のように、この発明のマトリクス型表示装置によ
れば、ＴＰＴ々との能動素子、ゲート線、ソース線など
の配線構造などのＴＦＴアレー構成要素部をすべて形成
した後に、１．ｉ”、０なとよりなる表示電極を形成す
るようにしたので、１．Ｔ、０なとよりなる表示電極の
透過率を低下することなく、高いコントラスト％性が・
丙られる１、丑た、Ａｔ系合金などの表示電極を形成し
た場合には、反射率が低下することなく、晶いコントラ
スト特性を有する反射型マトリクス表示装置ｉ＋’ｉが
得られる。
れば、ＴＰＴ々との能動素子、ゲート線、ソース線など
の配線構造などのＴＦＴアレー構成要素部をすべて形成
した後に、１．ｉ”、０なとよりなる表示電極を形成す
るようにしたので、１．Ｔ、０なとよりなる表示電極の
透過率を低下することなく、高いコントラスト％性が・
丙られる１、丑た、Ａｔ系合金などの表示電極を形成し
た場合には、反射率が低下することなく、晶いコントラ
スト特性を有する反射型マトリクス表示装置ｉ＋’ｉが
得られる。
ｔｆこ、高純度な材料が得難いＩ 、 ’Ｉ” 、 ０
などの透明導電膜表示電極を形成する」〃１合ンこおい
ても、冒信頼性のＴＰＴが得られるとともＶＣｌｌ、Ｔ
、０相相に含イイする不純物による装置ｎおＪ：び製造
フ′ロセスの汚染が少なく、単結晶シリコンを用いｒ、
： ＭＯ５−ＬＳ Ｉ製造設備などとの光用が可能とな
るなどのすぐれた効果を奏する。
などの透明導電膜表示電極を形成する」〃１合ンこおい
ても、冒信頼性のＴＰＴが得られるとともＶＣｌｌ、Ｔ
、０相相に含イイする不純物による装置ｎおＪ：び製造
フ′ロセスの汚染が少なく、単結晶シリコンを用いｒ、
： ＭＯ５−ＬＳ Ｉ製造設備などとの光用が可能とな
るなどのすぐれた効果を奏する。
第１図は従来のＴＰＴアレーの構成を説明するための図
、第２図は従来のマトリクス型液晶表示装置の断面図、
第３図は従来のＴＰＴアレー画素の部分平面図、第４図
は第３図のＡ −Ａ’線の断面し」、第５図はこの発明
のマトリクス型表示装置を構成するＴＰＴアレー画累の
部分平面図、第６図は第５図のＡ Ａ’線の断面図で
ある。 １・・・ゲート線、２・・・ソース線、３・・・ドレイ
ン電極、４・・・ゲート電イへ、５・・・Ｔ、Ｆ’Ｔ、
６−・・表示電極、１０・・・Ｔ Ｆ ’Ｉ”７１／−
基板、１４・・・半導体、１５・・・コンタクトポール
、１６・−・５ｉＯｚ 、１７・・・ゲート絶縁膜、１
８・・ソース領域、１９・・・ドレイン領域、２０・・
・絶縁膜、２１・・層間絶縁膜。 なお、図中同一符号は同一またけ相当部分を示す。 代理人 大 岩 増 雉 第１図 ９ 第２図 １ス 第３ムｊ 第４ト〈）
、第２図は従来のマトリクス型液晶表示装置の断面図、
第３図は従来のＴＰＴアレー画素の部分平面図、第４図
は第３図のＡ −Ａ’線の断面し」、第５図はこの発明
のマトリクス型表示装置を構成するＴＰＴアレー画累の
部分平面図、第６図は第５図のＡ Ａ’線の断面図で
ある。 １・・・ゲート線、２・・・ソース線、３・・・ドレイ
ン電極、４・・・ゲート電イへ、５・・・Ｔ、Ｆ’Ｔ、
６−・・表示電極、１０・・・Ｔ Ｆ ’Ｉ”７１／−
基板、１４・・・半導体、１５・・・コンタクトポール
、１６・−・５ｉＯｚ 、１７・・・ゲート絶縁膜、１
８・・ソース領域、１９・・・ドレイン領域、２０・・
・絶縁膜、２１・・層間絶縁膜。 なお、図中同一符号は同一またけ相当部分を示す。 代理人 大 岩 増 雉 第１図 ９ 第２図 １ス 第３ムｊ 第４ト〈）
Claims (1)
- 複数のゲート線とこのゲート線に直交する複数個のソー
ス線を備えこのゲート線とソース線との交点に薄膜トラ
ンジスタなどの能動素子、信号蓄積コンデンサなどの薄
膜トランジスタの構成要素部をすべて形成後に形成され
たＩＴＯなとよりなる透過元型またはＡ／、系合金など
よりなる反射光型の表示電極を有する薄膜トランジスタ
を形成した基板と、この基板と対向し透明導電膜などの
対向電極を形成した対向基板と、この対向基板と上記基
板間に挾持された液晶とよりなるマトリクス型表示装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58070452A JPS59195268A (ja) | 1983-04-19 | 1983-04-19 | マトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58070452A JPS59195268A (ja) | 1983-04-19 | 1983-04-19 | マトリクス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59195268A true JPS59195268A (ja) | 1984-11-06 |
Family
ID=13431907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58070452A Pending JPS59195268A (ja) | 1983-04-19 | 1983-04-19 | マトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195268A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484227A (en) * | 1987-09-28 | 1989-03-29 | Hitachi Ltd | Liquid crystal display device and its manufacture |
| JP2006146284A (ja) * | 2000-01-26 | 2006-06-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8017456B2 (en) | 2000-01-26 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2013047808A (ja) * | 2000-01-17 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014041365A (ja) * | 1999-12-27 | 2014-03-06 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
1983
- 1983-04-19 JP JP58070452A patent/JPS59195268A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484227A (en) * | 1987-09-28 | 1989-03-29 | Hitachi Ltd | Liquid crystal display device and its manufacture |
| JP2014041365A (ja) * | 1999-12-27 | 2014-03-06 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US8970576B2 (en) | 1999-12-27 | 2015-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and driving method thereof |
| US9412309B2 (en) | 1999-12-27 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and driving method thereof |
| JP2013047808A (ja) * | 2000-01-17 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9087476B2 (en) | 2000-01-17 | 2015-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
| US9368089B2 (en) | 2000-01-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
| US10467961B2 (en) | 2000-01-17 | 2019-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
| US10522076B2 (en) | 2000-01-17 | 2019-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
| JP2006146284A (ja) * | 2000-01-26 | 2006-06-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4485481B2 (ja) * | 2000-01-26 | 2010-06-23 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8017456B2 (en) | 2000-01-26 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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