JP2014041365A - 表示装置 - Google Patents
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Abstract
【解決手段】画素は、電流制御用TFT4503と、スイッチング用TFT4502と、を有する。スイッチング用TFT4502のゲート電極39a又は39bとして機能する領域を有する導電層は、ゲート配線28として機能する領域を有する導電層とは異なるものであるとともに、ソース配線34として機能する領域を有する導電層は、スイッチング用TFT4502のチャネル形成領域を有する半導体層と電気的に接続されている。
【選択図】図34
Description
表示を行なう画像表示装置(アクティブマトリクス型画像表示装置)、特にデジタル方式
の駆動方法とその画像表示装置に関する。
(TFT)を作製する技術が急速に発達してきている。その理由は、アクティブマトリク
ス型画像表示装置の一種であるアクティブマトリクス型液晶表示装置の需要が高まってき
たことによる。
るアクティブマトリクス型発光装置(以降、発光装置と記す)も活発に研究されている。
本明細書では、発光素子としてEL素子などを示す。発光素子は、電場を加えることで発生
するルミネッセンス(Electro Luminescence)が得られる有機化合物を含む層(以下、有
機化合物層と記す)と、陽極層と、陰極層とを有する。有機化合物におけるルミネッセン
スには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底
状態に戻る際の発光(リン光)とがあるが、どちらの発光を用いていても良い。
リクス型液晶表示装置を例にとって説明する。
101と、ゲート信号線駆動回路102と、マトリクス状に配置された画素アレイ部10
3とを有している。ソース信号線駆動回路101は、クロック信号等のタイミング信号に
同期して、入力された映像信号をサンプリングし各ソース信号線104にデータを書き込
む。ゲート信号線駆動回路102は、クロック信号等のタイミングに同期して、ゲート信
号線105を順次選択し、画素アレイ部103の各画素内にあるスイッチング素子である
TFT106のオン・オフを制御するようになっている。これにより、各ソース信号線1
04に書き込まれたデータが順次各画素に書き込まれることになる。
精細・高速駆動が可能なデジタル方式のアクティブマトリクス型液晶表示装置が注目され
てきている。
はシフトレジスタ部を示し、フリップフロップ回路などを含むシフトレジスタ基本回路2
02から構成される。シフトレジスタ部201へスタートパルスSPが入力されるとクロ
ック信号CLKに同期してサンプリングパルスが順次ラッチ1回路203(LAT1)へ
送出される。
同期して、データバスラインDATAから供給されるnビット(nは自然数)のデジタル
映像信号を順次記憶する。
)に保持されている信号は、ラッチ信号バスラインLPから伝送されるラッチパルスに同
期してラッチ2回路204(LAT2)に一斉に送出され、書き込まれる。
ルスSPが入力され、次行の画素分のデジタル映像信号がLAT1群へ新たに書き込まれ
る。この時、LAT2群へは、前行の画素分のデジタル映像信号が記憶されておりD/A
変換回路205(デジタル/アナログ信号変換回路)
によって、デジタル映像信号に対応したアナログ映像信号が各ソース信号線に書き込まれ
る。
液晶に与える、いわゆる交流駆動方法をとる。この交流駆動方法には、フリッカーの発生
を防ぐために、1ゲート信号線毎にソース信号線に書き込む電圧の極性反転を行なうゲー
トライン反転駆動や、1ソース信号線毎に極性反転した電圧を書き込むソースライン反転
駆動、そして、水平・垂直方向に1画素単位で極性の反転した電圧を書き込むドット反転
駆動がある。
る。Vref(+)は正の極性を、Vref(-)は負の極性をそれぞれD/A変換回路から出力するた
めの階調電源線である。図41に示すような接続であれば第1ソース信号線SL1には正
の極性を持つ電圧が、第2ソース信号線SL2には負の極性をもつ電圧が、第3ソース信
号線SL3には正の極性を持つ電圧が、第4ソース信号線SL4には負の極性を持つ電圧
がそれぞれ印加される。なお、この状態で階調電源線の電源電圧を1フレーム毎に極性反
転させれば、図41に示したソース信号線駆動回路はソースライン反転駆動をおこなう。
また、1ゲート信号線毎に階調電源線の電源電圧を極性反転させれば図41に示したソー
ス信号線駆動回路はドット反転駆動をおこなう。
電源線の電源電圧を極性反転させればゲートライン反転駆動となる(図示せず)。
高精細の液晶表示装置を作成する場合、大きな面積を占めるD/A変換回路をソース信号
線の本数と同数作ることは近年望まれている液晶表示装置の小型化の妨げとなっており、
1つのD/A変換回路で複数のソース信号線を駆動する方法が特開平11−167373
で提案されている。
を図42に示す。図41と比較して判るように図42にはパラレル/シリアル変換回路3
01(P/S変換回路)、ソース線選択回路302とそれらに入力される選択信号(SS
)が新たに追加されている。このような回路が追加されるにもかかわらず、4本のソース
信号線を1つのD/A変換回路で駆動できれば、必要なD/A変換回路数が1/4で済む
効果は大きく、ソース信号線駆動回路の占有面積を小さくすることが可能となる。
も、上述のように液晶の交流駆動を行なう必要がある。従来の考え方からすると、個々の
D/А変換回路は少なくとも一水平書き込み期間は常に同極性の出力をするものであった
。それ故に、1つのD/A変換回路で複数のソース信号線を駆動する方法では、ゲートラ
イン反転駆動やフレーム反転駆動が液晶の交流駆動として採用されていた。
転駆動やドット反転駆動を従来の考え方をもとに行なう上での問題点を、図43を用いて
説明する。図43には、1つのD/A変換回路で4本のソース信号線を駆動する場合の具
体例を示した。ここで、図41と同じように隣り合うD/A変換回路に、それらのD/A
変換回路からの出力の極性が反転するように階調電源線を接続すると、ソース信号線が4
本ごとに極性反転し完全なソースライン反転駆動とはならない。同様に完全なドット反転
駆動にもならない。高画質を求めるならばこれでは十分とはいえない。このように、1つ
のD/A変換回路で複数のソース信号線を駆動する場合に、ソースライン反転駆動方法や
ドット反転駆動方法を行なうには、新たな駆動方法を構築する必要がある。
の階調電源線がソース信号線駆動回路に供給され、各D/A変換回路には前記2系統の階
調電源線との接続を切り替えるスイッチ(以降、接続切り替えスイッチと記す)を有し、
その接続切り替えスイッチに入力される制御信号により各D/A変換回路へ接続される階
調電源線を切り替え、ソースライン反転駆動やドット反転駆動を行なうことを特徴とする
。
が得られる階調電源線のことを「プラス極性出力用の階調電源線」、逆にマイナス極性の
出力が得られる階調電源線のことを「マイナス極性出力用の階調電源線」と表現する。ま
た、D/A変換回路からプラス極性の出力が得られるように、前記D/A変換回路に接続
された各階調電源線に電圧を付与することを「プラス極性出力用電圧を階調電源線に供給
する」と表現する。同様に、D/A変換回路からマイナス極性の出力が得られるように、
前記D/A変換回路に接続された各階調電源線に電圧を付与することを「マイナス極性出
力用電圧を階調電源線に供給する」と表現する。
する階調電源線の電源電圧がそれぞれ極性の反転した関係にある。したがって、一方の階
調電源線全ての電源電圧の極性を反転させれば、もう一方の階調電源線と全く同じ役割を
担うものになる。
るフレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間は
プラス極性出力用の階調電源線をD/A変換回路と接続し、偶数番目のソース信号線を選
択する期間はマイナス極性出力用の階調電源線をD/A変換回路と接続する。次フレーム
期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極
性出力用の階調電源線をD/A変換回路と接続し、偶数番目のソース信号線を選択する期
間はプラス極性出力用の階調電源線をD/A変換回路と接続する。以上のように前記接続
切り替えスイッチの制御信号をコントロールすることでソースライン反転駆動が可能とな
る。
目のソース信号線を選択する期間を各ゲート信号線選択期間のある一定期間にまとめるこ
とにより、前記接続切り替えスイッチの制御信号の周期を長くすることができ、回路動作
負担の低減を同時に図ることができる。
。あるフレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を選
択する期間はプラス極性出力用の階調電源線をD/A変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はマイナス極性出力用の階調電源線をD/A変換回路と接続する
。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択
する期間はマイナス極性出力用の階調電源線をD/A変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はプラス極性出力用の階調電源線をD/A変換回路と接続する。
さらに次フレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を
選択する期間はマイナス極性出力用の階調電源線をD/A変換回路と接続し、偶数番目の
ソース信号線を選択する期間はプラス極性出力用の階調電源線をD/A変換回路と接続す
る。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号線を選
択する期間はプラス極性出力用の階調電源線をD/A変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はマイナス極性出力用の階調電源線をD/A変換回路と接続する
。以上のように前記接続切り替えスイッチの制御信号をコントロールすればドット反転駆
動が可能となる。
ソース信号線を選択する期間を各ゲート信号線選択期間の前半と後半とに分離することで
、前記接続切り替えスイッチの制御信号の周期を長くすることができ、回路動作負担の低
減を同時に図ることができる。
駆動回路に供給され、各D/A変換回路には直接接続され、この階調電源線の電源電圧の
極性を反転させることによりソースライン反転駆動やドット反転駆動を行なうことを特徴
とする。
あるフレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間
はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間
はマイナス極性出力用電圧を階調電源線に供給する。
次フレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間は
マイナス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間
はプラス極性出力用電圧を階調電源線に供給する。以上のように階調電源線の電源電圧の
極性を反転させることでソースライン反転駆動が可能となる。
番目のソース信号線を選択する期間を各ゲート信号線選択期間のある一定期間にまとめる
ことにより、階調電源線の電源電圧の極性が反転する周期を長くすることができ、回路動
作負担の低減を同時に図ることができる。
あるフレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択
する期間はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択
する期間はマイナス極性出力用電圧を階調電源線に供給する。同フレーム期間の偶数番目
のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極性出力
用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間はプラス極性出力
用電圧を階調電源線に供給する。さらに次フレーム期間の奇数番目のゲート信号線選択期
間中、奇数番目のソース信号線を選択する期間はマイナス極性出力用電圧を階調電源線に
供給し、偶数番目のソース信号線を選択する期間はプラス極性出力用電圧を階調電源線に
供給する。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号
線を選択する期間はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号
線を選択する期間はマイナス極性出力用電圧を階調電源線に供給する。以上のように階調
電源線の電源電圧の極性を反転させることでドット反転駆動が可能となる。
のソース信号線を選択する期間を各ゲート信号線選択期間の前半と後半とに分離すること
で、階調電源線の電源電圧の極性が反転する周期を長くすることができ、回路動作負担の
低減を同時に図ることができる。
ら得るために2系統の階調電源線がソース信号線駆動回路に供給される。ただし、各D/
A変換回路に接続される複数のソース信号線は奇数番目あるいは偶数番目の一方でまとめ
る。そして、奇数番目のソース信号線に接続される各D/A変換回路には第1系統の階調
電源線を接続し、偶数番目のソース信号線に接続される各D/A変換回路には第2系統の
階調電源線を接続し、さらに全ての階調電源線の電源電圧の極性反転を周期的におこなう
ことにより、ソースライン反転駆動やドット反転駆動を行なうことを特徴とする。
あるフレーム期間中、第1系統の階調電源線にはプラス極性出力用電圧を供給し、第2系
統の階調電源線にはマイナス極性出力用電圧を供給する。次フレーム期間中、第1系統の
階調電源線にはマイナス極性出力用電圧を供給し、第2系統の階調電源線にはプラス極性
出力用電圧を供給する。以上のように階調電源線に電源電圧を付与させることでソースラ
イン反転駆動が可能となる。
あるフレーム期間の奇数番目のゲート信号線選択期間中、第1系統の階調電源線にはプラ
ス極性出力用電圧を供給し、第2系統の階調電源線にはマイナス極性出力用電圧を供給す
る。同フレーム期間の偶数番目のゲート信号線選択期間中、第1系統の階調電源線にはマ
イナス極性出力用電圧を供給し、第2系統の階調電源線にはプラス極性出力用電圧を供給
する。さらに次フレーム期間の奇数番目のゲート信号線選択期間中、第1系統の階調電源
線にはマイナス極性出力用電圧を供給し、第2系統の階調電源線にはプラス極性出力用電
圧を供給する。同フレーム期間の偶数番目のゲート信号線選択期間中、第1系統の階調電
源線にはプラス極性出力用電圧を供給し、第2系統の階調電源線にはマイナス極性出力用
電圧を供給する。以上のように階調電源線に電源電圧を付与させることでドット反転駆動
が可能となる。
法において、ソースライン反転駆動やドット反転駆動を可能にすることができる。また、
実施形態3、4、6のように階調電源線の切り替え制御信号或いは階調電源線の電源電圧
の入力方法を工夫することで前記制御信号或いは階調電源線の電源電圧の極性を反転する
周期を長くし回路への負担を低減することができる。
駆動における前記制御信号或いは階調電源線の電源電圧の極性を反転する周期が、ソース
ライン反転駆動におけるそれらと同等かそれ以上に長くできる利点は大きい。最も効果的
には、ドット反転駆動における前記制御信号或いは階調電源線の電源電圧の極性を反転す
る周期を、ゲートライン反転駆動方法と同じ周期まで長くすることができる。別の言い方
をすれば、通常のゲートライン反転駆動方法と同周期でドット反転駆動を可能にすること
ができる。
本実施形態では、極性の異なる出力をD/A変換回路から得るために独立な2系統の階
調電源線がソース信号線駆動回路に供給され、接続切り替えスイッチによって各D/A変
換回路と2系統の階調電源線との接続を切り替えることによりソースライン反転やドット
反転駆動を可能とするある一つの方法について説明する。
、4本のソース信号線を駆動し(n+1)ビット(nは0以上の整数)
のデジタル映像信号入力に対応する場合を例にとって説明する。
サンプリングするためのサンプリングパルスを発生させるシフトレジスタ部、前記サンプ
リングパルスによりデジタル映像信号をラッチするラッチ1回路部、そして、ラッチパル
スの入力により前記ラッチ1回路部に記憶されていたデジタル映像信号を一斉にラッチす
るラッチ2回路部は省略した。パラレル/シリアル変換回路(P/S変換回路)は、ラッ
チ2回路のパラレルな出力データ(D0[4k+1]〜Dn[4k+1]、D0[4k+2]〜Dn[4k+2]、
D0[4k+3]〜Dn[4k+3]、D0[4k+4]〜Dn[4k+4](kは0以上の整数))を各ビットで
まとめシリアルデータに変換する。ここで、D0[4k+1]は第(4k+1)ソース信号線に対する
最下位(第1)ビット(LSB)のデジタル映像信号を示し、Dn[4k+1]は同じく第(4k+
1)ソース信号線に対する最上位(第(n+1))ビット(MSB)のデジタル映像信号を
示す。以降、表記Di[s]は第sソース信号線に対する第(i+1)ビットのデジタル映像
信号を示すものとする。
行なう接続切り替えスイッチで、切り替え制御信号SVrによりどちらかに接続される。
ここで、2系統の階調電源線のうち、Vref1を接続されたD/A変換回路はプラス極性
を、Vref2を接続されたD/A変換回路はマイナス極性を出力するものとする。また、
便宜上本明細書において、接続切り替えスイッチ100a、100b(図3に示す)は、
SVrがHiの時には下方の端子に接続し、Loの時には上方の端子に接続するものとす
る。なお、本発明はこの接続切り替えスイッチの回路構成に限定されるものではなく、同
様な動作を行なういかなる回路に対しても適用され得る。
がオンすると第(4k+1)番目のソース信号線が各D/A変換回路の出力と接続され、sw
2がオンすると第(4k+2)番目のソース信号線が各D/A変換回路の出力と接続され、s
w3がオンすると第(4k+3)番目のソース信号線が各D/A変換回路の出力と接続され、
sw4がオンすると第(4k+4)番目のソース信号線が各D/A変換回路の出力と接続され
る。SS1〜SS4はそれぞれsw1〜sw4のオン・オフを制御する選択信号である。
1番目の期間にSS1をHiレベルにしsw1をオンし、第2番目の期間にSS2をHi
レベルにしsw2をオンし、第3番目の期間にSS3をHiレベルにしsw3をオンし、
第4番目の期間にSS4をHiレベルにしsw4をオンする動作を示す。なお、各P/S
変換回路の各ビットデータの出力は、上記の選択信号(SS1〜SS4)と同期させ、ゲ
ート信号線選択期間を4分割し、その第1番目の期間には第(4k+1)ソース信号線のデー
タを出力し、第2番目の期間には第(4k+2)ソース信号線のデータを出力し、第3番目の
期間には第(4k+3)ソース信号線のデータを出力し、第4番目の期間には第(4k+4)ソー
ス信号線のデータを出力するようにP/S変換回路に入力される選択信号SSにより制御
する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号
線の書き込みに反映される。この様子を、図2のD0_1〜Dn_1、D0_5〜Dn_5
に示した。ここで、Di_1は図1において左のP/S変換回路の第(i+1)ビット目の
出力データであり、Di_5は図1において右のP/S変換回路の第(i+1)ビット目の
出力データである。また、図2において、Di[s,g]は第s列第g行の画素に対する第(i+
1)番目のビットデータを示し、上記表記Di[s]にあらわにゲート信号線の情報を付加
したものである。(以降、表記Di[s,g]は同じ意味とする)
、ソースライン反転やドット反転駆動が可能であることを示す。
)、SVr(sb)に示す。ここで、SVr(sb)はSVr(s)入力時の次フレーム
期間での制御信号SVrを示し、SVr(s)の反転信号である。この結果、各画素に書
き込まれる極性は図12a)のようになる。
、SVr(db)に示す。ここで、SVr(db)はSVr(d)入力時の次フレーム期
間での制御信号SVrを示し、SVr(d)の反転信号である。この結果、各画素に書き
込まれる極性は図12b)のようになる。
であっても、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる
。なお、本実施形態では、1つのD/A変換回路で4本のソース信号線を駆動する場合を例
に挙げているが、本発明はこれに限定されるものではなく、2本、4本、・・・といった
偶数本のソース信号線を1つのD/A変換回路で駆動する場合にも適用され得る。
本実施形態では、実施形態1と同じく極性の異なる出力をD/A変換回路から得るため
に2系統の階調電源線がソース信号線駆動回路に供給され、接続切り替えスイッチによっ
て各D/A変換回路と2系統の階調電源線との接続を切り替える方法でソースライン反転
やドット反転駆動を可能とする別の一つの方法について説明する。
、3本のソース信号線を駆動し(n+1)ビット(nは0以上の整数)
のデジタル映像信号入力に対応する場合を例にとって説明する。
スタ部、ラッチ1回路部、ラッチ2回路部は省略した。パラレル/シリアル変換回路(P
/S変換回路)は、ラッチ2回路のパラレルな出力データ(D0[3k+1]〜Dn[3k+1]、D
0[3k+2]〜Dn[3k+2]、D0[3k+3]〜Dn[3k+3](kは0以上の整数))を各ビットでま
とめシリアルデータに変換する。
続切り替えスイッチ100bの、階調電源線との接続方法が異なることに注意を要する。
図3に示したように隣り合う二つの接続切り替えスイッチ100bは、2系統の階調電源
線Vref1、Vref2との接続が逆になっている。同じ制御信号SVrで各接続切り替えス
イッチ100bが制御されるので、隣り合うD/A変換回路は同時刻では常に逆極性出力
用の階調電源線と接続される。これを反映して隣り合うD/A変換回路の出力は、同時刻
では常に逆極性となる。したがって、実施形態1と異なり、1つのD/A変換回路で3本
のソース信号線を駆動する場合でも、隣り合うソース信号線に極性の反転した電位を書き
込むことが可能となる。
を変更せずに、隣り合う接続切り替えスイッチの動作を逆にしても同じ結果を得ることが
できる。
ると第(3k+1)番目のソース信号線が各D/A変換回路の出力と接続され、sw2がオン
すると第(3k+2)番目のソース信号線が各D/A変換回路の出力と接続され、sw3がオ
ンすると第(3k+3)番目のソース信号線が各D/A変換回路の出力と接続される。SS1
〜SS3はそれぞれsw1〜sw3のオン・オフを制御する選択信号である。
1番目の期間にSS1をHiレベルにしsw1をオンし、第2番目の期間にSS2をHi
レベルにしsw2をオンし、第3番目の期間にSS3をHiレベルにしsw3をオンする
動作を示す。なお、各P/S変換回路の各ビットデータの出力は、上記の選択信号(SS
1〜SS3)と同期させ、ゲート信号線選択期間を3分割し、その第1番目の期間には第
(3k+1)ソース信号線のデータを出力し、第2番目の期間には第(3k+2)ソース信号線の
データを出力し、第3番目の期間には第(3k+3)ソース信号線のデータを出力するように
P/S変換回路に入力される選択信号SSにより制御する。こうすることで、各ソース信
号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様
子を、図4のD0_1〜Dn_1、D0_4〜Dn_4に示した。ここで、Di_1は図3に
おいて左のP/S変換回路の第(i+1)ビット目の出力データであり、Di_4は図3に
おいて右のP/S変換回路の第(i+1)ビット目の出力データである。
、ソースライン反転やドット反転駆動が可能であることを示す。
)、SVr(sb)に示す。ここで、SVr(sb)はSVr(s)入力時の次フレーム
期間での制御信号SVrを示し、SVr(s)の反転信号である。この結果、各画素に書
き込まれる極性は図12a)のようになる。
、SVr(db)に示す。ここで、SVr(db)はSVr(d)入力時の次フレーム期
間での制御信号SVrを示し、SVr(d)の反転信号である。この結果、各画素に書き
込まれる極性は図12b)のようになる。
であっても、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる
。なお、本実施形態では、1つのD/A変換回路で3本のソース信号線を駆動する場合を
例に挙げているが、本発明はこれに限定されるものではなく、3本、5本、・・・といっ
た奇数本のソース信号線を1つのD/A変換回路で駆動する場合にも適用され得る。
本実施形態では、回路構成は実施形態1と同じであるが、信号の入力方法を変えること
で、階調電源線の接続切り替えスイッチを制御する制御信号の周期を長くする方法を示す
。
信号線選択期間を4つに分割し、第1番目の期間にSS1をHiレベルにしsw1をオン
し、第2番目の期間にSS3をHiレベルにしsw3をオンし、第3番目の期間にSS2
をHiレベルにしsw2をオンし、第4番目の期間にSS4をHiレベルにしsw4をオ
ンする動作を示す。なお、各P/S変換回路の各ビットデータの出力は、上記の選択信号
(SS1〜SS4)と同期させ、ゲート信号線選択期間を4分割し、その第1番目の期間
には第(4k+1)ソース信号線のデータを出力し、第2番目の期間には第(4k+3)ソース信号線
のデータを出力し、第3番目の期間には第(4k+2)ソース信号線のデータを出力し、第4番
目の期間には第(4k+4)ソース信号線のデータを出力するようにP/S変換回路に入力され
る選択信号SSにより制御する。こうすることで、各ソース信号線に対応したデジタル映
像信号が適切なソース信号線の書き込みに反映される。この様子を、図5のD0_1〜D
n_1、D0_5〜Dn_5に示した。ここで、Di_1は図1において左のP/S変換回
路の第(i+1)ビット目の出力データであり、Di_5は図1において右のP/S変換回
路の第(i+1)ビット目の出力データである。
)、SVr(sb)に示す。ここで、SVr(sb)はSVr(s)入力時の次フレーム
期間での制御信号SVrを示し、SVr(s)の反転信号である。この結果、各画素に書
き込まれる極性は図12a)のようになる。図5のSVr(s)、SVr(sb)は、図
2のそれらより周期が長くなっていることが分かる。
、SVr(db)に示す。ここでも、SVr(db)はSVr(d)入力時の次フレーム
期間での制御信号SVrを示し、SVr(d)の反転信号である。この結果、各画素に書
き込まれる極性は図12b)のようになる。図5のSVr(d)、SVr(db)は図2
のそれらより周期が長いことが分かる。また、図5のSVr(s)、SVr(sb)に比
べてもSVr(d)、SVr(db)の周期が一番長いことが分かる。
であっても、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源
線を選択する制御信号の周期を長くすることが可能となる。なお、本実施形態では、1つ
のD/A変換回路で4本のソース信号線を駆動する場合を例に挙げているが、本発明はこ
れに限定されるものではなく、4本以上の偶数本のソース信号線を1つのD/A変換回路
で駆動する場合にも適用され得る。なお、2本のソース信号線を1つのD/A変換回路で
駆動する場合、本実施形態は実施形態1と同等になる。
本実施形態では、回路構成は実施形態2と同じであるが、信号の入力方法を変えること
で、階調電源線の接続切り替えスイッチを制御する制御信号の周期を同等かそれ以上に長
くする方法を示す。
信号線選択期間を3つに分割し、第1番目の期間にSS1をHiレベルにしsw1をオン
し、第2番目の期間にSS3をHiレベルにしsw3をオンし、第3番目の期間にSS2
をHiレベルにしsw2をオンする動作を示す。なお、各P/S変換回路の各ビットデー
タの出力は、上記の選択信号(SS1〜SS3)と同期させ、ゲート信号線選択期間を3
分割し、その第1番目の期間には第(3k+1)ソース信号線のデータを出力し、第2番目の期
間には第(3k+3)ソース信号線のデータを出力し、第3番目の期間には第(3k+2)ソース信号
線のデータを出力するようにP/S変換回路に入力される選択信号SSにより制御する。
こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書
き込みに反映される。この様子を、図6のD0_1〜Dn_1、D0_4〜Dn_4に示し
た。ここで、Di_1は図3において左のP/S変換回路の第(i+1)
ビット目の出力データであり、Di_4は図3において右のP/S変換回路の第(i+1)
ビット目の出力データである。
)、SVr(sb)に示す。ここで、SVr(sb)はSVr(s)入力時の次フレーム
期間での制御信号SVrを示し、SVr(s)の反転信号である。この結果、各画素に書
き込まれる極性は図12a)のようになる。図6のSVr(s)、SVr(sb)は、図
4のそれらと同じ周期になっていることが分かる。
、SVr(db)に示す。ここでも、SVr(db)はSVr(d)入力時の次フレーム
期間での制御信号SVrを示し、SVr(d)の反転信号である。この結果、各画素に書
き込まれる極性は図12b)のようになる。図6のSVr(d)、SVr(db)は図4
のそれらより周期が長いことが分かる。また、図6のSVr(s)、SVr(sb)に比
べてもSVr(d)、SVr(db)の周期が一番長いことが分かる。
であっても、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源
線を選択する制御信号の周期を実施形態2と同等かそれ以上に長くすることが可能となる
。なお、本実施形態では、1つのD/A変換回路で3本のソース信号線を駆動する場合を
例に挙げているが、本発明はこれに限定されるものではなく、3本以上の奇数本のソース
信号線を1つのD/A変換回路で駆動する場合にも適用され得る。なお、5本以上のソース
信号線を1つのD/A変換回路で駆動する場合であれば本実施形態により、ソースライン
反転駆動における階調電源線を選択する制御信号の周期を実施形態2よりも長くすること
ができる。
本実施形態では、実施形態1とは異なり1系統の階調電源線がD/A変換回路に供給さ
れ、その階調電源線の電源電圧の極性を反転させることによりソースライン反転やドット
反転駆動を可能とするある一つの方法について説明する。
ト(nは0以上の整数)のデジタル映像信号入力に対応する場合を例にとって説明する。
スタ部、ラッチ1回路部、ラッチ2回路部は省略した。パラレル/シリアル変換回路(P
/S変換回路)は、ラッチ2回路のパラレルな出力データ(D0[4k+1]〜Dn[4k+1]、D
0[4k+2]〜Dn[4k+2]、D0[4k+3]〜Dn[4k+3]、D0[4k+4]〜Dn[4k+4](kは0以上
の整数))を各ビットでまとめシリアルデータに変換する。
がオンすると第(4k+1)番目のソース信号線がD/A変換回路の出力と接続され、sw2
がオンすると第(4k+2)番目のソース信号線がD/A変換回路の出力と接続され、sw3
がオンすると第(4k+3)番目のソース信号線がD/A変換回路の出力と接続され、sw4
がオンすると第(4k+4)番目のソース信号線がD/A変換回路の出力と接続される。SS
1〜SS4はそれぞれsw1〜sw4のオン・オフを制御する選択信号である。
1番目の期間にSS1をHiレベルにしsw1をオンし、第2番目の期間にSS2をHi
レベルにしsw2をオンし、第3番目の期間にSS3をHiレベルにしsw3をオンし、
第4番目の期間にSS4をHiレベルにしsw4をオンする動作を示す。なお、各P/S
変換回路の各ビットデータの出力は、上記の選択信号(SS1〜SS4)と同期させ、ゲ
ート信号線選択期間を4分割し、その第1番目の期間には第(4k+1)ソース信号線のデー
タを出力し、第2番目の期間には第(4k+2)ソース信号線のデータを出力し、第3番目の
期間には第(4k+3)ソース信号線のデータを出力し、第4番目の期間には第(4k+4)ソー
ス信号線のデータを出力するようにP/S変換回路に入力される選択信号により制御する
。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の
書き込みに反映される。この様子を、図8のD0_1〜Dn_1、D0_5〜Dn_5に示
した。ここで、Di_1は図7において左のP/S変換回路の第(i+1)ビット目の出力
データであり、Di_5は図7において右のP/S変換回路の第(i+1)ビット目の出力
データである。
、ソースライン反転やドット反転駆動が可能であることを示す。
のVref(s)、Vref(sb)に示す。図中(+)は、プラス極性出力用電圧を階調電源
線に供給することを示し、(−)はマイナス極性出力用電圧を階調電源線に供給すること
を示す。また、Vref(sb)はVref(s)入力時の次フレーム期間での階調電源線Vre
fの電源電圧の入力方法を示し、Vref(s)
とは反転関係にある。この結果、各画素に書き込まれる極性は図12a)のようになる。
のVref(d)、Vref(db)に示す。ここでも、Vref(db)はVref(d)入力時の
次フレーム期間での階調電源線Vrefの電源電圧の入力方法を示し、Vref(d)とは反転
関係にある。この結果、各画素に書き込まれる極性は図12b)のようになる。
に、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる。なお、
本実施形態では、1つのD/A変換回路で4本のソース信号線を駆動する場合を例に挙げて
いるが、本発明はこれに限定されるものではなく、2本、4本、・・・といった偶数本の
ソース信号線を1つのD/A変換回路で駆動する場合にも適用され得る。
本実施形態では、回路構成は実施形態5と同じであるが、階調電源線の電源電圧の入力
方法を変えることで、階調電源線の電源電圧の極性が反転する周期を長くする方法を示す
。
信号線選択期間を4つに分割し、第1番目の期間にSS1をHiレベルにしsw1をオン
し、第2番目の期間にSS3をHiレベルにしsw3をオンし、第3番目の期間にSS2
をHiレベルにしsw2をオンし、第4番目の期間にSS4をHiレベルにしsw4をオ
ンする動作を示す。なお、各P/S変換回路の各ビットデータの出力は、上記の選択信号
(SS1〜SS4)と同期させ、ゲート信号線選択期間を4分割し、その第1番目の期間
には第(4k+1)ソース信号線のデータを出力し、第2番目の期間には第(4k+3)ソース信
号線のデータを出力し、第3番目の期間には第(4k+2)ソース信号線のデータを出力し、
第4番目の期間には第(4k+4)ソース信号線のデータを出力するようにP/S変換回路に
入力される選択信号により制御する。こうすることで、各ソース信号線に対応したデジタ
ル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図9のD0_1
〜Dn_1、D0_5〜Dn_5に示した。ここで、Di_1は図7において左のP/S変
換回路の第(i+1)ビット目の出力データであり、Di_5は図7において右のP/S変
換回路の第(i+1)ビット目の出力データである。
ライン反転やドット反転駆動が可能であり、その電源電圧の極性が反転する周期を実施形
態5より長くできることを示す。
のVref(s)、Vref(sb)に示す。図中(+)は、プラス極性出力用電圧を階調電源
線に供給することを示し、(−)はマイナス極性出力用電圧を階調電源線に供給すること
を示す。また、Vref(sb)はVref(s)入力時の次フレーム期間での階調電源線Vre
fの電源電圧の入力方法を示し、Vref(s)
とは反転関係にある。この結果、各画素に書き込まれる極性は図12a)のようになる。
図9のVref(s)、Vref(sb)は、図8のそれらより極性を反転する周期が長くなっ
ていることが分かる。
のVref(d)、Vref(db)に示す。ここでも、Vref(db)はVref(d)入力時の
次フレーム期間での階調電源線Vrefの電源電圧の入力方法を示し、Vref(d)とは反転
関係にある。この結果、各画素に書き込まれる極性は図12b)のようになる。図9のV
ref(d)、Vref(db)は図8のそれらより電源電圧の極性の反転する周期が長いこと
が分かる。また、図8のVref(s)、Vref(sb)に比べてもVref(d)、Vref(d
b)の周期が一番長いことが分かる。
に、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源線の電源
電圧の極性が反転する周期を長くすることが可能となる。なお、本実施形態では、1つの
D/A変換回路で4本のソース信号線を駆動する場合を例に挙げているが、本発明はこれ
に限定されるものではなく、4本以上の偶数本のソース信号線を1つのD/A変換回路で
駆動する場合にも適用され得る。なお、2本のソース信号線を1つのD/A変換回路で駆
動する場合、本実施形態は実施形態5と同等になる。
本実施形態では、実施形態1と同様に極性の異なる出力をD/A変換回路から得るため
に独立な2系統の階調電源線がソース信号線駆動回路に供給されるが、各D/A変換回路
が駆動するソース信号線を奇数番目か或いは偶数番目かを区別し、奇数番目のソース信号
線を駆動する各D/A変換回路には第1系統の階調電源線を接続し、偶数番目のソース信
号線を駆動する各D/A変換回路には第2系統の階調電源線を接続し、さらに階調電源線
の極性を変えることによりソースライン反転やドット反転駆動を可能とするある一つの方
法について説明する。
ト(nは0以上の整数)のデジタル映像信号入力に対応する場合を例にとって説明する。
レジスタ部、ラッチ1回路部、ラッチ2回路部は省略した。パラレル/シリアル変換回路
(P/S変換回路)は、ラッチ2回路のパラレルな出力データ(D0[4k+1]〜Dn[4k+1]
、D0[4k+3]〜Dn[4k+3]、或いはD0[4k+2]〜Dn[4k+2]、D0[4k+4]〜Dn[4k+
4](kは0以上の整数))を各ビットでまとめシリアルデータに変換する。
ソース信号線、或いは偶数番目のソース信号線のどちらか一方である。
これを反映して、各D/A変換回路に入力されるデジタル映像信号も奇数番目のソース信
号線、或いは偶数番目のソース信号線のどちらか一方である。
系統の階調電源線Vref1が接続され、偶数番目のソース信号線のデジタル映像信号が入
力される各D/A変換回路には第2系統の階調電源線Vref2が接続される。
4k+1)番目と第(4k+2)番目のソース信号線が各D/A変換回路の出力と接続され、sw
2がオンすると第(4k+3)番目と第(4k+4)番目のソース信号線が各D/A変換回路の出
力と接続される。SS1〜SS2はそれぞれsw1〜sw2のオン・オフを制御する選択
信号である。
、第1番目の期間にSS1をHiレベルにしsw1をオンし、第2番目の期間にSS2を
Hiレベルにしsw2をオンする動作を示す。なお、各P/S変換回路の各ビットデータ
の出力は、上記の選択信号(SS1〜SS2)と同期させ、ゲート信号線選択期間を2分
割し、その第1番目の期間には第(4k+1)ソース信号線或いは第(4k+2)ソース信号線のデー
タを出力し、第2番目の期間には第(4k+3)ソース信号線或いは第(4k+4)ソース信号線のデ
ータを出力するようにP/S変換回路に入力される選択信号により制御する。こうするこ
とで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反
映される。この様子を、図11のD0_1〜Dn_1、D0_2〜Dn_2に示した。ここ
で、Di_1は図10において左のP/S変換回路の第(i+1)ビット目の出力データで
あり、Di_2は図10において右のP/S変換回路の第(i+1)ビット目の出力データ
である。
の階調電源線Vref2の電源電圧の入力方法を図11のVref1(s)、Vref2(s)および
Vref1(sb)、Vref2(sb)に示す。図中(+)はプラス極性出力用電圧を該当階調
電源線に供給することを示し、(−)はマイナス極性出力用電圧を該当階調電源線に供給
することを示す。また、Vref1(sb)はVref1(s)入力時の次フレーム期間での第1
系統の階調電源線Vref1の電源電圧の入力方法を示し、Vref1(s)とは反転関係にある
。同様に、Vref2(sb)
はVref2(s)入力時の次フレーム期間での第2系統の階調電源線Vref2の電源電圧の入
力方法を示し、Vref2(s)とは反転関係にある。この結果、各画素に書き込まれる極性
は図12a)のようになる。
階調電源線Vref2の電源電圧の入力方法を図11のVref1(d)、Vref2(d)およびV
ref1(db)、Vref2(db)に示す。また、Vref1(db)
はVref1(d)入力時の次フレーム期間での第1系統の階調電源線Vref1の電源電圧の入
力方法を示し、Vref1(d)とは反転関係にある。同様に、Vref2(db)はVref2(d
)入力時の次フレーム期間での第2系統の階調電源線Vref2の電源電圧の入力方法を示し
、Vref2(d)とは反転関係にある。この結果、各画素に書き込まれる極性は図12b)
のようになる。
に、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる。なお、
本実施形態では、1つのD/A変換回路で2本のソース信号線を駆動する場合を例に挙げ
ているが、本発明はこれに限定されるものではなく、任意の本数のソース信号線を1つの
D/A変換回路で駆動する場合にも適用され得る。
を用いていたが、本発明はこの有無に限定されない。すなわち、本発明はD/A変換回路
に1水平書き込み期間、複数のソース信号線のデジタル映像信号をシリアル入力するいか
なる方法に対しても適用され得る。
以下の実施例に限定されるわけではない。
置を例にとって説明する。
101と、ゲート信号線駆動回路102と、マトリクス状に配置された画素アレイ部10
3から構成されている。
の便宜上、入力デジタル映像信号は3ビットとし、1つのD/A変換回路で4本のソース
信号線を駆動する場合について説明する。
およびインバータを有し、クロック信号CLK、前記クロック信号CLKの反転クロック
信号CLKbおよびスタートパルスSPが入力される。図14(A)に示すように、フリ
ップフロップ回路FFはクロックドインバータ、インバータで構成されている。
リングパルスが順次シフトしていく。
。基本ラッチ回路を図14(B)に示す。基本ラッチ回路LATはクロックドインバータ
とインバータで構成されている。ラッチ1部へは3ビットのデジタル映像信号(D0、D
1、D2)が入力され、シフトレジスタ部からのサンプリングパルスによって、デジタル
映像信号をラッチする。ラッチ2部は、水平帰線期間に入力されるラッチパルスLPによ
って、ラッチ1部に保持されていたデジタル映像信号を一斉にラッチすると同時に下流の
回路に情報を伝達する。この時、ラッチ2部には1水平書き込み期間データが保持される
。
ロック入力端子の接続が省略されているが、実際はNチャネル型クロック入力端子に入力
されているクロック信号の反転信号が入力される。また、本実施例ではフリップフロップ
回路FFと基本ラッチ回路LATは同じ回路構成をしているが、異なる回路構成であって
もよい。
ータ×4(4本のソース信号線分)のラッチ2部に記憶されているデジタル映像信号と、
選択信号SS1〜SS4が外部から入力される。図15(A)
に示すように、P/S変換回路AはNAND回路から構成されている。
目した信号動作タイミングを示す。1ゲート信号線選択期間を4つに分割し、第1番目の
期間にSS1をHiレベルにし、第1ソース信号線SL1のデジタル映像信号をD/A変
換回路に出力する。第2番目の期間は、SS2をHiレベルにし、第2ソース信号線SL
2のデジタル映像信号をD/A変換回路に出力する。第3番目の期間は、SS3をHiレ
ベルにし、第3ソース信号線SL3のデジタル映像信号をD/A変換回路に出力する。最
後の第4期間は、SS4をHiレベルにし、第4ソース信号線SL4のデジタル映像信号
をD/A変換回路に出力する。この様子を、図17のD0_1、D1_1、D2_1に示し
た。ここで、Di_1は、今注目している第1〜第4ソース信号線(SL1〜SL4)に関
わるP/S変換回路Aの第(i+1)ビット目の出力データである。また、前述したよう
にDi[s,g]は第s列第g行の画素に対する第(i+1)番目のビットデータを示している。
るP/S変換回路Aでも並行に行われる。
回路であり、ある電圧範囲の出力を得るためには2本の階調電源線を供給する必要がある
。図16では、これらをVref_L、Vref_Hと示した。これらの階調電源電圧を抵抗で
分割し、3ビットの入力デジタル映像信号に対応した電圧値を出力する。
全部で4本の階調電源線が必要となる。図13では、これらを第1系統についてはVref
1_L、Vref1_H、第2系統についてはVref2_L、Vref2_Hと示した。
ッチSWの回路構成例を図14(C)に示す。図13の接続例であれば、制御信号SVr
がHiの時は第1系統の階調電源線Vref1_L、Vref1_HをD/A変換回路と接続し
、SVrがLoの時は第2系統の階調電源線Vref2_L、Vref2_HをD/A変換回路
と接続する。
れる。ソース線選択回路Aの回路構成例を図15(B)に示す。ソース線選択回路Aは4
つのトランスファゲート(スイッチ)からなり、各ゲートへ選択信号SS1〜SS4とそ
れらの反転信号が入力される。図17の信号動作タイミングに従えば、1ゲート信号線選
択期間を4つに分割した、第1番目の期間にはスイッチsw1をオンし第1ソース信号線
SL1へD/A変換回路の出力を書きこむ。第2番目の期間にはスイッチsw2をオンし
第2ソース信号線SL2へD/A変換回路の出力を書きこむ。次の、第3番目の期間には
スイッチsw3をオンし第3ソース信号線SL3へD/A変換回路の出力を書きこむ。最
後の第4番目の期間にスイッチsw4をオンし第4ソース信号線SL4へD/A変換回路
の出力を書きこむ。
ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素TFTとの働きによ
り順次各画素に書き込まれることになる。
)とSVr(sb)に示す。ここで、SVr(sb)は、SVr(s)
入力時の次フレーム期間での制御信号SVrを示し、SVr(s)の反転信号でもある。
と第3番目の期間は制御信号SVrをHiにし第1系統の階調電源線とD/A変換回路と
を接続し、第2番目と4番目の期間は制御信号SVrをLoにし第2系統の階調電源線と
D/A変換回路とを接続する。(図17のSVr(s))
と第3番目の期間は制御信号SVrをLoにし第2系統の階調電源線とD/A変換回路と
を接続し、第2番目と4番目の期間は制御信号SVrをHiにし第1系統の階調電源線と
D/A変換回路とを接続する。(図17のSVr(sb))
1V、+5Vとし、第2系統の階調電源線Vref2_L、Vref2_Hの電圧値をそれぞれ
−1V、−5Vとする。これは、D/A変換回路が第1系統の階調電源線と接続すればプ
ラス極性の出力をし、第2系統の階調電源線と接続すればマイナス極性の出力をすること
を意味する。
)とSVr(db)に示す。ここで、SVr(db)は、SVr(d)
入力時の次フレーム期間での制御信号SVrを示し、SVr(d)の反転信号でもある。
また、あるゲート信号線選択期間の制御信号SVrは、直前のゲート信号線選択期間の制
御信号を反転したものである。
SS1〜SS4は同一であったが、それぞれ別系統としてもよい。
定したが、2系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
置を例にとって説明する。また、以下では実施例1と同様にソース信号線駆動回路に焦点
を当て説明する。
の便宜上、入力デジタル映像信号は3ビットとし、1つのD/A変換回路で3本のソース
信号線を駆動する場合について説明する。
る。
ータ×3(3本のソース信号線分)のラッチ2部に記憶されているデジタル映像信号と、
選択信号SS1〜SS3が外部から入力される。図23(A)
に示すように、P/S変換回路BはNAND回路から構成されている。
目した信号動作タイミングを示す。1ゲート信号線選択期間を3つに分割し、第1番目の
期間にSS1をHiレベルにし、第1ソース信号線SL1のデジタル映像信号をD/A変
換回路に出力する。第2番目の期間は、SS2をHiレベルにし、第2ソース信号線SL
2のデジタル映像信号をD/A変換回路に出力する。最後の第3番目の期間は、SS3を
Hiレベルにし、第3ソース信号線SL3のデジタル映像信号をD/A変換回路に出力す
る。この様子を、図19のD0_1、D1_1、D2_1に示した。ここで、Di_1は、今
注目している第1〜第3ソース信号線(SL1〜SL3)に関わるP/S変換回路Bの第
(i+1)ビット目の出力データである。また、前述したようにDi[s,g]は第s列第g行の
画素に対する第(i+1)番目のビットデータを示している。
に関わるP/S変換回路Bでも並行に行われる。
ので全部で4本の階調電源線が必要となる。図18でも、これらを第1系統についてはV
ref1_L、Vref1_H、第2系統についてはVref2_L、Vref2_Hと示した。
スイッチSWの回路構成も実施例1と同じであり、図14(C)に示される。ただし、階
調電源線との接続方法が異なる。すなわち、隣り合う接続切り替えスイッチSWは、第1
系統と第2系統の階調電源線との接続が交互に入れ替わっている。図18の接続例であれ
ば、第1〜第3ソース信号線(SL1〜SL3)に関わる接続切り替えスイッチSWは、
制御信号SVrがHiの時は第1系統の階調電源線Vref1_L、Vref1_HをD/A変
換回路と接続し、制御信号SVrがLoの時は第2系統の階調電源線Vref2_L、Vref
2_HをD/A変換回路と接続する。一方、隣の第4〜第6ソース信号線(SL4〜SL
6)に関わる接続切り替えスイッチSWは、制御信号SVrがHiの時は第2系統の階調
電源線Vref2_L、Vref2_HをD/A変換回路と接続し、制御信号SVrがLoの時
は第1系統の階調電源線Vref1_L、Vref1_HをD/A変換回路と接続する。
れる。ソース線選択回路Bの回路構成例を図23(B)に示す。ソース線選択回路Bは3
つのトランスファゲート(スイッチ)からなり、各ゲートへ選択信号SS1〜SS3とそ
れらの反転信号が入力される。図19の信号動作タイミングに従えば、1ゲート信号線選
択期間を3つに分割した、第1番目の期間にはスイッチsw1をオンし第1ソース信号線
SL1へD/A変換回路の出力を書きこむ。第2番目の期間にはスイッチsw2をオンし
第2ソース信号線SL2へD/A変換回路の出力を書きこむ。最後の、第3番目の期間に
はスイッチsw3をオンし第3ソース信号線SL3へD/A変換回路の出力を書きこむ。
ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素TFTとの働きによ
り順次各画素に書き込まれることになる。
)とSVr(sb)に示す。ここで、SVr(sb)は、SVr(s)
入力時の次フレーム期間での制御信号SVrを示し、SVr(s)の反転信号でもある。
第3番目の期間は制御信号SVrをHiにし、第1〜第3ソース信号線(SL1〜SL3
)、第7〜第9ソース信号線(SL7〜SL9)・・・に関わる接続切り替えスイッチS
Wは、第1系統の階調電源線と該当するD/A変換回路とを接続し、第4〜第6ソース信
号線(SL4〜SL6)、第10〜第12ソース信号線(SL10〜SL12)・・・に
関わる接続切り替えスイッチSWは、第2系統の階調電源線と該当するD/A変換回路と
を接続する。逆に、1ゲート信号線選択期間を3つに分割した、第2番目の期間は制御信
号SVrをLoにし、第1〜第3ソース信号線(SL1〜SL3)、第7〜第9ソース信
号線(SL7〜SL9)・・・に関わる接続切り替えスイッチSWは、第2系統の階調電
源線と該当するD/A変換回路とを接続し、第4〜第6ソース信号線(SL4〜SL6)
、第10〜第12ソース信号線(SL10〜SL12)・・・に関わる接続切り替えスイ
ッチSWは、第1系統の階調電源線と該当するD/A変換回路とを接続する。(図19の
SVr(s))
と第3番目の期間は制御信号SVrをLoにし、第1〜第3ソース信号線(SL1〜SL
3)、第7〜第9ソース信号線(SL7〜SL9)・・・に関わる接続切り替えスイッチ
SWは、第2系統の階調電源線と該当するD/A変換回路とを接続し、第4〜第6ソース
信号線(SL4〜SL6)、第10〜第12ソース信号線(SL10〜SL12)・・・
に関わる接続切り替えスイッチSWは、第1系統の階調電源線と該当するD/A変換回路
とを接続する。逆に、1ゲート信号線選択期間を3つに分割した、第2番目の期間は制御
信号SVrをHiにし、第1〜第3ソース信号線(SL1〜SL3)、第7〜第9ソース
信号線(SL7〜SL9)・・・に関わる接続切り替えスイッチSWは、第1系統の階調
電源線と該当するD/A変換回路とを接続し、第4〜第6ソース信号線(SL4〜SL6
)、第10〜第12ソース信号線(SL10〜SL12)・・・に関わる接続切り替えス
イッチSWは、第2系統の階調電源線と該当するD/A変換回路とを接続する。(図19
のSVr(sb))
圧値をそれぞれ+1V、+5Vとし、第2系統の階調電源線Vref2_L、Vref2_Hの
電圧値をそれぞれ−1V、−5Vとする。これにより、D/A変換回路が第1系統の階調
電源線と接続すればプラス極性の出力をし、第2系統の階調電源線と接続すればマイナス
極性の出力をすることになる。
)とSVr(db)に示す。ここで、SVr(db)は、SVr(d)
入力時の次フレーム期間での制御信号SVrを示し、SVr(d)の反転信号でもある。
また、あるゲート信号線選択期間の制御信号は、直前のゲート信号線選択期間の制御信号
を反転したものである。
号SS1〜SS3は同一であったが、それぞれ別系統としてもよい。
仮定したが、2系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
置を例にとり簡単に説明する。
3で示される。実施例1と異なるのは、選択信号SS1〜SS4と制御信号SVrの入力
方法である。図5で示したような選択信号SS1〜SS4を入力し、制御信号SVrは、
ソースライン反転駆動をおこなう場合はSVr(s)
、SVr(sb)、ドット反転駆動をおこなう場合はSVr(d)、SVr(db)で示
されるように入力すればよい。
置を例にとり簡単に説明する。
8で示される。実施例2と異なるのは、選択信号SS1〜SS3と制御信号SVrの入力
方法である。図6で示したような選択信号SS1〜SS3を入力し、制御信号SVrは、
ソースライン反転駆動をおこなう場合はSVr(s)
、SVr(sb)、ドット反転駆動をおこなう場合はSVr(d)、SVr(db)で示
されるように入力すればよい。
置を例にとって説明する。また、以下においても実施例1〜4と同様にソース信号線駆動
回路に焦点を当て説明する。
の便宜上、入力デジタル映像信号は3ビットとし、1つのD/A変換回路で4本のソース
信号線を駆動する場合について説明する。
である。
のソース信号線分)のラッチ2部に記憶されているデジタル映像信号と、選択信号SS1
〜SS4が外部から入力される。図15(A)に示すように、P/S変換回路はNAND
回路から構成されている。これは、実施例1で用いたものと同じ回路である。
動作タイミングを示す。1ゲート信号線選択期間を4つに分割し、第1番目の期間にSS
1をHiレベルにし、第1ソース信号線SL1のデジタル映像信号をD/A変換回路に出
力する。第2番目の期間は、SS3をHiレベルにし、第3ソース信号線SL3のデジタ
ル映像信号をD/A変換回路に出力する。第3番目の期間は、SS2をHiレベルにし、
第2ソース信号線SL2のデジタル映像信号をD/A変換回路に出力する。最後の第4番
目の期間は、SS4をHiレベルにし、第4ソース信号線SL4のデジタル映像信号をD
/A変換回路に出力する。この様子を、図21のD0_1、D1_1、D2_1に示した。
ここで、Di_1は、今注目している第1〜第4ソース信号線(SL1〜SL4)に関わる
P/S変換回路Aの第(i+1)ビット目の出力データである。また、前述したようにDi
[s,g]は第s列第g行の画素に対する第(i+1)番目のビットデータを示している。
るP/S変換回路Aでも並行に行われる。
、1系統の階調電源線Vref_L、Vref_Hの2本と、P/S変換回路Aから3ビットの
デジタル映像信号が入力される。
れる。ソース線選択回路Aの回路構成例を図15(B)に示す。これも実施例1で用いた
ものと同じ回路ある。ソース線選択回路Aは4つのトランスファゲート(スイッチ)から
なり、各ゲートへ選択信号SS1〜SS4とそれらの反転信号が入力される。図21の信
号動作タイミングに従えば、1ゲート信号線選択期間を4つに分割した、第1番目の期間
にはスイッチsw1をオンし第1ソース信号線SL1へD/A変換回路の出力を書きこむ
。第2番目の期間にはスイッチsw3をオンし第3ソース信号線SL3へD/A変換回路
の出力を書きこむ。次の、第3番目の期間にはスイッチsw2をオンし第2ソース信号線
SL2へD/A変換回路の出力を書きこむ。最後の第4番目の期間にスイッチsw4をオ
ンし第4ソース信号線SL4へD/A変換回路の出力を書きこむ。
ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素TFTとの働きによ
り順次各画素に書き込まれることになる。
電圧の入力例を図21(A)と(B)に示す。ここで図21(B)は、図21(A)で示
す階調電源線入力時の次フレーム期間での階調電源線Vref_L、Vref_Hの電源電圧を
示し、図21(A)とは反転関係にある。
Vref_Hは−5、+5Vをとるものとした。階調電源線の電圧値の組み合わせが{Vref
_L=−1V、Vref_H=−5V}の時は、D/A変換回路の出力は−1V〜−5Vの
マイナス極性であり、{Vref_L=+1V、Vref_H=+5V}の時は、D/A変換回
路の出力は+1V〜+5Vのプラス極性をとることになる。実施例1〜4と異なり、階調
電源線の電源電圧の極性が1水平書き込み期間内で反転する。
源電圧の入力例も図21(C)と(D)に示す。図21(D)は、図21(C)で示す階
調電源線入力時の次フレーム期間での階調電源線Vref_L、Vref_Hの電源電圧を示し
、図21(C)とは反転関係にある。
号SS1〜SS4は同一であったが、それぞれ別系統としてもよい。
定したが、2系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
置を例にとり簡単に説明する。
0で示される。実施例5と異なるのは、選択信号SS1〜SS4と階調電源線Vref_L
、Vref_Hの電源電圧の入力方法である。図8で示したような選択信号SS1〜SS4
を入力し、階調電源線Vref_L、Vref_Hは、ソースライン反転駆動をおこなう場合は
Vref(s)、Vref(sb)、ドット反転駆動をおこなう場合はVref(d)、Vref(d
b)で示される極性になるように入力すればよい。
短くなる。
置を例にとって説明する。また、以下においても実施例1〜6と同様にソース信号線駆動
回路に焦点を当て説明する。
の便宜上、入力デジタル映像信号は3ビットとし、1つのD/A変換回路で2本のソース
信号線を駆動する場合について説明する。
である。
ータ×2(2本のソース信号線分)のラッチ2部に記憶されているデジタル映像信号と、
選択信号SS1、SS2が外部から入力される。ここで、ラッチ2部から入力されるデジ
タル映像信号は第2、第3ソース信号線に関するデータ、第6、第7ソース信号線に関す
るデータ、一般に第(4k+2)、第(4k+3)ソース信号線に関するデータ(kは0
以上の整数)が入れ替わってP/S変換回路Cに入力される。これにより、各P/S変換
回路Cは、奇数番目のソース信号線、或いは偶数番目のソース信号線に関するデータ情報
のみを各D/A変換回路に出力することになる。これを反映して、各D/A変換回路は、
奇数番目、或いは偶数番目のどちらか一方のソース信号線を駆動する。そのため、図22
で示されるように、ソース線選択回路の出力のうち、上述したP/S変換回路Cに入力す
る際にデータを入れ替えたものに関してもう一度入れ替えて、適切なソース信号線にデー
タを書き込めるようにする。
る。
動作タイミングを示す。この4本のソース信号線を駆動する部分には、図22で示すよう
に、P/S変換回路C、D/A変換回路、ソース線選択回路Cがそれぞれ2つ存在する。
これらを区別するために以下では、一方を左側のP/S変換回路C、他方を右側のP/S
変換回路C、などと記す。左側の・・・といえば、図22中で最も左に位置する該当する
回路である。
レベルにし、左側のP/S変換回路Cは第1ソース信号線SL1のデジタル映像信号を左
側のD/A変換回路に出力する。この時、右側のP/S変換回路Cは第2ソース信号線S
L2のデジタル映像信号を右側のD/A変換回路に出力する。第2番目の期間においては
、SS2をHiレベルにし、左側のP/S変換回路Cは第3ソース信号線SL3のデジタ
ル映像信号を左側のD/A変換回路に出力する。この時、右側のP/S変換回路Cは第4
ソース信号線SL4のデジタル映像信号を右側のD/A変換回路に出力する。左側のP/
S変換回路Cの出力を図24のD0_1、D1_1、D2_1に、右側のP/S変換回路C
の出力を図24のD0_2、D1_2、D2_2に示した。前述したようにDi[s,g]は第
s列第g行の画素に対する第(i+1)番目のビットデータを示している。
るP/S変換回路Cでも並行に行われる。
すように、奇数番目のソース信号線を駆動するD/A変換回路は、第1系統の階調電源線
であるVref1_LとVref1_Hが接続され、偶数番目のソース信号線を駆動するD/A
変換回路は、第2系統の階調電源線であるVref2_LとVref2_Hが接続される。
れる。ソース線選択回路Cの回路構成例を図23(D)に示す。ソース線選択回路Cは2
つのトランスファゲート(スイッチ)からなり、各ゲートへ選択信号SS1、SS2とそ
れらの反転信号が入力される。図24の信号動作タイミングに従えば、1ゲート信号線選
択期間を2つに分割した、第1番目の期間にはスイッチsw1をオンし、左側のソース線
選択回路Cは第1ソース信号線SL1へ左側のD/A変換回路の出力を書きこむ。この時
、右側のソース線選択回路Cは第2ソース信号線SL2へ右側のD/A変換回路の出力を
書きこむ。1ゲート信号線選択期間を2つに分割した、第2番目の期間にはスイッチsw
2をオンし、左側のソース線選択回路Cは第3ソース信号線SL3へ左側のD/A変換回
路の出力を書きこむ。この時、右側のソース線選択回路Cは第4ソース信号線SL4へ右
側のD/A変換回路の出力を書きこむ。このような書き込みは他のソース信号線に対して
も並行しておこなわれる。
2_L、Vref2_Hの4本の電源電圧の入力例を図24(A)と(B)
に示す。ここで図24(B)は、図24(A)で示す階調電源線入力時の次フレーム期間
での階調電源線Vref1_L、Vref1_H、Vref2_L、Vref2_Hの電源電圧を示し
、図24(A)とは反転関係にある。
+1Vをとり、Vref1_HとVref2_Hは−5、+5Vをとるものとした。階調電源線
の電圧値の組み合わせが{Vrefx_L=−1V、Vrefx_H=−5V(x=1または2
)}の時は、D/A変換回路の出力は−1V〜−5Vのマイナス極性であり、{Vrefx
_L=+1V、Vrefx_H=+5V(x=1または2)}の時は、D/A変換回路の出
力は+1V〜+5Vのプラス極性をとることになる。実施例1〜6と異なり、ソースライ
ン反転の場合、階調電源線の電源電圧の極性は1フレーム期間中一定である。
2_L、Vref2_Hの4本の電源電圧の入力例を図24(C)と(D)
に示す。図24(D)は、図24(C)で示す階調電源線入力時の次フレーム期間での階
調電源線Vref1_L、Vref1_H、Vref2_L、Vref2_Hの電源電圧を示し、図2
4(C)とは反転関係にある。1ゲート信号線選択期間ごとに階調電源線の電源電圧の極
性反転が行われている。
号SS1、SS2は同一であったが、それぞれ別系統としてもよい。
仮定したが、2系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
法例として、画素部のスイッチング素子である画素TFTと、画素部の周辺に設けられる
駆動回路(ソース信号線駆動回路、ゲート信号線駆動回路等)
のTFTを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明
を簡単にするために、駆動回路部としてはその基本構成回路であるCMOS回路を、画素
TFT部としてはnチャネル型TFTとを図示することにする。
ラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた
。この場合、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておい
ても良い。この基板6001のTFTを形成する表面には、基板6001からの不純物拡
散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地
膜6002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製さ
れる酸化窒化シリコン膜を100nm、同様にSiH4、N2Oから作製される酸化窒化シ
リコン膜を200nmの厚さに積層形成する。
導体膜6003aを、プラズマCVD法やスパッタ法などの公知の方法で形成する。本実
施例では、プラズマCVD法で非晶質シリコン膜を54nmの厚さに形成した。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコン
ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地
膜6002と非晶質シリコン膜6003aとは同じ成膜法で形成することが可能であるの
で、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒さ
ないことでその表面の汚染を防ぐことが可能となり、作製するTFTの特性バラツキやし
きい値電圧の変動を低減させることができる(図25(A))。
膜6003bを形成する。例えば、レーザー結晶化法や熱結晶化法(固相成長法)を適用
すれば良いが、ここでは、特開平7−130652号公報で開示された技術に従って、触
媒元素を用いる結晶化法で結晶質シリコン膜6003bを形成した。結晶化の工程に先立
って、非晶質シリコン膜の含有水素量にもよるが、400〜500℃で1時間程度の熱処
理をおこない、含有水素量を5atom%以下にしてから結晶化させることが望ましい。非晶
質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質
シリコン膜の厚さは当初の非晶質シリコン膜の厚さ(本実施例では54nm)よりも1〜
15%程度減少する(図25(B))。
04〜6007を形成する。その後、プラズマCVD法またはスパッタ法により50〜1
50nmの厚さの酸化シリコン膜によるマスク層6008を形成する。(図25(C))
。
半導体層6005〜6007の全面に1×1016〜5×1017atoms/cm3程度の濃度でp
型を付与する不純物元素としてボロン(B)を添加する。このボロン(B)の添加は、し
きい値電圧を制御する目的でなされる。ボロン(B)
の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に
添加しておくこともできる。ここでのボロン(B)添加は必ずしも必要ではない(図25
(D))。その後、レジストマスク6009を除去する。
元素を島状半導体層6010〜6012に選択的に添加する。そのため、あらかじめレジ
ストマスク6013〜6016を形成する。n型を付与する不純物元素としては、リン(
P)や砒素(As)を用いれば良く、ここではリン(P)を添加すべく、フォスフィン(
PH3)を用いたイオンドープ法を適用した。形成された不純物領域6017、6018
のリン(P)濃度は2×1016〜5×1019atoms/cm3の範囲とすれば良い。本明細書中
では、ここで形成された不純物領域6017〜6019に含まれるn型を付与する不純物
元素の濃度を(n-)と表す。また、不純物領域6019は、画素部の保持容量を形成す
るための半導体層であり、この領域にも同じ濃度でリン(P)を添加する(図26(A)
)。その後、レジストマスク6013〜6016を除去する。
で添加した不純物元素を活性化させる工程を行なう。活性化は、500〜600℃の窒素
雰囲気中で1〜4時間の熱処理や、レーザー活性化の方法により行なうことができる。ま
た、両者を併用しておこなっても良い。本実施例では、レーザー活性化の方法を用いる。
レーザー光にはKrFエキシマレーザー光(波長248nm)を用いる。本実施例では、
レーザー光の形状を線状ビームに加工して用い、発振周波数5〜50Hz、エネルギー密
度100〜500mJ/cm2として線状ビームのオーバーラップ割合を80〜98%で
走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の
照射条件には何ら限定される事項はなく適宣決定することができる。
50nmの厚さでシリコンを含む絶縁膜で形成する。例えば、120nmの厚さで酸化窒
化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。(図26(B))
で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本
実施例では、導電性の窒化物金属膜から成る導電層(A)6021と金属膜から成る導電
層(B)6022とを積層させた。導電層(B)6022はタンタル(Ta)、チタン(
Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、または前記元素を
主成分とする合金か、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo
−Ta合金膜)で形成すれば良く、導電層(A)6021は窒化タンタル(TaN)、窒
化タングステン(WN)、窒化チタン(TiN)膜、窒化モリブデン(MoN)で形成す
る。また、導電層(A)6021は代替材料として、タングステンシリサイド、チタンシ
リサイド、モリブデンシリサイドを適用しても良い。導電層(B)は低抵抗化を図るため
に含有する不純物濃度を低減させると良く、特に酸素濃度に関しては30ppm以下とす
ると良い。例えば、タングステン(W)は酸素濃度を30ppm以下とすることで20μ
Ωcm以下の比抵抗値を実現することができる。
B)6022は200〜400nm(好ましくは250〜350nm)
とすれば良い。本実施例では、導電層(A)6021に30nmの厚さの窒化タンタル膜
を、導電層(B)6022には350nmのTa膜を用い、いずれもスパッタ法で形成し
た。このスパッタ法による成膜では、スパッタ用のガスのArに適量のXeやKrを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示
しないが、導電層(A)6021の下に2〜20nm程度の厚さでリン(P)をドープし
たシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜
の密着性向上と酸化防止を図ると同時に、導電層(A)または導電層(B)が微量に含有
するアルカリ金属元素がゲート絶縁膜6020に拡散するのを防ぐことができる(図26
(C))
。
B)6022とを一括でエッチングしてゲート電極6028〜6031と容量配線603
2を形成する。ゲート電極6028〜6031と容量配線6032は、導電層(A)から
成る6028a〜6032aと、導電層(B)から成る6028b〜6032bとが一体
として形成されている。この時、駆動回路を構成するTFTのゲート電極6028〜60
30は不純物領域6017、6018の一部と、ゲート絶縁膜6020を介して重なるよ
うに形成する(図26(D))。
めに、p型を付与する不純物元素を添加する工程を行なう。ここでは、ゲート電極602
8をマスクとして、自己整合的に不純物領域を形成する。このとき、nチャネル型TFT
が形成される領域はレジストマスク6033で被覆しておく。そして、ジボラン(B2H6
)を用いたイオンドープ法で不純物領域6034を形成した。この領域のボロン(B)濃
度は3×1020〜3×1021atoms/cm3となるようにする。その後、レジストマスク60
33を除去する。本明細書中では、ここで形成された不純物領域6034に含まれるp型
を付与する不純物元素の濃度を(p++)と表す(図27(A))。
純物領域の形成を行った。レジストのマスク6035〜6037を形成し、n型を付与す
る不純物元素を添加して不純物領域6038〜6042を形成した。これは、フォスフィ
ン(PH3)を用いたイオンドープ法でおこない、この領域のリン(P)濃度を1×102
0〜1×1021atoms/cm3とした。本明細書中では、ここで形成された不純物領域603
8〜6042に含まれるn型を付与する不純物元素の濃度を(n+)と表す(図27(B
))。
(B)が含まれているが、それに比して十分に高い濃度でリン(P)が添加されるので、
前工程で添加されたリン(P)またはボロン(B)の影響は考えなくても良い。また、不
純物領域6038に添加されたリン(P)濃度は図27(A)で添加されたボロン(B)
濃度の1/2〜1/3なのでp型の導電性が確保され、TFTの特性に何ら影響を与える
ことはなかった。
D領域を形成するためのn型を付与する不純物添加の工程を行った。ここではゲート電極
6031をマスクとして自己整合的にn型を付与する不純物元素をイオンドープ法で添加
した。添加するリン(P)の濃度は1×1016〜5×1018atoms/cm3であり、図26(
A)および図27(A)と図27(B)で添加する不純物元素の濃度よりも低濃度で添加
することで、実質的には不純物領域6043、6044のみが形成される。本明細書中で
は、この不純物領域6043、6044に含まれるn型を付与する不純物元素の濃度を(
n--)と表す。(図27(C))
るために熱処理工程を行なう。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法(RTA法)で行なうことができる。ここではファー
ネスアニール法で活性化工程を行った。熱処理は酸素濃度が1ppm以下、好ましくは0
.1ppm以下の窒素雰囲気中で400〜800℃、代表的には500〜600℃で行な
うものであり、本実施例では500℃で4時間の熱処理を行った。また、基板6001に
石英基板のような耐熱性を有するものを使用した場合には、800℃で1時間の熱処理と
しても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形
成領域との接合を良好に形成することができる。なお、上述のゲート電極であるTaのピ
ーリングを防止するために層間膜を形成した場合には、この効果は得られない場合がある
。
属膜6028b〜6032bは、表面から5〜80nmの厚さで導電層(C)6028c
〜6032cが形成される。例えば、導電層(B)6028b〜6032bがタングステ
ン(W)の場合には窒化タングステン(WN)が形成され、タンタル(Ta)の場合には
窒化タンタル(TaN)を形成することができる。また、導電層(C)6028c〜60
32cは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極6
028〜6031及び容量配線6032を晒しても同様に形成することができる。さらに
、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理をお
こない、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素によ
り半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラ
ズマ水素化(プラズマにより励起された水素、プラズマ化した水素を用いる)をおこなっ
ても良い。
合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもTFTを
完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する手段の一つにリン(P)によるゲ
ッタリング作用を利用する手段があった。ゲッタリングに必要なリン(P)の濃度は図2
7(B)で形成した不純物領域(n+)と同程度であり、ここで実施される活性化工程の
熱処理により、nチャネル型TFTおよびpチャネル型TFTのチャネル形成領域から触
媒元素をゲッタリングすることができた(図27(D))。
電膜を形成する。この第2の導電膜は低抵抗材料であるアルミニウム(Al)や銅(Cu
)を主成分とする導電層(D)と、にチタン(Ti)やタンタル(Ta)、タングステン
(W)、モリブデン(Mo)から成る導電層(E)とで形成すると良い。本実施例では、
チタン(Ti)を0.1〜2重量%含むアルミニウム(Al)膜を導電層(D)6045
とし、チタン(Ti)膜を導電層(E)6046として形成した。導電層(D)6045
は200〜400nm(好ましくは250〜350nm)とすれば良く、導電層(E)6
046は50〜200(好ましくは100〜150nm)で形成すれば良い。(図28(
A))
E)6046と導電層(D)6045とをエッチング処理して、ゲート配線(ゲート信号
線)6047、6048と容量配線6049を形成した。エッチング処理は最初にSiC
l4とCl2とBCl3との混合ガスを用いたドライエッチング法で導電層(E)の表面か
ら導電層(D)の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッ
チングで導電層(D)を除去することにより、下地との選択加工性を保ってゲート配線(
ゲート信号線)を形成することができた。
窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域ま
たはドレイン領域に達するコンタクトホールを形成し、ソース配線(ソース信号線)60
51〜6054と、ドレイン配線6055〜6058を形成する。図示していないが、本
実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、T
i膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした。
窒化酸化シリコン膜を50〜500nm(代表的には100〜300nm)の厚さで形成
する。この状態で水素化処理を行なうとTFTの特性向上に対して好ましい結果が得られ
た。例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の
熱処理を行なうと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。な
お、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位
置において、パッシベーション膜6059に開口部を形成しておいても良い。(図28(
C))
成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、B
CB(ベンゾシクロブテン)等を使用することができる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、300℃で焼成して形成した。そして、第2の層間絶
縁膜6060にドレイン配線6058に達するコンタクトホールを形成し、画素電極60
61、6062を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜
を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例
では透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)膜を100n
mの厚さにスパッタ法で形成した。(図29)
させることができた。駆動回路にはpチャネル型TFT6101、第1のnチャネル型T
FT6102、第2のnチャネル型TFT6103、画素部には画素TFT6104、保
持容量6105が形成した。本明細書では便宜上このような基板をアクティブマトリクス
基板と呼ぶ。
域6106、ソース領域6107a、6107b、ドレイン領域6108a,6108b
を有している。第1のnチャネル型TFT6102には、島状半導体層6005にチャネ
ル形成領域6109、ゲート電極6029と重なるLDD領域6110(以降、このよう
なLDD領域をLovと記す)、ソース領域6111、ドレイン領域6112を有している
。このLov領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.0〜1.
5μmとした。第2のnチャネル型TFT6103には、島状半導体層6006にチャネ
ル形成領域6113、LDD領域6114,6115、ソース領域6116、ドレイン領
域6117を有している。このLDD領域はLov領域とゲート電極6030と重ならない
LDD領域(以降、このようなLDD領域をLoffと記す)とが形成され、このLoff領域
のチャネル長方向の長さは0.3〜2.0μm、好ましくは0.5〜1.5μmである。
画素TFT6104には、島状半導体層6007にチャネル形成領域6118、6119
、Loff領域6120〜6123、ソースまたはドレイン領域6124〜6126を有し
ている。Loff領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.5〜
2.5μmである。さらに、容量配線6032、6049と、ゲート絶縁膜と同じ材料か
ら成る絶縁膜と、画素TFT6104のドレイン領域6126に接続し、n型を付与する
不純物元素が添加された半導体層6127とから保持容量6105が形成されている。図
29では画素TFT6104をダブルゲート構造としたが、シングルゲート構造でも良い
し、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
を構成するTFTの構造を最適化し、画像表示装置の動作性能と信頼性を向上させること
を可能とすることができる。
表示装置を作製する工程を説明する。
する。本実施例では、配向膜6201にはポリイミドを用いた。次に、対向基板を用意す
る。対向基板は、ガラス基板6202、遮光膜6203、透明導電膜からなる対向電極6
204、配向膜6205とで構成される。
イミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子があ
る一定のプレチルト角を持って平行配向するようにした。
によって、シール材やスペーサ(共に図示せず)などを介して貼り合わせる。その後、両
基板の間に液晶6206を注入し、封止剤(図示せず)によって完全に封止する。よって
、図30に示すような透過型液晶表示装置が完成する。
構造のTFTやその他の構造のTFTに対しても本発明は適用され得る。
は反射型の液晶表示装置に対しても適用され得る。
ても本発明は適用され得る。
に発光装置に適用した場合の作製例について説明する。
)に示したA−A‘で切断した発光装置の断面図である。図31(A)
において、4010は基板、4011は画素部、4012はソース信号線駆動回路、40
13はゲート信号線駆動回路であり、それぞれの駆動回路は配線4014〜4016を経
てFPC4017に至り、外部機器へと接続される。
材4600、シーリング材(ハウジング材ともいう)4100、密封材(第2のシーリン
グ材)4101が設けられている。
FT(但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS
回路を図示している。)4022及び画素部用TFT4023(但し、ここでは発光素子
への電流を制御するTFTだけ図示している。)が形成されている。これらのTFTは公
知の構造(トップゲート構造またはボトムゲート構造)を用いれば良い。
たら、樹脂材料でなる層間絶縁膜(平坦化膜)4026の上に画素部用TFT4023の
ドレインと電気的に接続する透明導電膜でなる画素電極4027を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジ
ウムと酸化亜鉛との化合物を用いることができる。そして、画素電極4027を形成した
ら、絶縁膜4028を形成し、画素電極4027上に開口部を形成する。
孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、発
光材料には低分子系材料と高分子系(ポリマー系)材料がある。低分子系材料を用いる場
合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法または
インクジェット法等の簡易な方法を用いることが可能である。
クを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青色
発光層)を形成することで、カラー表示が可能となる。その他にも、色変換層(CCM)
とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた
方式があるがいずれの方法を用いても良い。
勿論、単色発光の発光装置とすることもできる。
層4029の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中で発光層4029と陰極4030を連続成膜するか、発光層4029を不活性雰囲気
で形成し、大気解放しないで陰極4030を形成するといった工夫が必要である。本実施
例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述の
ような成膜を可能とする。
ニウム)膜の積層構造を用いる。具体的には発光層4029上に蒸着法で1nm厚のLi
F(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する。
勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極4030は403
1で示される領域において配線4016に接続される。配線4016は陰極4030に所
定の電圧を与えるための電源供給線であり、導電性ペースト材料4032を介してFPC
4017に接続される。
めに、層間絶縁膜4026及び絶縁膜4028にコンタクトホールを形成する必要がある
。これらは層間絶縁膜4026のエッチング時(画素電極用コンタクトホールの形成時)
や絶縁膜4028のエッチング時(発光層形成前の開口部の形成時)に形成しておけば良
い。また、絶縁膜4028をエッチングする際に、層間絶縁膜4026まで一括でエッチ
ングしても良い。この場合、層間絶縁膜4026と絶縁膜4028が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることができる。
填材4604、カバー材4600が形成される。
リング材4100が設けられ、さらにシーリング材4100の外側には密封材(第2のシ
ーリング材)4101が形成される。
機能する。充填材4604としては、PVC(ポリビニルクロライド)
、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレ
ンビニルアセテート)を用いることができる。この充填材4604の内部に乾燥剤を設け
ておくと、吸湿効果を保持できるので好ましい。
BaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
(Fiberglass−Reinforced Plastics)
板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材4604としてPVB
やEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
性を有する必要がある。
隙間を通ってFPC4017に電気的に接続される。なお、ここでは配線4016につい
て説明したが、他の配線4014、4015も同様にしてシーリング材4100および密
封材4101の下を通ってFPC4017に電気的に接続される。
604の側面(露呈面)を覆うようにシーリング材4100を取り付けているが、カバー
材4600及びシーリング材4100を取り付けてから、充填材4604を設けても良い
。この場合、基板4010、カバー材4600及びシーリング材4100で形成されてい
る空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態(10-2Torr以
下)にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の
気圧よりも高くして、充填材を空隙の中に充填する。
て、図32(A)、32(B)を用いて説明する。図31(A)、31(B)と同じ番号
のものは同じ部分を指しているので説明は省略する。
断面図を図32(B)に示す。
る。
カバー材4600を接着するための接着剤としても機能する。充填材4604としては、
PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニル
ブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。この充填
材4604の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
BaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
(Fiberglass−Reinforced Plastics)
板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材4604としてPVB
やEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
性を有する必要がある。
(露呈面)を覆うようにフレーム材4601を取り付ける。フレーム材4601はシーリ
ング材(接着剤として機能する)4602によって接着される。このとき、シーリング材
4602としては、光硬化性樹脂を用いるのが好ましいが、発光層の耐熱性が許せば熱硬
化性樹脂を用いても良い。なお、シーリング材4602はできるだけ水分や酸素を透過し
ない材料であることが望ましい。また、シーリング材4602の内部に乾燥剤を添加して
あっても良い。
017に電気的に接続される。なお、ここでは配線4016について説明したが、他の配
線4014、4015も同様にしてシーリング材4602の下を通ってFPC4017に
電気的に接続される。
604の側面(露呈面)を覆うようにフレーム材4601を取り付けているが、カバー材
4600及びフレーム材4601を取り付けてから、充填材4604を設けても良い。こ
の場合、基板4010、カバー材4600及びフレーム材4601で形成されている空隙
に通じる充填材の注入口を設ける。そして前記空隙を真空状態(10-2Torr以下)に
し、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よ
りも高くして、充填材を空隙の中に充填する。
(A)に、回路図を図34(B)に示す。図33、図34(A)及び図34(B)では共
通の符号を用いるので互いに参照すれば良い。
方法で形成されたnチャネル型TFTを用いる。本実施例ではダブルゲート構造としてい
るが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲー
ト構造とすることで実質的に二つのTFTが直列された構造となり、オフ電流値を低減す
ることができるという利点がある。なお、本実施例ではダブルゲート構造としているが、
シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つ
マルチゲート構造でも構わない。また、公知の方法で形成されたpチャネル型TFTを用
いて形成しても構わない。
る。スイッチング用TFT4502のソース配線(ソース信号線)は34である。そして
、スイッチング用TFT4502のドレイン配線である35は配線36によって電流制御
用TFTのゲート電極37に電気的に接続されている。また、38で示される配線は、ス
イッチング用TFT4502のゲート電極39a、39bを電気的に接続するゲート配線(
ゲート信号線)である。
の電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。
そのため、電流制御用TFT4503のドレイン側に、ゲート絶縁膜を介してゲート電極
に重なるようにLDD領域を設ける構造は極めて有効である。
、複数のTFTを直列につなげたマルチゲート構造としても良い。さらに、複数のTFT
を並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱による劣化対策として有効である。
配線36は4504で示される領域で絶縁膜を介して、電流制御用TFT4503のドレ
イン配線40と電気的に接続された電源供給線4506と重なる。このとき、4504で
示される領域ではコンデンサが形成され、電流制御用TFT4503のゲート電極37に
かかる電圧を保持するための保持容量として機能する。保持容量4504は、電源供給線
4506と電気的に接続された半導体膜4507、ゲート絶縁膜と同一層の絶縁膜(図示
せず)及び配線36との間で形成される。また、配線36、第1層間絶縁膜と同一の層(
図示せず)及び電源供給線4506で形成される容量も保持容量として用いることが可能
である。
なお、電流制御用TFTのドレインは電源供給線(電源線)4506に接続され、常に一
定の電圧が加えられている。
ション膜41が設けられ、その上に樹脂絶縁膜でなる平坦化膜42が形成される。平坦化
膜42を用いてTFTによる段差を平坦化することは非常に重要である。後に形成される
発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従
って、発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化して
おくことが望ましい。
用TFT4503のドレインに電気的に接続される。画素電極43としてはアルミニウム
合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良い。
(画素に相当する)の中に発光層45が形成される。なお図34(A)
では、保持容量4504の位置を明確にするために一部バンクを省略しており、バンク4
4a、44bしか図示していないが、電源供給線4506とソース配線(ソース信号線)3
4を一部覆うように電源供給線4506とソース配線(ソース信号線)34の間に設けら
れている。また、ここでは二画素しか図示していないが、R(赤)、G(緑)、B(青)
の各色に対応した発光層を作り分けても良い。発光層とする有機発光材料としてはπ共役
ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレ
ン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げら
れる。
ecker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting D
iodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に
記載されたような材料を用いれば良い。
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30〜150n
m(好ましくは40〜100nm)とすれば良い。
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せて発光層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い
。
機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料
を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いること
ができる。
ニリン)でなる正孔注入層46を設けた積層構造の発光層としている。
そして、正孔注入層46の上には透明導電膜でなる陽極47が設けられる。本実施例の場
合、発光層45で生成された光は上面側に向かって(TFTの上方に向かって)放射され
るため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化ス
ズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の
低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるもの
が好ましい。
子4505は、画素電極(陰極)43、発光層45、正孔注入層46及び陽極47で形成
されたコンデンサを指す。図34(A)に示すように画素電極43は画素の面積にほぼ一
致するため、画素全体が発光素子として機能する。従って、発光の利用効率が非常に高く
、明るい画像表示が可能となる。
いる。第2パッシベーション膜48としては窒化珪素膜または窒化酸化珪素膜が好ましい
。この目的は、外部と発光素子とを遮断することであり、有機発光材料の酸化による劣化
を防ぐ意味と、有機発光材料からの脱ガスを抑える意味との両方を併せ持つ。これにより
発光装置の信頼性が高められる。
フ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用T
FTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が
得られる。
せた構造について説明する。説明には図35を用いる。なお、図33の構造と異なる点は
発光素子の部分と電流制御用TFTだけであるので、その他の説明は省略することとする
。
FTを用いる。
ジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズと
の化合物でなる導電膜を用いても良い。
カルバゾールでなる発光層52が形成される。その上にはカリウムアセチルアセトネート
(acacKと表記される)でなる電子注入層53、アルミニウム合金でなる陰極54が
形成される。この場合、陰極54がパッシベーション膜としても機能する。こうして発光
素子4701が形成される。
た基板の方に向かって放射される。
いて図36(A)〜(C)に示す。なお、本実施例において、4801はスイッチング用
TFT4802のソース配線(ソース信号線)、4803はスイッチング用TFT480
2のゲート配線(ゲート信号線)、4804は電流制御用TFT、4805は保持容量、
4806、4808は電源供給線、4807は発光素子とする。
ち、二つの画素が電源供給線4806を中心に線対称となるように形成されている点に特
徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精
細化することができる。
平行に設けた場合の例である。なお、図36(B)では電源供給線4808とゲート配線
(ゲート信号線)4803とが重ならないように設けた構造となっているが、両者が異な
る層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線4808とゲート配線(ゲート信号線)4803とで専有面積を共有さ
せることができるため、画素部をさらに高精細化することができる。
(ゲート信号線)4803と平行に設け、さらに、二つの画素を電源供給線4808に対
し線対称となるように形成する点に特徴がある。また、電源供給線4808をゲート配線
(ゲート信号線)4803のいずれか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することが
できる。
にかかる電圧を保持するために保持容量4504を設ける構造としているが、保持容量4
504を省略することも可能である。実施例11の場合、電流制御用TFT4503のド
レイン側に、ゲート絶縁膜を介してゲート電極に重なるように設けられたLDD領域を有
している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成され
るが、本実施例ではこの寄生容量を保持容量4504の代わりとして積極的に用いる点に
特徴がある。
によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決ま
る。
持容量4805を省略することは可能である。
発光装置を組み込んだ電子機器について説明する。これらの電子機器には、携帯情報端末
(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、スチルカメラ、パー
ソナルコンピュータ、テレビ等が挙げられる。それらの一例を図37〜図39に示す。た
だし、アクティブマトリクス型液晶表示装置については、図37、図38、図39が適用
され、発光装置については、図37、図38が適用される。
03、表示部9004、操作スイッチ9005、アンテナ9006から構成されている。
本発明は表示部9004に適用することができる
03、操作スイッチ9104、バッテリー9105、受像部9106から成っている。本
発明は表示部9102に適用することができる。
型情報端末であり、本体9201、カメラ部9202、受像部9203、操作スイッチ9
204、表示部9205で構成されている。本発明は表示部9205に適用することがで
きる。
9301、表示部9302、アーム部9303で構成される。本発明は表示部9302に
適用することができる。
受信装置9404、増幅装置9405等で構成される。本発明は表示部9403に適用す
ることができる。
操作スイッチ9505、アンテナ9506から構成されており、ミニディスク(MD)や
DVD(Digtial Versatile Disc)に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は表示部9502に適用することが
できる。
表示部9603、キーボード9604で構成される。本発明は表示部9603に適用する
ことができる。
ーヤーであり、本体9701、表示部9702、スピーカ部9703、記録媒体9704
、操作スイッチ9705で構成される。なお、この装置は記録媒体としてDVD、CD等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は
表示部9702に適用することができる。
3、操作スイッチ9804、受像部(図示しない)で構成される。本発明は表示部980
2に適用することができる。
ウント部9902で構成される。本発明は表示部9901に適用することができる。
02で構成される。
ー3703、スクリーン3704で構成される。
3702の構造の一例を示した図である。投射装置3601、3702は、光源光学系3
801、ミラー3802、3804〜3806、ダイクロイックミラー3803、プリズ
ム3807、液晶表示部3808、位相差板3809、投射光学系3810で構成される
。投射光学系3810は、投射レンズを含む光学系で構成される。本実施例は三板式の例
を示したが、これに限定されず、例えば単板式であってもよい。また、図39(C)中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。本発明は液
晶表示部3808に適用することができる。
した図である。本実施例では、光源光学系3801は、リフレクター3811、光源38
12、レンズアレイ3813、3814、偏光変換素子3815、集光レンズ3816で
構成される。なお、図39(D)に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、IRフィルム等の光学系を設けてもよい。
電子機器に適用することが可能である。
101 ソース信号線駆動回路
102 ゲート信号線駆動回路
103 画素アレイ部
104 各ソース信号線
105 各ゲート信号線
106 各画素のスイッチング素子であるTFT
201 シフトレジスタ部
202 シフトレジスタ基本回路
203 ラッチ1回路
204 ラッチ2回路
205 D/A変換回路
301 パラレル/シリアル変換回路
302 ソース線選択回路
Claims (4)
- 第1の半導体層と、第2の半導体層と、第1の導電層と、第2の導電層と、第4の導電層と、第5の導電層と、第6の導電層と、第7の導電層と、第8の導電層と、を有し、
前記第1の半導体層は、第1のトランジスタのチャネル形成領域を有し、
前記第2の半導体層は、第2のトランジスタのチャネル形成領域を有し、
前記第1の導電層は、第1の配線として機能する領域を有し、
前記第2の導電層は、前記第1のトランジスタのゲート電極として機能する領域を有し、
前記第2の導電層は、前記第1の導電層と電気的に接続され、
前記第3の導電層は、前記第2のトランジスタのゲート電極として機能する領域を有し、
前記第4の導電層は、第2の配線として機能する領域を有し、
前記第4の導電層は、前記第1の半導体層と電気的に接続され、
前記第5の導電層は、前記第1の半導体層と電気的に接続され、
前記第5の導電層は、前記第3の導電層と電気的に接続され、
前記第6の導電層は、第3の配線として機能する領域を有し、
前記第6の導電層は、前記第2の半導体層と電気的に接続され、
前記第7の導電層は、前記第2の半導体層と電気的に接続され、
前記第8の導電層は、第1の画素電極として機能する領域を有し、
前記第8の導電層は、前記第7の導電層と電気的に接続されることを特徴とする表示装置。 - 請求項1において、
第3の半導体層と、第4の半導体層と、第9の導電層と、第10の導電層と、第11の導電層と、第12の導電層と、第13の導電層と、第14の導電層と、を有し、
前記第3の半導体層は、第3のトランジスタのチャネル形成領域を有し、
前記第4の半導体層は、第4のトランジスタのチャネル形成領域を有し、
前記第9の導電層は、前記第3のトランジスタのゲート電極として機能する領域を有し、
前記第9の導電層は、前記第1の導電層と電気的に接続され、
前記第10の導電層は、前記第4のトランジスタのゲート電極として機能する領域を有し、
前記第11の導電層は、第4の配線として機能する領域を有し、
前記第11の導電層は、前記第3の半導体層と電気的に接続され、
前記第12の導電層は、前記第3の半導体層と電気的に接続され、
前記第12の導電層は、前記第10の導電層と電気的に接続され、
前記第13の導電層は、前記第4の半導体層と電気的に接続され、
前記第14の導電層は、第2の画素電極と機能する領域を有し、
前記第14の導電層は、前記第13の導電層と電気的に接続され、
前記第6の導電層は、前記第4の半導体層と電気的に接続されることを特徴とする表示装置。 - 表示装置と、
FPCと、
を有し、
前記表示装置は、請求項1又は請求項2に記載の表示装置であることを特徴とする表示モジュール。 - 表示装置又は表示モジュールと、
操作スイッチ、バッテリー又はスピーカと、を有し、
前記表示装置は、請求項1又は請求項2に記載の表示装置であり、
前記表示モジュールは、請求項1乃至請求項3のいずれか一項に記載の表示モジュールであることを特徴とする電子機器。
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