JPH1069256A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 映像信号を液晶モジュールに供給するための
信号処理回路の特性のばらつき等の影響を抑えて、高品
質な液晶表示を実現できる液晶表示装置を提供する。 【解決手段】 ２相分割回路２は、タイミングコントロ
ーラ９の制御に基づき、映像信号Ｒを第１の映像信号Ｒ
Ａと第２の映像信号ＲＢとに時分割する。信号処理回路
Ａ １５は、タイミングコントローラ９の制御に基づき
第１の映像信号ＲＡから第３の映像信号ＳＲＡを生成す
る。信号処理回路Ｂ １６は、タイミングコントローラ
９の制御に基づき第２の映像信号ＲＢから第４の映像信
号ＳＲＢを生成する。切換回路は、タイミングコントロ
ーラ９の制御に基づき、第３の映像信号ＳＲＡもしくは
第４の映像信号ＳＲＢのいずれか一方を第１のサンプル
ホールド回路７に出力し、他方を第２のサンプルホール
ド回路８に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、時分割した映像信号に基づきマトリックス状
に配列された液晶画素を交流駆動するための液晶表示装
置に関する。

【０００２】

【従来の技術】従来より、ＶＧＡ規格（水平方向画素数
×垂直方向画素数が６４０×４８０）による液晶モジュ
ールに、三原色にあたる映像信号Ｒ，Ｇ，Ｂを供給する
ための液晶表示装置がある。

【０００３】簡単のため、三原色のうち映像信号Ｒを用
いて以下説明を行なう。なお、映像信号Ｒの代わりに映
像信号Ｇもしくは映像信号Ｂであってもかまわない。

【０００４】図６は、ＶＧＡ規格のための従来の液晶表
示装置２００の要部の構成を示す概略ブロック図であ
る。

【０００５】図６における液晶表示装置２００は、液晶
モジュール１とタイミングコントローラ５４とを含む。

【０００６】図７は、従来の液晶モジュール１の構成を
概略的に示す回路図である。図７において、液晶モジュ
ール１は、マトリックス状に配列された複数の液晶画素
Ｇ（ｉ、ｊ）を含む。ここでｉとは液晶画素の水平方向
の並びにおけるライン番号を示し、ｊとは、各ラインに
おけるドット（画素）番号を示す。具体的には、ＶＧＡ
規格であれば、ｉ＝４８０、ｊ＝６４０となる。

【０００７】液晶画素Ｇ（ｉ、ｊ）は、液晶セルＭＣ
と、記憶用コンデンサＣと、スイッチング素子にあたる
Ｎチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳと記
す）ＮＴとを含む。

【０００８】液晶画素Ｇ（ｉ、ｊ）におけるＮＭＯＳ
ＮＴは、一方の導通端子をデータ線Ｄ（ｊ）と接続し、
他方の導通端子をノード（ｉ、ｊ）と接続し、そのゲー
トは、アドレス線ＡＲ（ｉ）と接続される。

【０００９】液晶画素Ｇ（ｉ、ｊ）のコンデンサＣと液
晶セルＭＣとは、それぞれの一方の端子をノード（ｉ、
ｊ）で接続し、それぞれの他方の端子は、共通電極ＶＸ
と接続される。

【００１０】ＮＭＯＳ ＮＴは、アドレス線ＡＲ（ｉ）
を介して、タイミングコントローラ５４から走査パルス
を受ける。走査パルスを受けることにより、ＮＭＯＳ
ＮＴが導通すると、データ線Ｄ（ｊ）を介して、後述す
るサンプルホールド回路５３のいずれかの信号線ＤＢ１
〜ＤＢ３から画素データを受取る。この結果、コンデン
サＣに画素データに応じて電荷が充電される。

【００１１】なお、液晶セルＭＣは、同一方向から電圧
をかけ続けるとその特性が劣化するため、共通電極ＶＸ
に対して交流駆動される。

【００１２】図６を参照してさらに液晶表示装置２００
は、映像処理回路５１と極性反転回路５２とサンプルホ
ールド回路５３とを含む。

【００１３】映像処理回路５１は、映像信号Ｒを受け
て、液晶モジュールの各液晶画素Ｇ（ｉ、ｊ）に画素デ
ータを供給するため、利得の調整およびブライトやコン
トラスト処理を行なう。

【００１４】極性反転回路５２は、タイミングコントロ
ーラ５４の制御に基づき、映像処理回路５１が生成した
信号の極性を、図７に示した液晶モジュール１の共通電
極ＶＸに対して反転させる。

【００１５】この極性反転回路５２は、前述したように
液晶モジュール１を交流駆動するために用いられる。

【００１６】図８は、従来の液晶表示装置２００を用い
た場合における液晶モジュールの各液晶画素に供給され
る画素データの状態を示す模式図である。簡単のため、
水平ライン数ｉ＝５、ドット数ｊ＝５として表示した。

【００１７】図８において＋は、画素データが正極性で
あることを示し、−は、画素データが負極性であること
を示す。

【００１８】図８においては、１フィールドごとに１ラ
インに表示される信号の極性が反転している（以下、ラ
イン反転と呼ぶ）。

【００１９】サンプルホールド回路５３は、極性反転回
路５２の出力する信号をサンプリングして、３本の信号
線ＤＢ１〜ＤＢ３に出力する。サンプルホールド回路５
３は、前述した液晶画素Ｇ（ｉ、ｊ）のコンデンサＣに
画素データを書込むための充電時間を確保するために用
いられる。

【００２０】３本の信号線ＤＢ１〜ＤＢ３は、前述した
液晶モジュール１のデータ線Ｄ（ｊ）と接続される。

【００２１】図７においては、信号線ＤＢ１は、データ
線Ｄ（ｋ）（ただし、ｋ＝１、４、７、…）と、信号線
ＤＢ２は、データ線Ｄ（ｋ）（ただし、ｋ＝２、５、
８、…）と、信号線ＤＢ３は、データ線Ｄ（ｋ）（ただ
し、ｋ＝３、６、９、…）と接続される。

【００２２】たとえば、時刻ｔ０において、特定の液晶
画素Ｇ（ｉ、ｊ）にデータ線Ｄ（ｊ）を介して、信号線
ＤＢ１から受ける画素データの書込が始まると、時刻
（ｔ０＋３△ｔ）まで、サンプルホールド回路５３は、
信号線ＤＢ１上のデータを保持する。

【００２３】続いて、時刻（ｔ０＋△ｔ）において、画
素Ｇ（ｉ、ｊ＋１）に、データ線Ｄ（ｊ＋１）を介し
て、信号線ＤＢ２から受ける画素データの書込が始まる
と、時刻（ｔ０＋４△ｔ）まで、サンプルホールド回路
５３は、信号線ＤＢ２上のデータを保持する。。

【００２４】続いて、時刻（ｔ０＋２△ｔ）において、
画素Ｇ（ｉ、ｊ＋２）に、データ線Ｄ（ｊ＋２）を介し
て、信号線ＤＢ３から受ける画素データの書込が始まる
と、時刻（ｔ０＋５△ｔ）まで、サンプルホールド回路
５３は、信号線ＤＢ３上のデータを保持する。

【００２５】そして、時刻（ｔ０＋３△ｔ）には、サン
プルホールド回路５３は、信号線ＤＢ１上の画素データ
を更新する。この結果、液晶画素Ｇ（ｉ、ｊ＋３）に、
データ線Ｄ（ｊ＋３）を介して、信号線ＤＢ１から受け
る新たな画素データの書込が始まる。

【００２６】すなわち、１つの液晶画素Ｇ（ｉ、ｊ）の
画素データの書込時間は、実質的に（３△ｔ）となる。

【００２７】ところで、近年の技術傾向として、液晶モ
ジュールの高精細化に伴い、１つの液晶モジュールに含
まれる液晶画素の数が増大している。

【００２８】具体的には、従来のＶＧＡ規格に対して、
画素数にして約１．６倍のＳＶＧＡ規格（水平方向画素
数×垂直方向画素数が８００×６００）に対応する液晶
モジュールの開発製造が進められている。

【００２９】こうした高精細化した液晶モジュールにお
いて、従来と同様に各液晶画素への書込時間を十分に取
りつつ、全体としての表示品質を落とさず高品質の表示
を提供するためには、従来の液晶表示装置２００では対
応できないという問題が生じている。

【００３０】こうした問題を解決するために、新たにＳ
ＶＧＡ規格等の専用の液晶表示装置を開発するにはコス
トがかかる。

【００３１】そこで、ＳＶＧＡ規格用の液晶モジュール
に対して、従来のＶＧＡ規格用の液晶表示装置を利用し
た装置が考えられる。

【００３２】図９は、ＳＶＧＡ規格に基づく液晶表示装
置３００の構成を示す概略ブロック図である。

【００３３】図９において、液晶表示装置３００は、２
相分割回路３１と、信号処理回路Ａ１５と、信号処理回
路Ｂ １６と、第１のサンプルホールド回路７と、第２
のサンプルホールド回路８と、液晶モジュール１と、タ
イミングコントローラ３２とを含む。

【００３４】液晶モジュール１は、図７における液晶モ
ジュール１と基本的に同じ構成であり、かつＳＶＧＡ規
格を満たすものとする。具体的には、水平ライン数ｉ＝
６００、ドット数ｊ＝８００とする。

【００３５】２相分割回路３１は、一水平走査期間毎
に、映像信号Ｒを第１の映像信号ＲＡと第２の映像信号
ＲＢとに時分割する。第１の映像信号ＲＡは、液晶画素
Ｇ（ｉ、ｊ）の水平方向の並びにおける奇数ドット目の
液晶画素Ｇ（ｉ、ｊ）に供給する画素データを含み、第
２の映像信号ＲＢは、水平方向の偶数ドット目の液晶画
素Ｇ（ｉ、ｊ）に供給する画素データを含む。

【００３６】信号処理回路Ａ １５は、映像処理回路Ａ
３と極性反転回路Ａ ５とを含み、信号処理回路Ｂ
１６は、映像処理回路Ｂ ４と極性反転回路Ｂ ６とを
含む。

【００３７】映像処理回路Ａ ３と映像処理回路Ｂ ４
とは基本的に、図６における映像処理回路５１と同じ機
能を有し、極性反転回路Ａ ５と極性反転回路Ｂ ６と
は、基本的に、図６における極性反転回路５２と同じ機
能を有する。

【００３８】第１のサンプルホールド回路７と第２のサ
ンプルホールド回路８とは、基本的に、図６におけるサ
ンプルホールド回路５３と同じ機能を有し、かつ第１の
サンプルホールド回路７は、液晶モジュール１の水平方
向の並びにおける奇数ドット目の液晶画素Ｇ（ｉ，ｊ）
に画素データを供給し、第２のサンプルホールド回路８
は偶数ドット目の液晶画素Ｇ（ｉ，ｊ）に画素データを
供給する。

【００３９】液晶表示装置３００においては、２相分割
回路３１で生成された第１の映像信号ＲＡは、信号処理
回路Ａ １５で映像処理され第３の映像信号ＳＲＡとな
った後、第１のサンプルホールド回路７に入力される。
また、２相分割回路３１で生成された第２の映像信号Ｒ
Ｂは、信号処理回路Ｂ １６で映像処理され第４の映像
信号ＳＲＢとなった後、第２のサンプルホールド回路８
に入力される。

【００４０】図１０は、図９の液晶表示装置３００を用
いた場合における、液晶モジュール１の各液晶画素に供
給される画素データの状態を示す模式図である。簡単の
ため、水平ライン数ｉ＝５、ドット数ｊ＝５として表示
した。

【００４１】図１０において、Ａ＋は、画素データが信
号処理回路Ａ １５で処理された第３の映像信号ＳＲＡ
からなる正極性の信号であることを示し、Ａ−は、画素
データが信号処理回路Ａ １５で処理された第３の映像
信号ＳＲＡからなる負極性の信号であることを示し、Ｂ
＋は、画素データが信号処理回路Ｂ １６で処理された
第４の映像信号ＳＲＢからなる正極性の信号であること
を示し、Ｂ−は、画素データが信号処理回路Ｂ １６で
処理された第４の映像信号ＳＲＢからなる負極性である
ことを示す。

【００４２】図１０において、図９の液晶表示装置３０
０を用いた表示画面においては、奇数ドット目の信号と
偶数ドット目の信号とは反転した関係にあり、かつ１フ
ィールドごとに各ドットの信号の極性が反転する、いわ
ゆるドット反転による交流駆動が実現されている。

【００４３】また、各ドットに注目すると、奇数ドット
目の液晶画素Ｇ（ｉ、ｊ）には、常に信号処理回路Ａ
１５で処理された第３の映像信号ＳＲＡに基づく信号が
供給され、偶数ドット目の液晶画素Ｇ（ｉ、ｊ）には、
常に信号処理回路Ｂ １６で処理された第４の映像信号
ＳＲＢに基づく信号が供給されている。

【００４４】

【発明が解決しようとする課題】ところで、この液晶表
示回路３００の構成においては、１つの入力した映像信
号を２相分割することにより、大幅に増大した画素数に
対しても十分な書込時間を確保することができるが、信
号処理回路Ａ １５と信号処理回路Ｂ １６との性能の
ばらつきや外的要因により、出力される第３の映像信号
ＳＲＡと第４の映像信号ＳＲＢとの電圧レベルに若干の
違いが生じる。

【００４５】この結果、奇数ドット目に供給される画素
データと偶数ドット目に供給される画素データとで電圧
レベルが異なり、視覚的に縦方向に輝度斑が感知される
という問題が生じてしまう。それゆえ、本発明は、上記
に示した問題点を解決するためになされたものであり、
その目的は、映像信号の処理過程で生じる電圧レベルの
ばらつきに基づく表示品質の低下を防止し、高精度な液
晶表示装置を提供することである。

【００４６】

【課題を解決するための手段】請求項１に係る液晶表示
装置は、水平方向および垂直方向のマトリックス状に配
列された複数の液晶画素からなる液晶モジュールと映像
信号を、１水平走査期間ごとに、複数の映像信号に時分
割する時分割手段と、それぞれの時分割した映像信号を
画素に供給するために映像処理し、極性を反転する、時
分割した映像信号に対応する複数の映像処理手段の出力
を、複数の出力線に振り分ける切換手段と、各々の出力
線からの出力を水平方向の並びにおける特定の画素に供
給する、出力線のそれぞれに対応する複数のサンプルホ
ールド手段と、時分割手段と、複数の映像処理手段と、
切換手段とを制御する信号を生成するタイミング信号発
生手段とを備える、液晶表示装置。

【００４７】請求項２に係る液晶表示装置は、請求項１
に係る液晶表示装置であって、タイミング信号生成手段
の生成する信号は、第１のフィールド切換信号と第２の
フィールド切換信号と切換制御信号と第１のクロック信
号と第２のクロック信号と第１の制御信号と第２の制御
信号とであり、時分割手段は、第１のクロック信号と、
第２のクロック信号と、第１の制御信号と、第２の制御
信号とを受けて、一水平走査期間毎に、水平方向の並び
における奇数番目の液晶画素に供給する複数の画素デー
タからなるアナログ信号と、水平方向の並びにおける偶
数番目の液晶画素に供給する複数の画素データからなる
アナログ信号とを生成し、いずれか一方を第１の映像信
号として、かつ他方を第２の映像信号として出力し、映
像処理手段の各々は、第１の映像信号を映像処理し、一
水平走査期間毎に切換制御信号に応じて極性を反転する
第１の映像処理手段と、第２の映像信号を映像処理し、
一水平走査期間毎に切換制御信号に応じて極性を反転す
る第２の映像処理手段とを備え、切換手段は、第１の映
像処理手段の出力と第２の映像処理手段の出力とを受け
て、一水平走査期間毎に、切換制御信号に基づき、第１
の映像処理手段の出力もしくは第２の映像処理手段の出
力のいずれか一方を第１の出力線に出力し、他方を第２
の出力線に出力し、サンプルホールド手段の各々は、第
１の出力線からの出力を水平方向の並びにおける奇数番
目の液晶画素に供給する第１のサンプルホールド手段
と、第２の出力線からの出力を水平方向の並びにおける
偶数番目の液晶画素に供給する第２のサンプルホールド
手段とを備える。

【００４８】請求項３に係る液晶表示装置は、請求項２
に係る液晶表示装置であって、時分割手段が、第１のク
ロック信号に基づき、映像信号をＡ／Ｄ変換してサンプ
リング信号を生成する手段と、第１のクロック信号に基
づき、第１の制御信号に応じてサンプリング信号を記憶
し、第２のクロック信号に応じて記憶したサンプリング
信号を読出す第１の記憶手段と、第１のクロック信号に
基づき、第２の制御信号に応じてサンプリング信号を記
憶し、第２のクロック信号に応じて記憶したサンプリン
グ信号を読出す第２の記憶手段と、第２のクロック信号
に基づき、第１の記憶手段から読出したサンプリング信
号をＤ／Ａ変換して第１の映像信号を生成する手段と、
第２のクロック信号に基づき、第２の記憶手段から読出
したサンプリング信号をＤ／Ａ変換して第２の映像信号
を生成する手段とを含む。

【００４９】請求項４に係る液晶表示装置は、請求項３
に係る液晶表示装置であって、第１のフィールド切換信
号が、垂直同期信号の論理レベルの変化に基づき、その
論理レベルを反転し、第２のフィールド切換信号が、第
１のフィールド切換信号の論理レベルの変化に基づき、
その論理レベルを反転し、切換制御信号が、第１のフィ
ールド切換信号の論理レベルの変化に伴い、第２のフィ
ールド切換信号の論理レベルに基づきその論理レベルが
決定され、かつ水平同期信号の論理レベルの変化に基づ
き反転し、第１のクロック信号が、水平同期信号の論理
レベルの変化に同期し、かつ繰返し所定の周期で立上が
り、第２のクロック信号が、水平同期信号の論理レベル
の変化に同期し、かつ所定の周期の２倍の時間間隔で立
上がり、第１の制御信号が、切換信号の論理レベルの変
化に基づきその論理レベルが決定され、かつ第１のクロ
ック信号に同期して反転し、第２の制御信号が、第１の
制御信号を反転したものである。

【００５０】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１におけ
る液晶表示装置１００の構成を示す概略ブロック図であ
る。なお、図９の従来の液晶表示装置３００と共通する
構成要素には、同一番号および同一参照符号を付してそ
の説明を省略する。

【００５１】図１における本発明の実施の形態１の液晶
表示装置１００が従来の液晶表示装置３００と異なるの
は、以下の点にある。すなわち、従来の２相分割回路３
１に代えて２相分割回路２を備えること、および切換回
路１７を備えること、およびタイミングコントローラ３
２に代えて２相分割回路２と切換回路１７と極性反転回
路Ａ ５と極性反転回路Ｂ ６とを制御する信号を生成
するタイミングコントローラ９を備えることにある。

【００５２】２相分割回路２は、タイミングコントロー
ラ９の制御に基づき、一水平走査期間毎に、映像信号Ｒ
を第１の映像信号ＲＡと第２の映像信号ＲＢとに時分割
する。そして、第１の映像信号ＲＡは信号処理回路Ａ
１５で信号処理され第３の映像信号ＳＲＡとなり、第２
の映像信号ＲＢは、信号処理回路Ｂ １６で信号処理さ
れ第４の映像信号ＳＲＢとなる。切換回路１７は、タイ
ミングコントローラ９の制御に基づき、第３の映像信号
ＳＲＡと第４の映像信号ＳＲＢとを受けて、一方を第１
のサンプルホールド回路７に出力し、他方を第２のサン
プルホールド回路８に出力する。

【００５３】図２は、本発明の実施の形態１の液晶表示
装置１００を用いた場合における、液晶モジュール１の
各液晶画素に供給される画素データの状態を示す模式図
である。簡単のため、水平ライン数ｉ＝５、ドット数ｊ
＝５として表示する。

【００５４】図２において、Ａ＋は、画素データが信号
処理回路Ａ １５で処理された第３の映像信号ＳＲＡか
らなる正極性の信号であることを示し、Ａ−は、画素デ
ータが信号処理回路Ａ １５で処理された第３の映像信
号ＳＲＡからなる負極性の信号であることを示し、Ｂ＋
は、画素データが信号処理回路Ｂ １６で処理された第
４の映像信号ＳＲＢからなる正極性の信号であることを
示し、Ｂ−は、画素データが信号処理回路Ｂ １６で処
理された第４の映像信号ＳＲＢからなる負極性の信号で
あることを示す。

【００５５】図２に示した、液晶表示装置１００を用い
た表示画面においては、各ラインに注目するとライン反
転による交流駆動が実現されている。

【００５６】さらに、特定の液晶画素Ｇ（ｎ、ｍ）に注
目すると、ある２フィールドにおいて、液晶画素Ｇ
（ｎ、ｍ）に第３の映像信号ＳＲＡからなる信号が書込
まれたならば、その液晶画素Ｇ（ｎ、ｍ）と水平方向お
よび垂直方向に隣接する液晶画素には、第４の映像信号
ＳＲＢからなる信号が書込まれる。そして続く２フィー
ルドにおいては、液晶画素Ｇ（ｎ、ｍ）に第４の映像信
号ＳＲＢからなる信号が書込まれ、液晶画素Ｇ（ｎ、
ｍ）と水平方向および垂直方向に隣接する液晶画素に
は、第３の映像信号ＳＲＡからなる信号が書込まれる。

【００５７】すなわち、液晶画素Ｇ（ｎ、ｍ）には、４
フィールドを１周期として、第３の映像信号ＳＲＡから
なる正極性の信号と第３の映像信号ＳＲＡからなる負極
性の信号と第４の映像信号ＳＲＢからなる正極性の信号
と第４の映像信号ＳＲＢからなる負極性の信号とが順次
書込まれる。

【００５８】以下、本発明の実施の形態１における液晶
表示装置１００の構成および動作について説明する。

【００５９】図３は、本発明の実施の形態１における２
相分割回路２の構成を示す概略ブロック図である。

【００６０】２相分割回路２は、Ａ／Ｄ変換回路１０
と、第１のメモリ１１と、第２のメモリ１２と、Ｄ／Ａ
変換回路１３、１４とを含む。

【００６１】Ａ／Ｄ変換回路１０は、後述するタイミン
グコントローラ９から受ける第１のクロック信号ＣＬＫ
１に基づき、入力した映像信号ＲをＡ／Ｄ変換し、サン
プリング信号ＺＲを生成する。

【００６２】第１のメモリ１１は、第１のクロック信号
ＣＬＫ１の立上がりに応じて、同じくタイミングコント
ローラ９から受ける第１のライトイネーブル信号ＥＮ１
に基づき、サンプリング信号ＺＲを記憶する。そして、
タイミングコントローラ９から受ける第２のクロック信
号ＣＬＫ２に応じて、記憶したサンプリング信号ＺＲを
読出す。

【００６３】第２のメモリ１２は、第１のクロック信号
ＣＬＫ１の立上がりに応じて、タイミングコントローラ
９から受ける第２のライトイネーブル信号ＥＮ２に基づ
き、サンプリング信号ＺＲを記憶する。そして、第２の
クロック信号ＣＬＫ２に応じて、記憶したサンプリング
信号ＺＲを読出す。

【００６４】より具体的には、第１のメモリ１１は、第
１のクロック信号ＣＬＫ１の立上がり時点で第１のライ
トイネーブル信号ＥＮ１がＨレベルからＬレベルに立下
がると、サンプリング信号ＺＲを取込み記憶する。一
方、第２のメモリ１２は、第１のクロック信号ＣＬＫ１
の立上がり時点で第２のライトイネーブル信号ＥＮ２が
ＨレベルからＬレベルに立下がると、サンプリング信号
ＺＲを取込み記憶する。

【００６５】Ｄ／Ａ変換回路１３は、タイミングコント
ローラ９から受ける第２のクロックＣＬＫ２に応じて、
第１のメモリ１１から読出されたサンプリング信号ＺＲ
に基づき、第１の映像信号ＲＡを生成する。

【００６６】Ｄ／Ａ変換回路１４は、第２のクロックＣ
ＬＫ２に応じて、第２のメモリ１２から読出されたサン
プリング信号ＺＲに基づき第２の映像信号ＲＢを生成す
る。

【００６７】この第１の映像信号ＲＡは、信号処理回路
Ａ １５に出力され、かつ第２の映像信号ＲＢは、信号
処理回路Ｂ １６に出力される。

【００６８】図４は、本発明の実施の形態１の２相分割
回路２における映像信号Ｒと第１の映像信号ＲＡと第２
の映像信号ＲＢとの関係を示す模式図である。図４にお
いて、、、、、…は、液晶モジュール１のある
特定の水平ラインにおける１ドット目、２ドット目、３
ドット目、４ドット目、…の液晶画素に供給する信号を
示す。

【００６９】より具体的には、２相分割回路２は、タイ
ミングコントローラ９の制御に基づいて、水平方向の奇
数ドット目の液晶画素Ｇ（ｉ，ｊ）に供給する画素デー
タからなるアナログ信号および偶数ドット目の液晶画素
Ｇ（ｉ，ｊ）に供給する画素データからなるアナログ信
号を生成し、図４の右欄に示すように一方を第１の映像
信号ＲＡとし、他方を第２の映像信号ＲＢとして出力す
る。

【００７０】続いて、図５を参照して、タイミングコン
トローラ９において生成される各種信号について説明す
る。

【００７１】タイミングコントローラ９は、タイミング
コントローラ３２の基本的な機能に加え、第１のクロッ
ク信号ＣＬＫ１と、第２のクロック信号ＣＬＫ２と、第
１のライトイネーブル信号ＥＮ１と、第２のライトイネ
ーブル信号ＥＮ２と、切換制御信号Ｗと、第１のフィー
ルド切換信号Ｆ１と、第２のフィールド切換信号Ｆ２と
を生成する。

【００７２】第１のフィールド切換信号Ｆ１は、１フィ
ールドの期間を検出する信号であり、外部から垂直同期
信号Ｖを受けて、１フィールドごとに反転する。

【００７３】第２のフィールド切換信号Ｆ２は、２フィ
ールドの期間を検出する信号であり、第１のフィールド
切換信号Ｆ１がＬレベルからＨレベルに立上がる（もし
くは、ＨレベルからＬレベルに立下がる）ごとに、その
論理レベルを反転する。

【００７４】切換制御信号Ｗは、１水平走査期間を検出
する信号であり、水平同期信号Ｈを受けて、水平同期信
号ＨのＨレベルからＬレベルの立下がり（もしくは、Ｌ
レベルからＨレベルの立上がり）に応じて、その論理レ
ベルを反転し、さらに、第２のフィールド切換信号Ｆ２
に応じて、２フィールドごとに、その論理レベルの初期
値を設定する。

【００７５】より具体的には、第２のフィールド切換信
号Ｆ２がＨレベルからＬレベルに立下がる（もしくは、
ＬレベルからＨレベルに立上がる）と、切換制御信号Ｗ
の論理レベルをＬレベルに初期設定し、第２のフィール
ド切換信号Ｆ２がＬレベルからＨレベルに立上がる（も
しくは、ＨレベルからＬレベルに立下がる）と、切換制
御信号Ｗの論理レベルをＨレベルに初期設定する。

【００７６】なお、切換制御信号Ｗは、後述するよう
に、第１のライトイネーブル信号ＥＮ１の論理レベルの
初期値と、第２のライトイネーブル信号ＥＮ２の論理レ
ベルの初期値とを制御する。

【００７７】第１のクロック信号ＣＬＫ１は、映像信号
Ｒをサンプリングするための信号であり、切換制御信号
Ｗの論理レベルが反転するタイミングに同期して立上が
る。さらに、たとえばＳＶＧＡ規格であれば、１水平走
査期間内において、８００の液晶画素に供給する画素デ
ータをサンプリングするため、１水平走査期間内に約１
０００個のパルスを含むように構成する。

【００７８】第２のクロック信号ＣＬＫ２は、映像信号
Ｒをサンプリングしたサンプリング信号ＺＲから第１の
映像信号ＲＡと第２映像信号ＲＢとを生成するための信
号であり、第１のクロック信号ＣＬＫ１の２回の立上が
りに対して１回立上がるように構成する。

【００７９】第１のライトイネーブル信号ＥＮ１は、第
１のメモリ１１へのサンプリング信号ＺＲの書込を制御
する信号であり、第２のライトイネーブル信号ＥＮ２
は、第２のメモリ１２へのサンプリング信号ＺＲの書込
を制御するための信号である。

【００８０】ここで、第１のメモリ１１は、第１のクロ
ックＣＬＫ１の立上がり時点での第１のライトイネーブ
ル信号ＥＮ１の論理レベルの推移を検出してサンプリン
グ信号ＺＲを記憶し、第２のメモリ１２は、第１のクロ
ック信号ＣＬＫ１の立上がり時点での第２のライトイネ
ーブル信号ＥＮ２の論理レベルの推移を検出してサンプ
リング信号ＺＲを記憶する。

【００８１】したがって、前述したように、サンプリン
グ信号ＺＲに含まれる水平方向の奇数ドット目の液晶画
素Ｇ（ｉ，ｊ）に供給される画素データと、水平方向の
偶数ドット目の液晶画素Ｇ（ｉ，ｊ）に供給される画素
データとを２つのメモリに振り分けるため、第１のライ
トイネーブル信号ＥＮ１と第２のイネーブル信号ＥＮ２
とはともに、第１のクロック信号ＣＬＫ１の立上がりに
応じてその論理レベルを反転し、かつ第１のライトイネ
ーブル信号ＥＮ１の論理レベルと第２のライトイネーブ
ル信号ＥＮ２の論理レベルとは、同一時刻において反転
した関係にあるように構成する。

【００８２】さらに、切換制御信号Ｗの論理レベルが反
転するタイミングに同期して、第１のライトイネーブル
信号ＥＮ１の論理レベルと第２のライトイネーブル信号
ＥＮ２の論理レベルとの初期値を設定する。

【００８３】具体的には、切換制御信号ＷがＨレベルか
らＬレベルに立下がる（もしくは、ＬレベルからＨレベ
ルの立上がる）と、第１のライトイネーブル信号ＥＮ１
の論理レベルをＬレベルとし、第２のライトイネーブル
信号ＥＮ２の論理レベルをＨレベルとする。一方、切換
制御信号ＷがＬレベルからＨレベルの立上がる（もしく
は、ＨレベルからＬレベルの立下がる）と、第１のライ
トイネーブル信号ＥＮ１の論理レベルをＨレベルとし、
第２のライトイネーブル信号ＥＮ２の論理レベルをＬレ
ベルと設定する。

【００８４】この結果、切換制御信号ＷがＨレベルであ
る期間（１水平走査期間）とＬレベルである期間（１水
平走査期間）とでは、第１のライトイネーブル信号ＥＮ
１と第２のライトイネーブル信号ＥＮ２との関係は逆転
する。さらに、第２のフィールド切換信号Ｆ２がＨレベ
ルである期間（２フィールド期間）、切換制御信号Ｗ
は、１フィールドごとに、Ｈ、Ｌ、Ｈ、…と変化し、第
２のフィールド切換信号Ｆ２がＬレベルである場合（続
く２フィールド期間）切換制御信号Ｗは、１フィールド
ごとにＬ、Ｈ、Ｌ、…と変化する。

【００８５】したがって、たとえば、第Ｋおよび第（Ｋ
＋１）フィールドの第Ｎ番目の水平走査期間において
は、第１のメモリ１１に記憶されるサンプリング信号Ｚ
Ｒに基づく第１の映像信号ＲＡは、水平方向の奇数ドッ
ト目の液晶画素Ｇ（ｉ，ｊ）に供給される画素データを
含むアナログ信号であり、第２のメモリ１２に記憶され
るサンプリング信号に基づく第２の映像信号ＲＢは、水
平方向の偶数ドット目の液晶画素Ｇ（ｉ，ｊ）に供給さ
れる画素データを含むアナログ信号となる。そして、第
（Ｋ＋２）および第（Ｋ＋３）フィールドの第Ｎ番目の
水平走査期間においては、第１の映像信号ＲＡは、水平
方向の偶数ドット目の液晶画素Ｇ（ｉ，ｊ）に供給され
る画素データを含むアナログ信号となり、第２の映像信
号ＲＢは、水平方向の奇数ドット目の液晶画素Ｇ（ｉ，
ｊ）に供給される画素データを含むアナログ信号とな
る。

【００８６】以下、簡単のため、切換制御信号ＷがＬレ
ベルである期間においては、第１の映像信号ＲＡは、水
平方向の奇数ドット目の液晶画素Ｇ（ｉ，ｊ）に供給さ
れる画素データを含むアナログ信号であり、第２の映像
信号ＲＢは、水平方向の偶数ドット目の液晶画素Ｇ
（ｉ，ｊ）に供給される画素データを含むアナログ信号
とし、切換制御信号Ｗが、Ｈレベルである期間において
は、第１の映像信号ＲＡは、水平方向の偶数ドット目の
液晶画素Ｇ（ｉ，ｊ）に供給される画素データを含むア
ナログ信号とし、第２の映像信号ＲＢは、水平方向の奇
数ドット目の液晶画素Ｇ（ｉ，ｊ）に供給される画素デ
ータを含むアナログ信号であるとする。

【００８７】続いて、映像処理回路Ａ ３および映像処
理回路Ｂ ４は、従来と同じ機能を有する。

【００８８】極性反転回路Ａ ５および極性反転回路Ｂ
６は、タイミングコントローラ９からの切換制御信号
Ｗに基づき、１水平走査期間ごとに、入力した信号の極
性を反転する。

【００８９】続いて、切換回路１７の動作について説明
する。切換回路１７は、タイミングコントローラ９の制
御に基づき、第１の映像信号ＲＡに基づく第３の映像信
号ＳＲＡと第２の映像信号ＲＢに基づく第４の映像信号
ＳＲＢとを受けて、選択的に、一方を第１のサンプルホ
ールド回路７に出力し、他方を第２のサンプルホールド
回路８に出力する。

【００９０】ここで、第１のサンプルホールド回路７の
出力線は液晶モジュール１の水平方向の奇数ドット目の
液晶画素Ｇ（ｉ，ｊ）と接続され、第２のサンプルホー
ルド回路８の出力線は液晶モジュール１の水平方向の偶
数ドット目の液晶画素Ｇ（ｉ，ｊ）と接続されている。

【００９１】したがって、より具体的には、切換制御信
号ＷがＬレベルの期間においては、前述したように第１
の映像信号ＲＡは水平方向の奇数ドット目の液晶画素Ｇ
（ｉ，ｊ）に供給される画素データからなるアナログ信
号であるので、第３の映像信号ＳＲＡを第１のサンプル
ホールド回路７に出力し、他方の第４の映像信号ＳＲＢ
を第２のサンプルホールド回路８に出力する。

【００９２】一方、切換制御信号ＷがＨレベルの期間に
おいては、第１の映像信号ＲＡは、水平方向の偶数ドッ
ト目の液晶画素Ｇ（ｉ，ｊ）に供給される画素データか
らなるアナログ信号であるので、第３の映像信号ＳＲＡ
を第２のサンプルホールド回路８に出力し、他方の第４
の映像信号ＳＲＢを第１のサンプルホールド回路７に出
力する。さらに、切換制御信号Ｗの信号レベルの変化の
順は、２フィールドごとに切換わる。

【００９３】この結果、図２に示したように、ある液晶
画素Ｇ（ｎ、ｍ）の水平方向および垂直方向に隣接する
液晶画素には、液晶画素Ｇ（ｎ、ｍ）と異なる信号経
路、すなわち信号処理回路Ａ １５もしくは信号処理回
路Ｂ １６のいずれか一方で処理された信号が供給され
るとともに、２フィールドごとに、その供給される信号
経路が切換わる。

【００９４】なお、前述したように第１の極性反転回路
Ａ ５および第２の極性反転回路Ｂ６は、切換制御信号
Ｗに基づき、入力した信号の極性を反転する。したがっ
て、第１の極性反転回路Ａ ５もしくは第２の極性反転
回路Ｂ ６のいずれか一方に切換制御信号Ｗを入力し、
他方に切換制御信号Ｗを反転した信号／Ｗを入力するこ
とにより、ドット反転による交流駆動も可能となる。

【００９５】したがって本発明の実施の形態１の液晶表
示装置１００を用いることで、視覚的には、４フィール
ドで平均化した信号を感知することになり、表示画面上
の輝度斑等による表示品質の低下を防止することができ
る。

【００９６】

【発明の効果】以上のように、この発明によれば、高精
細化された液晶モジュールに映像信号を供給する液晶表
示装置において、映像信号の処理過程に生じる電圧レベ
ルのばらつきに基づく表示品質の低下を防止し、高品質
な液晶表示を実現することが可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態１における液晶表示装置の
構成を示す概略ブロック図である。

【図２】本発明の実施の形態１の液晶表示装置を用いた
場合における液晶表示画面上の画素データの状態を示す
模式図である。

【図３】本発明の実施の形態１における２相分割回路の
構成を示す概略ブロック図である。

【図４】本発明の実施の形態１における２相分割回路で
生成される第１の映像信号および第２の映像信号と入力
映像信号との関係を示す模式図である。

【図５】本発明の実施の形態１におけるタイミングコン
トローラで生成される信号の関係を示すタイミングチャ
ート図である。

【図６】従来の液晶表示装置の構成を示す概略ブロック
図である。

【図７】液晶モジュールの構成を概略的に示す回路図で
ある。

【図８】図６における液晶表示装置を用いた場合におけ
る液晶表示画面上の画素データの状態を示す模式図であ
る。

【図９】従来の他の液晶表示装置の構成を示す概略ブロ
ック図である。

【図１０】図９における液晶表示装置を用いた場合にお
ける液晶表示画面上の画素データの状態を示す模式図で
ある。

【符号の説明】

１００、２００、３００ 液晶表示装置 １ 液晶モジュール ２、３１ ２相分割回路 ３ 映像処理回路Ａ ４ 映像処理回路Ｂ ５１ 映像処理回路 ５ 極性反転回路Ａ ６ 極性反転回路Ｂ ５２ 極性反転回路 ７ 第１のサンプルホールド回路 ８ 第２のサンプルホールド回路 ５３ サンプルホールド回路 １０ Ａ／Ｄ変換回路 １１ 第１のメモリ １２ 第２のメモリ １３、１４ Ｄ／Ａ変換回路 １７ 切換回路 ９、５４、３２ タイミングコントローラ Ｇ（ｎ、ｍ） 液晶画素 ＡＲ（ｉ） アドレス線 Ｄ（ｊ） データ線 ＤＢ１〜ＤＢ３ 出力線 ＮＴ ＮＭＯＳ Ｃ 記憶用コンデンサ ＭＣ 液晶セル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 児玉 和則 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 水平方向および垂直方向のマトリックス
   状に配列された複数の液晶画素からなる液晶モジュール
   と、 前記映像信号を、１水平走査期間ごとに、複数の映像信
   号に時分割する時分割手段と、 前記時分割した複数の映像信号のそれぞれについて前記
   画素に供給するために映像処理し、極性を反転する、前
   記時分割した映像信号に対応する複数の映像処理手段
   と、 それぞれの前記複数の映像処理手段の出力を、複数の出
   力線に振り分ける切換手段と、 前記各々の出力線からの出力を前記水平方向の並びにお
   ける特定の前記画素に供給する、前記出力線のそれぞれ
   に対応する複数のサンプルホールド手段と、 前記時分割手段と、前記複数の映像処理手段と、前記切
   換手段とを制御する信号を生成するタイミング生成手段
   とを備える、液晶表示装置。
2. 【請求項２】 前記タイミング信号生成手段の生成する
   信号は、 第１のフィールド切換信号と、第２のフィールド切換信
   号と、切換制御信号と、第１のクロック信号と、第２の
   クロック信号と、第１の制御信号と、第２の制御信号と
   であり、 前記時分割手段は、 前記第１のクロック信号と、前記第２のクロック信号
   と、前記第１の制御信号と、前記第２の制御信号とを受
   けて、前記一水平走査期間毎に、前記水平方向の並びに
   おける奇数番目の前記液晶画素に供給する複数の画素デ
   ータからなるアナログ信号と前記水平方向の並びにおけ
   る偶数番目の前記液晶画素に供給する複数の画素データ
   からなるアナログ信号とを生成し、いずれか一方を第１
   の映像信号とし、かつ他方を第２の映像信号として出力
   し、 前記映像処理手段の各々は、 前記第１の映像信号を映像処理し、前記一水平走査期間
   毎に、前記切換制御信号に応じて極性を反転する第１の
   映像処理手段と、 前記第２の映像信号を映像処理し、前記一水平走査期間
   毎に、前記切換制御信号に応じて極性を反転する第２の
   映像処理手段とを備え、 前記切換手段は、 前記第１の映像処理手段の出力と前記第２の映像処理手
   段の出力とを受けて、前記一水平走査期間毎に、前記切
   換制御信号に基づき、前記第１の映像処理手段の出力も
   しくは前記第２の映像処理手段の出力のいずれか一方を
   第１の出力線に出力し、他方を第２の出力線に出力し、 前記サンプルホールド手段の各々は、 前記第１の出力線からの出力を前記水平方向の並びにお
   ける奇数番目の前記液晶画素に供給する第１のサンプル
   ホールド手段と、 前記第２の出力線からの出力を前記水平方向の並びにお
   ける偶数番目の前記液晶画素に供給する第２のサンプル
   ホールド手段とを備える、請求項１記載の液晶表示装
   置。
3. 【請求項３】 前記時分割手段は、 前記第１のクロック信号に基づき、前記映像信号をＡ／
   Ｄ変換してサンプリング信号を生成する手段と、 前記第１のクロック信号に基づき、前記第１の制御信号
   に応じて前記サンプリング信号を記憶し、前記第２のク
   ロック信号に応じて前記記憶したサンプリング信号を読
   出す第１の記憶手段と、 前記第１のクロック信号に基づき、前記第２の制御信号
   に応じて前記サンプリング信号を記憶し、前記第２のク
   ロック信号に応じて前記記憶したサンプリング信号を読
   出す第２の記憶手段と、 前記第２のクロック信号に基づき、前記第１の記憶手段
   から読出した前記サンプリング信号をＤ／Ａ変換して前
   記第１の映像信号を生成する手段と、 前記第２のクロック信号に基づき、前記第２の記憶手段
   から読出した前記サンプリング信号をＤ／Ａ変換して前
   記第２の映像信号を生成する手段とを含む、請求項２記
   載の液晶表示装置。
4. 【請求項４】 前記第１のフィールド切換信号は、前記
   垂直同期信号の論理レベルの変化に基づき、その論理レ
   ベルを反転し、 前記第２のフィールド切換信号は、前記第１のフィール
   ド切換信号の論理レベルの変化に基づき、その論理レベ
   ルを反転し、 前記切換制御信号は、前記第１のフィールド切換信号の
   論理レベルの変化に伴い、前記第２のフィールド切換信
   号の論理レベルに基づきその論理レベルが決定され、か
   つ前記水平同期信号の論理レベルの変化に基づき反転
   し、 前記第１のクロック信号は、前記水平同期信号の論理レ
   ベルの変化に同期し、かつ繰返し所定の周期で立上が
   り、 前記第２のクロック信号は、前記水平同期信号の論理レ
   ベルの変化に同期し、かつ前記所定の周期の２倍の時間
   間隔で立上がり、 前記第１の制御信号は、前記切換信号の論理レベルの変
   化に基づきその論理レベルが決定され、かつ前記第１の
   クロック信号に同期して反転し、 前記第２の制御信号は、前記第１の制御信号を反転した
   ものである、請求項３記載の液晶表示装置。