JP2003228339A - 液晶表示装置およびその駆動方法 - Google Patents

液晶表示装置およびその駆動方法

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Abstract

(57)【要約】 【課題】 データ線の負荷容量により影響を受けること
なく高精度のＤＡ変換を行う。 【解決手段】 データドライバ２０内に設けられたシリ
アルデジタル／アナログ変換回路（ＳＤＡＣ）１０1〜
１０4は、隣接する２本のデータ線毎に設けられ、その
２本のデータ線の負荷容量を用いてパラレル／シリアル
変換回路（ＰＳＣ）１０1〜１０8のうちの奇数画素列の
画素に対応したＰＳＣからのデータを順次アナログデー
タに変換して奇数画素列の画素に印加し、偶数画素列の
画素に対応したＰＳＣからのデータを順次偶数画素列の
画素に印加する。ＳＤＡＣ１０1〜１０4の誤差要因は２
つの負荷容量の容量差のみで決まるため、液晶表示装置
を多結晶シリコンにより構成してＴＦＴの特性が変動し
た場合でもＳＤＡＣ１０1〜１０4の出力誤差の原因とは
ならない。そのため、データ線の負荷容量により影響を
受けることなく高精度のＤＡ変換を行える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の画素がマト
リクス状に配置された画素マトリクスを備えた液晶表示
装置に関し、特に、デジタル映像信号を入力して画素マ
トリクスの各画素を駆動するための液晶表示装置および
その駆動方法に関する。
【０００２】
【従来の技術】現在の液晶表示装置では、各画素にアク
ティブ素子であるＴＦＴ（薄膜トランジスタ）を設けた
アクティブマトリクス型液晶表示装置が、その良好な表
示特性から主流となっている。その中でも特に、アクテ
ィブ素子として多結晶シリコン（poly-Si：ポリシリコ
ン）ＴＦＴを用いたものに主流が移りつつある。これ
は、各が画素に多結晶シリコンＴＦＴを用いた場合、画
素ＴＦＴ以外に、画素ＴＦＴのゲートに接続されるゲー
ト線を駆動するゲートドライバ、画素ＴＦＴのソース端
子に接続されるデータ線を駆動するデータドライバを、
画素が作り込まれるガラス基板上に同時に作製すること
ができるからである。これにより、液晶表示装置と外部
回路の接続端子数を大幅に削減でき、液晶表示装置モジ
ュールの小型化と、外部回路の簡略化に伴う低価格化を
実現することができる。しかしながら、多結晶シリコン
ＴＦＴはその特性ばらつきが単結晶シリコントランジス
タに比較し大きいため、高精度なアナログ回路を実現す
るのが困難であった。そのため、アナログ信号である映
像信号を扱うデータドライバは、外部回路から供給され
る信号をサンプリングする単純なスイッチと、そのスイ
ッチを制御する走査回路とで構成されることが多い。液
晶素子に印加する電圧が対向電極に対し±５Ｖ程度必要
であることから、液晶表示装置に供給されるアナログ映
像信号は１０Ｖ程度の電圧振幅となる。また、アナログ
映像信号の周波数も数ＭＨｚから十数ＭＨｚと比較的高
く、映像信号を液晶表示装置に供給する外部回路の大き
な負担となっている。
【０００３】このような理由から、映像信号をデジタル
データの形で液晶表示装置に供給し、液晶表示装置にお
いてアナログ信号に変換することで、外部回路の簡略化
と低価格化を実現する試みが多く行われてきた。具体的
には、データドライバ内にＤＡＣを設けることにより液
晶表示装置がデジタルの映像信号を扱うことができるよ
うにすることが行われている。このような液晶表示装置
のデータドライバに使用されるＤＡＣの代表的な例を図
２４に示す。図２４に示したＤＡＣ５０は“SID（SOCIE
TY FOR INFORMATION DISPLAY）96 Digest p22-24,Y. Ma
tsueda”において報告されている多結晶シリコンＴＦＴ
によるデータドライバ用ＤＡＣ（Digital-Analog-Conve
rter）を等価的に示したものである。このＤＡＣ５０は
一般的に容量アレイ型ＤＡＣと呼ばれているものの変形
であり、バイナリに重み付けされた容量アレイＣ1〜Ｃn
と、補助容量Ｃ0、ＤＡＣ５０の負荷となるデータ線の
負荷容量（寄生容量）Ｃdとの間の電荷再分配によりデ
ジタル／アナログ変換がなされる。この構成の場合、Ｄ
ＡＣ５０を容量Ｃ1〜Ｃnとスイッチで構成することが可
能であることから、素子特性ばらつきが大きい多結晶シ
リコンＴＦＴを用いても比較的に精度の高いＤＡＣが実
現できるというメリットがある。
【０００４】しかしながらこの方式では以下のような２
つの問題が生ずる。１つは、ここに記載されているＤＡ
Ｃ５０は、一般的な容量アレイ型ＤＡＣとは異なり、Ｄ
ＡＣ５０の出力をアナログアンプを通さずに直接負荷で
あるデータ線に供給するため、その出力電圧が容量アレ
イＣ1〜Ｃnに印加する電圧よりも小さくなってしまうと
いう問題である。この問題を解決するには負荷であるデ
ータ線の負荷容量Ｃdと同程度かそれ以上の容量値を持
つ容量アレイを作り込まなければならない。この場合Ｄ
ＡＣ５０の回路面積が大きくなるという新たな問題が生
ずる。もう１つの問題は、ＤＡＣ５０の分解能を高くす
ると回路面積も同時に大きくなってしまうという問題で
ある。これは分解能（デジタルデータビット数）と容量
アレイの数が等しくなる事に起因する。
【０００５】
【発明が解決しようとする課題】上述した従来の液晶表
示装置では、特性変動の大きい多結晶シリコンＴＦＴを
用いて構成した液晶表示装置上に、デジタルデータの映
像信号を処理するためのＤＡＣをを構成しようとする
と、下記のような問題点があった。 （１）ＤＡＣの出力電圧がデータ線の負荷容量による影
響を受けて小さくなってしまいＤＡ変換の精度が低下し
てしまう。 （２）デジタルデータである映像信号のビット数だけ容
量アレイの数が必要となるため、ＤＡＣの分解能を高く
すると回路面積が増大してしまう。
【０００６】本発明の目的は、データ線の負荷容量によ
り影響を受けることなく高精度のＤＡ変換を行うことが
できるＤＡＣを備えた液晶表示装置を提供することであ
る。
【０００７】また、本発明の他の目的は、分解能を高く
しても回路面積が増大しないＤＡＣを備えた液晶表示装
置を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の液晶表示装置は、複数の画素がマトリクス
状に配置された画素マトリクスと、前記各画素に設けら
れた画素ＴＦＴのソース端子に接続されるデータ線を駆
動するデータドライバと、前記画素ＴＦＴのゲート端子
に接続されるゲート線を駆動するゲートドライバとから
構成される液晶表示装置において、前記画素マトリクス
では、各画素列毎に１本のデータ線が配線され、それぞ
れ奇数画素列の画素と偶数画素列の画素に接続された２
本のゲート線が各画素行毎に配線され、前記データドラ
イバが、データ線の本数と同数の出力を有するシフトレ
ジスタと、入力されたデジタル映像信号を前記シフトレ
ジスタの出力によりサンプリングする、画素行に含まれ
る画素数と同数のメモリと、前記複数のメモリに記憶さ
れた信号を、映像信号の下位ビットから各ビット毎に順
次出力する、前記メモリと同数のパラレル／シリアル変
換回路と、前記複数のデータ線のうちの隣接する２本の
データ線毎に設けられ、該２本のデータ線の負荷容量を
用いることにより、前記複数のパラレル／シリアル変換
回路のうちの奇数画素列の画素に対応したパラレル／シ
リアル変換回路からのデータを順次アナログデータに変
換して奇数画素列の画素に印加し、前記複数のパラレル
／シリアル変換回路のうちの偶数画素列の画素に対応し
たパラレル／シリアル変換回路からのデータを順次偶数
画素列の画素に印加する、画素行に含まれる画素数の半
数のシリアルデジタル／アナログ変換回路と、を備えて
いることを特徴とする。
【０００９】本発明によれば、シリアルデジタル／アナ
ログ変換回路は、パラレル／シリアル変換回路からの信
号を負荷となる２つのデータ線の負荷容量を用いてＤＡ
変換を行っているため、シリアルデジタル／アナログ変
換回路の誤差要因は２つの負荷容量の容量差のみで決ま
り、ＴＦＴは単純なスイッチとして働くだけである。そ
のため、液晶表示装置を多結晶シリコンにより構成して
ＴＦＴの特性が変動した場合でも、シリアルデジタル／
アナログ変換回路の出力誤差の原因とはならない。その
ため、ＤＡＣの出力電圧は、データ線の負荷容量により
影響を受けることなく高精度のＤＡ変換を行うことがで
きる。
【００１０】さらに、本発明、デジタルデータである映
像信号のＤＡ変換を行うＤＡＣ部分は、シリアルに転送
されてくるデジタルデータを順次変換するシリアルＤＡ
Ｃの構成を用いているため、変換する映像信号のビット
数に依存せずに一定である。そのため、入力する映像信
号のビットを増加させても、メモリおよびシリアル／パ
ラレル変換回路のみが増加するのみで、ＤＡＣ部分は増
加することがない。そのため、容量アレイ型ＤＡＣを用
いた従来の液晶表示装置と比較して多ビット化した際に
より少ない面積で実現することが可能となる。つまり、
デジタルデータである映像信号のビット数だけ容量アレ
イの数が必要となるため、ＤＡＣの分解能を高くしても
回路面積が増大することがない。
【００１１】また、本発明の他の液晶表示装置では、前
記複数のシリアルデジタル／アナログ変換回路が、それ
ぞれ、２つのパラレル／シリアル変換回路の出力のうち
のいずれかを選択するための第１のスイッチと、前記第
１のスイッチからの出力と第１の制御信号とを入力とす
るアンド回路と、一方の端子が第１の電源線に接続さ
れ、前記アンド回路の出力により制御される第２のスイ
ッチと、前記アンド回路の出力の論理を反転するインバ
ータと、一方の端子が第２の電源線に接続され、前記イ
ンバータの出力により制御される第３のスイッチと、一
方の端子が前記第２のスイッチの他方の端子および前記
第３のスイッチの他方の端子に接続され、他方の端子が
２本のデータ線のうちのいずれか一方に接続され、第２
の制御信号により制御される第４のスイッチと、２つの
端子が、前記２本のデータ線にそれぞれ接続され、第３
の制御信号により制御される第５のスイッチと、から構
成される。
【００１２】さらに、前記ゲートドライバを、前記画素
マトリクスの両側に設けられた第１および第２のゲート
ドライバにより構成し、前記２本のゲート線は、前記第
１および第２のゲートドライバにより共通して駆動され
るようにしてもよいし、前記第１および第２のゲートド
ライバによりそれぞれ独立して駆動されるようにしても
よい。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００１４】（第１の実施形態）本発明の第１の実施形
態の液晶表示装置の構成を図１を用いて説明する。ここ
では、説明のため映像信号Ｖ0〜Ｖ5のデータビット数を
６ビットとしている。
【００１５】本実施形態の液晶表示装置は、図１に示さ
れるように、複数の画素がマトリクス状に配置された画
素マトリクスと、各画素の画素ＴＦＴのソース端子に接
続されるデータ線を駆動するデータドライバ２０と、画
素ＴＦＴのゲート端子に接続されるゲート線を駆動する
ゲートドライバ４０1、４０2とで構成される。そして、
画素マトリクスは、各画素毎にアクティブ素子である画
素ＴＦＴと、そのドレイン端子に接続される液晶容量、
蓄積容量とで構成される。さらに、画素マトリクスで
は、各画素列毎に１本のデータ線が配線され、それぞれ
奇数画素列の画素と偶数画素列の画素に接続された２本
のゲート線が各画素行毎に配線されている。
【００１６】また、データドライバ２０は、データ線と
同数以上の出力を有するシフトレジスタ１１と、シフト
レジスタ１１の出力によりデジタル映像信号をサンプリ
ングするメモリＭＥＭa1〜ＭＥＭa4、ＭＥＭb1〜ＭＥＭ
b4と、メモリＭＥＭa1〜ＭＥＭa4、ＭＥＭb1〜ＭＥＭb4
に記憶された信号を各ビット毎に順次ＳＤＡＣ１０1〜
１０4へ出力するパラレル／シリアル変換回路（ＰＳ
Ｃ）１２1〜１２4と、８つのデータ線Ｄ１〜Ｄ８の２本
毎に設けられたＳＤＡＣ１０1〜１０4とで構成される。
ゲートドライバ４０1、４０2は、それぞれ画素行と同数
以上の出力を有するシフトレジスタと、そのシフトレジ
スタの出力を２分割するデコーダとから構成される。
【００１７】本実施形態の液晶表示装置は、ＳＤＡＣ１
０1〜１０4の構成と画素マトリクスの構成に特徴を有す
る。
【００１８】本実施形態におけるＳＤＡＣ１０1〜１０4
は、複数のデータ線のうちの隣接する２本のデータ線毎
に設けられ、この２本のデータ線の負荷容量を用いるこ
とにより、ＰＳＣ１２1〜１２8のうちの奇数画素列の画
素に対応したパラレル／シリアル変換回路からのデータ
を順次アナログデータに変換して奇数画素列の画素に印
加し、偶数画素列の画素に対応したパラレル／シリアル
変換回路からのデータを順次偶数画素列の画素に印加す
る。
【００１９】次にデータドライバ２０、ゲートドライバ
４０1、４０2に用いられている各要素回路の具体的な一
実施形態を説明する。図２は、データドライバ２０を構
成するシフトレジスタ１１の一例を示す回路図であり、
各出力端子毎に２つのクロックトインバータと１つのイ
ンバータで構成されている。このシフトレジスタ回路１
１は位相の異なる２つのクロック信号ＣＤ、／ＣＤとス
タート信号ＤＳＴにより制御される。
【００２０】図３はデータドライバ２０を構成するメモ
リＭＥＭan、ＭＥＭbn（ｎ＝１〜４）の一例を示す回路
図である。このメモリＭＥＭan、bnはシフトレジスタ１
１の出力信号ＳＰ（２ｎ）、ＳＰ（２ｎ−１）により、
外部から供給される映像信号Ｖ0〜Ｖ5をＤＦＦ（Ｄフリ
ップフロップ）にラッチする動作を行っている。
【００２１】図４はデータドライバ２０を構成するパラ
レル／シリアル変換回路（ＰＳＣ）１２1〜１２8の一例
を示す回路図であり、メモリＭＥＭan、ＭＥＭbnの出力
を、直列に接続されたＤＦＦに転送し、それを順次出力
する働きをする。メモリＭＥＭan、ＭＥＭbnからのデー
タ転送は制御信号ＴＤ、／ＴＤにより制御され、データ
の順次出力はクロック信号ＣＳＯ、ＣＳＥで制御され
る。このクロック信号ＣＳＯは、１つのＳＤＡＣに接続
された２つのＰＳＣの内、奇数番目のＰＳＣを制御する
ものであり、クロック信号ＣＳＥは偶数番目のＰＳＣを
制御するものである。
【００２２】図５はゲートドライバ４０1、４０2の一例
を示す回路図であり、２つのクロック信号ＣＧ、／ＣＧ
とスタート信号ＧＳＴとにより制御されるシフトレジス
タと、２つのアンド回路により構成され、制御信号ＥＧ
Ｏ、ＥＧＥによりシフトレジスタの出力を２つに分割す
るデコード回路とで構成される。
【００２３】次に、本実施形態の液晶表示装置の動作に
ついて図面を参照して詳細に説明する。
【００２４】本実施形態の液晶表示装置の動作の説明と
して、まず先にＳＤＡＣ１０1〜１０4の動作を等価回路
とタイミングチャートを用いて説明する。図６はＳＤＡ
Ｃ１０1〜１０4のうちの１回路分の等価回路を示してい
る。ＳＤＡＣ１０1は、２つのＰＳＣ１２1、１２2の出
力のうちのいずれかを選択するための２つのスイッチＳ
ＬＯ、ＳＬＥと、スイッチＳＬＯ、ＳＬＥからの出力と
制御信号ＲＳＴＤとを入力とするアンド回路１と、アン
ド回路１の出力により制御されるスイッチＳＷＤと、ア
ンド回路１の出力の論理を反転するインバータ２と、イ
ンバータ２の出力により制御されるスイッチＳＷＲと、
制御信号ＣＧで制御されるスイッチＳＷＧと、スイッチ
ＳＷＧと２本のデータ線に接続され制御信号ＤＩＶによ
り制御されるスイッチＳＷＶとから構成される。スイッ
チＳＷＤの各端子は電源線ＶＳとスイッチＳＷＧにそれ
ぞれ接続され、スイッチＳＷＲの各端子は電源線ＶＲと
スイッチＳＷＧにそれぞれ接続され、スイッチＳＷＧの
もう一方の端子は、ＤＡＣに接続される２本のデータ線
の内の１本に接続され、スイッチＳＷＶの２つの端子
は、ＤＡＣに接続される２本のデータ線にそれぞれ接続
される。画素マトリクスにおいては、既に述べたように
各画素行毎に２本のゲート線が設けられており、そのゲ
ート線と画素ＴＦＴのゲート端子の接続の特徴として、
１つのＤＡＣに接続された隣り合う２列の画素列の内、
一方が上述の１本のゲート線に接続され、もう一方が別
のゲート線に接続されていることを特徴としている。
【００２５】図６中スイッチＳＷＶに接続された２つの
負荷容量ＣＳ1、ＣＳ2はＳＤＡＣ１０1の負荷である２
本のデータ線の負荷容量を示しており、この回路の入力
端子であるＤは、ＰＳＣ１２1〜１２8からの出力を表し
ている。ここで、容量ＣＳ1とＣＳ2の容量値は等しいと
する。図７に動作を説明するためのタイミングチャート
を示す。この図７では、“１１０１０１”という６ビッ
トの信号がＤ端子から入力されてＤＡ変換される場合を
用いて具体的に説明する。
【００２６】液晶パネルの１行分の映像信号を画素マト
リクスに表示する１水平時間を1Ｈとすると、このＳＤ
ＡＣでは、奇数画素列に信号を書き込む期間（Ｔra〜Ｔ
wa）と偶数画素列に信号を書き込む期間（Ｔrb〜Ｔw
b）、そしてメモリＭＥＭan、ＭＥＭbnからＰＳＣ１２1
〜１２8へ信号を転送する期間（Ｔtf）に分けて動作す
る。まず、期間ＴraにおいてＲＳＴＤ信号がローレベル
となるためアンド回路１の出力はデータＤに関わらずロ
ーレベルとなりインバータ２の出力はハイレベルとな
り、スイッチＳＷＤがオフ、スイッチＳＷＲがオン状態
となる。また、制御信号ＣＧ、ＤＩＶがともにハイレベ
ルであるため、スイッチＳＷＧ、ＳＷＶ共にオン状態と
なる。そのため、負荷容量ＣＳ1、ＣＳ2共に電源線ＶＲ
の電圧が書き込まれリセットされる。
【００２７】次に、期間Ｔca0では、この回路にデジタ
ル化された映像信号の下位ビット信号ｄａ0が端子Ｄに
入力される。この時図６では、信号ｄａ0がハイレベ
ル、制御信号ＲＳＴＤ、ＣＧ、ＤＩＶがそれぞれハイレ
ベル、ハイレベル、ローレベルであるため、スイッチＳ
ＷＤがオン状態、スイッチＳＷＲがオフ状態、スイッチ
ＳＷＶがオフ状態となり、負荷容量ＣＳ2に電源線ＶＳ
の電圧が書き込まれる。
【００２８】期間Ｔda0では、ＣＧがローレベル、ＤＩ
Ｖがハイレベルとなるため、スイッチＳＷＧがオフ状
態、スイッチＳＷＶがオン状態となり、Ｔca0の期間に
負荷容量ＣＳ2に書き込まれた電荷がスイッチＳＷＶを
通して負荷容量ＣＳ1に分配されるため、２つの負荷容
量ＣＳ1、ＣＳ2のそれぞれの電圧Ｖcs1、Ｖcs2は下記の
式（１）に示された値となる。
【００２９】 Ｖcs1＝Ｖcs2＝１／２×(ＶＳ−ＶＲ)・・・（１） 同様に次ビットのデータｄａ1を期間Ｔca1、Ｔda1で変
換し、この動作を最上位ビットデータであるｄａ5まで
繰り返される。つまり、端子Ｄから入力された信号ｄａ
nがハイレベルの場合には負荷容量ＣＳ2に電源線ＶＳの
電圧が書き込まれた後に負荷容量ＣＳ1と負荷容量ＣＳ2
に書き込まれた電荷がスイッチＳＷＶにより平均化さ
れ、Ｄ端子から入力された信号ｄａnがロウレベルの場
合には負荷容量ＣＳ2に電源線ＶＲの電圧が書き込まれ
た後に負荷容量ＣＳ1と負荷容量ＣＳ2に書き込まれた電
荷がスイッチＳＷＶにより平均化される。このような処
理が順次行われることにより、期間Ｔda5の時点で２つ
の負荷容量の電圧は式（２）で示された値を取る。
【００３０】 Ｖcs1＝Ｖcs2＝Σ(２-n×Ｄan)×(ＶＳ−ＶＲ)・・・（２） ここで、Ｄanは下位ｎビット目のデータであり、“０”
または“１”のどちらかの値を取るものとしている。ま
た、ここに示した例では“０”がＤ端子のローレベルで
あり、“１”がハイレベルである。
【００３１】つまり、端子Ｄに順次入力されるｎビット
のデジタルデータ（ここでは６ビット）をアナログ値に
変換し電圧が２つの負荷容量ＣＳ1、ＣＳ2に書き込まれ
ることになる。ここで、奇数番目の画素列の画素ＴＦＴ
を制御するゲート信号ＧＯmが期間Ｔraから期間Ｔda5ま
でハイレベルで、期間Ｔwaの初めにローレベルへと変化
するため、奇数番目の画素列の画素にＶcs1の電圧が書
き込まれる。
【００３２】同様にＴrb〜Ｔwbまでの期間において、偶
数画素列へのデジタル化された映像信号Ｄb0〜Ｄb5が順
次入力されていくことにより、２つの負荷容量ＣＳ1、
ＣＳ2のそれぞれの電圧Ｖcs1、Ｖcs2は下記の式（３）
で示された値となる。
【００３３】 Ｖcs1＝Ｖcs2＝Σ(２-n×Ｄbn)×(ＶＳ−ＶＲ)・・・（３） ここで、Ｄbnは下位ｎビット目のデータであり、“０”
または“１”のどちらかの値を取るものとしている。ま
た、ここに示した例では“０”がＤ端子のローレベルで
あり、“１”がハイレベルである。
【００３４】この期間においては、偶数番目の画素列の
画素ＴＦＴを制御するゲート信号ＧＥmが期間Ｔrbから
期間Ｔdb5までハイレベルで、期間Ｔwbの初めにローレ
ベルへと変化するため、偶数番目の画素列の画素にＶcs
2の電圧が書き込まれる。
【００３５】ここで、電源線ＶＲを液晶表示装置の対向
電極電位ＶＣＯＭとし、画素に書き込む電圧としてＶＣ
ＯＭよりも高い電圧（正極性電圧）とした場合、電源線
ＶＳを液晶画素に印加される最も高い電圧ＶＨに設定す
ることで、画素に正極性のアナログ電圧を書き込むこと
が可能となる。同様にＶＣＯＭに対し低い電圧（負極性
電圧）を書き込む場合には、電源線ＶＲをＶＣＯＭと同
じ電位にし、電源線ＶＳを液晶画素に印加される最も低
い電圧ＶＬに設定することで、画素に負極性のアナログ
電圧を書き込むことが可能となる。これらＶＣＯＭ、Ｖ
Ｈ、ＶＬと液晶画素に印加される映像信号の関係を図８
に示す。
【００３６】以上説明した動作により、１水平期間に奇
数番目の画素列、偶数番目の画素列にアナログ変換され
た電圧が書き込まれ、この動作を画素行分繰り返すこと
で、画素マトリクス全体にアナログ変換された映像信号
を書き込むことが可能となる。
【００３７】次に、データドライバ２０全体の動作につ
いて、タイミングチャートを用い説明する。一般に、液
晶を駆動する場合、極性が一定である直流を印加し続け
ると液晶物質の劣化などの悪影響をもたらす。このよう
な不具合を防ぐために、所定のタイミングで印加電圧の
極性を反転して得た交流による駆動を行う交流駆動方式
が採用されている。ここでは、液晶の交流駆動のための
方式としてゲート線反転駆動を行う例を示している。こ
れ以外の反転駆動方式の実現方法については、後に説明
する。
【００３８】図９はデータドライバ２０の構成要素であ
るシフトレジス１１の動作を示すタイミングチャートで
ある。このシフトレジスタ１１はスタート信号ＤＳＴと
２相のクロック信号ＣＤ、／ＣＤにより制御される。ス
タート信号ＤＳＴは１水平期間（１Ｈ）の周期でパルス
が出力され、クロックは映像信号Ｖ0〜Ｖ5と同じ周波数
を持つパルスである。図２で示したシフトレジスタ１１
の各出力ＳＰ１〜ｎ＋１は、スタート信号ＤＳＴがハイ
レベルに変化してからＳＰ１、ＳＰ２、・・・の順にク
ロック周期と同じ長さのパルスを順次出力する。このパ
ルスは図３に示したメモリＭＥＭan、ＭＥＭbnのＤＦＦ
のクロック信号として供給されるので、これにより図１
で示したメモリＭＥＭa1、ＭＥＭb1、ＭＥＭa2、・・・
の順に、１画素行分の映像信号が順次サンプリングされ
る。
【００３９】図１０はＰＳＣ１２1〜１２8とＳＤＡＣ１
０1〜１０8の動作を示したタイミングチャートである。
まず、期間ＴtfにおいてＰＳＣ１２1〜１２8の制御信号
ＴＤがハイレベルとなり、その間にパルス信号ＣＳＯ、
ＣＳＥが印加されるため、メモリＭＥＭan、ＭＥＭbnに
保持されていた１画素行分のデータが全て同時にＰＳＣ
１２1〜１２8に転送される。次にＴra〜Ｔwaの記号で示
された奇数画素列に映像信号を書き込む期間となる。こ
の期間において、ＰＳＣ１２1〜１２8の出力を切り替え
る信号ＳＤＯ、ＳＤＥがハイレベル、ローレベルとなる
ため、スイッチＳＬＯがオン状態、スイッチＳＬＥがオ
フ状態となり、ＰＳＣ１２(2n-1)（ｎは正の自然数）の
出力がＳＤＡＣ１０1〜１０4に接続される。この期間で
のＳＤＡＣ１０1〜１０4の動作については既に説明して
あるので、ＰＳＣ１２1〜１２8からＳＤＡＣ１０1〜１
０4へのデータの転送についてのみ説明する。
【００４０】奇数画素列へのデータはメモリＭＥＭanに
保持されている。先のデータ転送期間Ｔtfにおいて、そ
のデータはＰＳＣ１２(2n-1)へ転送されているので、奇
数画素列へのデータはＰＳＣ１２(2n-1)に保持されてい
る。ここで、奇数画素列へのデータを保持しているＰＳ
Ｃ１２(2n-1)は、同じく偶数画素列へのデータを保持す
るＰＳＣ１２(2n)とは異なる制御信号で駆動されてお
り、この期間において、ＰＳＣ１２(2n-1)の制御信号Ｃ
ＳＯが期間Ｔca1、Ｔca2、・・・、Ｔca5の期間のみハ
イレベルとなる。そのため、期間Ｔca0においては、期
間Ｔtfの時に転送された下位ビット信号Ｄa0がＤＦＦ0
に保持されているので、ＰＳＣ１２(2n-1)の出力はＤa0
となる。同様に期間Ｔca1においてはＣＳＯがハイレベ
ルとなるため、ＤＦＦ0〜ＤＦＦ5のデータがそれぞれシ
フトし、ＤＦＦ0のデータがＤa1となるため、ＰＳＣ１
２(2n-1)の出力はＤa1となる。同様にＴca2ではＰＳＣ
１２( 2n-1)の出力がＤa2となり、図示したとおりＭＥＭ
a(2n-1)に保持された奇数画素列の映像信号データが下
位ビットから順次ＰＳＣ１２(2n-1)の出力として出力さ
れる。よって、奇数画素列の選択画素に映像信号が書き
込まれる。
【００４１】Ｔrb〜Ｔwbで示される偶数画素列のデータ
を書き込む期間においては、ＳＤＯ、ＳＤＥがローレベ
ル、ハイレベルとなるため、スイッチＳＬＯがオフ状
態、ＳＬＥがオン状態となり、ＰＳＣ１２(2n)の出力が
ＳＤＡＣ１０1〜１０4に接続される。奇数画素列への書
き込み期間と同様に、ＰＳＣ(2n)の制御信号ＣＳＥが期
間Ｔcb1、Ｔcb2、・・・、Ｔcb5の期間のみハイレベル
となるため、図示したとおり、期間Ｔcb0からＴcb5にか
けて順次データＤb0からＤb5がＳＤＡＣ１０1〜１０4に
出力される。よって、偶数画素列の選択画素に映像信号
が書き込まれる。
【００４２】次に、ゲートドライバ４０1、４０2の動作
について説明する。図１１は図５に示したゲートドライ
バ４０1、４０2を画素マトリクスの左右に配置した構成
におけるタイミングチャートである。ＧＳＴはゲートド
ライバを構成するシフトレジスタのスタートパルスであ
り、画素マトリクス全体に映像信号を書き込むのに要す
る期間1Ｖに１回パルスが出力される。ＣＧ、／ＣＧは
シフトレジスタ回路１１のクロック信号であり、1Ｈの
周期のパルスである。ＥＧＯ、ＥＧＥはシフトレジスタ
１１の出力を分割するデコード回路の制御信号である。
スタートパルスＧＳＴがハイレベルとなると、シフトレ
ジスタ１１はクロックＣＧに同期して1Ｈの幅を有する
パルスをＧＳＲ1、ＧＳＲ2の順次出力する。デコード回
路ではシフトレジスタの出力を制御信号ＥＧＯ、ＥＧＥ
により時分割するので、結果としてゲート線ＧＯｍ、Ｇ
Ｅｍに順次パルスが出力されていくこととなる。ここ
で、図１０で図示したとおり、奇数画素列の画素ＴＦＴ
のゲート端子に接続されるゲート線ＧＯmと、偶数画素
列の画素ＴＦＴのゲート端子に接続されるゲート線ＧＥ
mは、それぞれ、期間Ｔca0〜Ｔda5、期間Ｔcb0〜Ｔdb5
の間だけハイレベルになる必要があるため、制御信号Ｅ
ＧＯ、ＥＧＥのハイレベルとなる期間が先の期間と同じ
になるようにする。
【００４３】以上説明してきた動作により、デジタルデ
ータとして液晶パネルに入力されたデータが順次画素に
書き込まれ、２次元の映像を書き込むことが可能とな
る。
【００４４】また、本構成では、液晶を交流駆動させる
ための反転駆動方式として、フレーム反転、ゲート線反
転、データ線反転、ドット反転駆動が実現できる。各駆
動を行う場合のタイミングチャートを図１２〜１８に示
す。
【００４５】図１２はフレーム反転駆動を実現する際の
電源線ＶＳのタイミングチャートを示したもので、フレ
ーム毎に電源線ＶＳの電圧をＶＬとＶＨで切り替える。
これにより、フレーム単位で画素に書き込まれる極性が
異なることになる。よってフレーム反転駆動を実現する
ことができる。
【００４６】図１３、図１４はゲート線反転を実現する
際のＶＳのタイミングチャートを示したものである。図
１３は奇数フレームの第ｎ、ｎ＋１行の信号を書き込む
際のタイミングチャートで、１水平期間毎に電源線ＶＳ
の電圧をＶＬとＶＨで切り替える。ここでは、第ｎ行で
ＶＨ、第ｎ＋１行でＶＬとしている。図１４は偶数フレ
ームの第ｎ、ｎ＋１行の信号を書き込む際のタイミング
チャートで、奇数フレームの時とは逆に第ｎ行でＶＬ、
第ｎ＋１行でＶＨとしている。これにより、１フレーム
単位では１行毎に画素に書き込まれる極性が交互に異な
り、またフレーム間で見ると、正極性の信号が書き込ま
れる行と負極性が書き込まれる行が入れ替わることにな
る。よってゲート線反転駆動が実現できる。
【００４７】図１５、図１６はデータ線反転駆動を行う
際のタイミングチャートを示している。図１５は奇数フ
レームの第ｎ、ｎ＋１行に映像信号を書き込む際のタイ
ミングチャートで、１水平期間の前半、つまり奇数画素
列への書き込みの際に電源線ＶＳをＶＨとし、後半、つ
まり偶数画素列への書き込みの際には電源線ＶＳをＶＬ
としている。図１６は偶数フレームの第ｎ、ｎ＋１行に
映像信号を書き込む際のタイミングチャートで、１水平
期間の前半に電源線ＶＳをＶＬとし、後半に電源線ＶＳ
をＶＨとしている。これにより、１フレーム単位では１
画素列毎に極性が異なり、フレーム間で見ると正極性の
信号が書き込まれる列と負極性の信号が書き込まれる列
が入れ替わることになる。よってデータ線反転駆動が実
現できる。
【００４８】図１７、図１８はドット反転駆動を行う際
のタイミングチャートを示している。図１７は奇数フレ
ームの第ｎ、ｎ＋１行に映像信号を書き込む際のタイミ
ングチャートで、第ｎ行においては前半、つまり奇数画
素列に映像信号を書き込む際には電源線ＶＳをＶＨと
し、後半、つまり偶数画素列に映像信号を書き込む際に
は電源線ＶＳをＶＬとしている。第ｎ＋１行においては
前半に電源線ＶＳをＶＬに、後半では電源線ＶＳをＶＨ
としている。これにより、第ｎ行の奇数画素列には正極
性の信号が、偶数画素列には負極性の信号が書き込ま
れ、次の第ｎ＋１行では逆に、奇数画素列に負極性、偶
数画素列に正極性が書き込まれる。図１８は偶数フレー
ムの第ｎ、ｎ＋１行に映像信号を書き込む際のタイミン
グチャートで、第ｎ行の前半では電源線ＶＳをＶＬに、
後半では電源線ＶＳをＶＨにし、第ｎ＋１行の前半では
電源線ＶＳをＶＨに、後半では電源線ＶＳをＶＬにして
いる。これにより奇数フレームとは逆に、第ｎ行の奇数
画素列には負極性の信号が、偶数画素列には正極性の信
号が書き込まれ、第ｎ＋１行の奇数画素列には正極性、
偶数画素列には負極性が書き込まれる。よって、ドット
反転駆動が実現できる。
【００４９】上記で説明したように、本実施形態の液晶
表示装置では、ＳＤＡＣ１０1〜１０4は、ＰＳＣ１２1
〜１２8からの信号を負荷となる２つのデータ線の負荷
容量ＣＳ1、ＣＳ2を用いてＤＡ変換を行っているため、
ＳＤＡＣ１０1〜１０4の誤差要因がＳＤＡＣの負荷とな
る２つのデータ線の負荷容量ＣＳ1、ＣＳ2の容量差で決
まり、ＴＦＴは単純なスイッチとして働くだけである。
そのため、液晶表示装置を多結晶シリコンにより構成し
てＴＦＴの特性が変動した場合でも、ＳＤＡＣ１０1〜
１０4の出力誤差の原因とはならない。また、出力誤差
の原因となるデータ線の負荷容量ＣＳ1、ＣＳ2は、画素
マトリクス内でのデータ線と他の配線、あるいはＢＭ
（ブラックマトリクス）などの導電膜との交差部で形成
されるため、微小領域に置いてＰＲプロセスなどでの重
ね合わせ誤差等が生じた場合でも、画素マトリクス全体
ではキャンセルされるため、隣り合うデータ線での負荷
容量の大きさにはほとんど誤差が生じない。そのため、
本実施形態の液晶表示装置によれば、特性変動の大きい
多結晶シリコンＴＦＴを用いて高精度ＤＡＣを実現する
ことが可能となる。
【００５０】さらに、本実施形態の液晶表示装置では、
デジタルデータである映像信号のＤＡ変換を行うＤＡＣ
部分は、シリアルに転送されてくるデジタルデータを順
次変換するシリアルＤＡＣの構成を用いているため、変
換するビット数に依存せずに一定である。そのため、入
力する映像信号のビットを増加させても、メモリおよび
ＳＰＣのみが増加するのみである。従って、容量アレイ
型ＤＡＣを用いた従来の液晶表示装置と比較して多ビッ
ト化した際により少ない面積で実現することが可能とな
る。つまり、小さな面積で多ビットＤＡＣを実現でき
る。
【００５１】（第２の実施形態）次に、本発明の第２の
実施形態の液晶表示装置について説明する。
【００５２】図１９は本発明の第２の実施形態の液晶表
示装置の構成を示すブロック図である。図１９におい
て、図１中の構成要素と同一の構成要素には同一の符号
を付し、説明を省略するものとする。
【００５３】上記で説明した第１の実施形態の液晶表示
装置では、全てのゲート線が画素マトリクスの左右に配
置された２つのゲートドライバ４０1、４０2により共通
して駆動されているが、図１９に示すように、各画素行
毎に設けられた２本のゲート線ＧＯ、ＧＥのそれぞれ
を、画素マトリクスの左右に設けられた２つのゲートド
ライバ４１1、４１2によりそれぞれ別々に独立して駆動
しても良い。この場合、２つのゲートドライバ４１1、
４１2はそれぞれ図２０、図２１に示した回路で実現す
ることが出来る。図２０、図２１で示したゲートドライ
バ４１1、４１2はシフトレジスタ回路の出力をアンド回
路と制御信号ＥＧＯまたはＥＧＥで波形整形する働きを
する。ここで示した例では、画素マトリクスの左側に配
置したゲートドライバで、奇数画素列の画素ＴＦＴを駆
動し、右側に配置したゲートドライバで、偶数画素列の
画素ＴＦＴを駆動しているが、これと逆の構成でも問題
ない。
【００５４】次に、本実施形態の液晶表示装置の動作を
図面を参照して詳細に説明する。
【００５５】本実施形態の液晶表示装置の動作は、上記
で説明した第１の実施形態の液晶表示装置の動作とほぼ
同じである。異なるのは左右に配置した２種のゲートド
ライバ４１1、４１2の駆動方法だけである。図２２は、
画素マトリクスの左側に配置されたゲートドライバ４１
1のタイミングチャートであり、図２３は右側に配置さ
れたゲートドライバ４１2のタイミングチャートであ
る。ゲートドライバはスタートパルスＧＳＴ、クロック
ＣＧ、／ＣＧとデコード信号ＥＧＯ、ＥＧＥで制御され
る。ここで、スタートパルスＧＳＴとクロックＣＧ、／
ＣＧは２つのゲートドライバ４１1、４１2で共通に用い
られるが、デコード信号ＥＧＯは左側のゲートドライバ
４１1でのみ用いられ、ＥＧＥは右側のゲートドライバ
４１2でのみ用いられる。これにより、左側のゲートド
ライバ４１1は奇数画素列の画素ＴＦＴのゲート端子に
接続されたゲート線を駆動することになり、右側のゲー
トドライバ４１2は偶数画素列の画素ＴＦＴのゲート端
子に接続されたゲート線を駆動することとなる。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
下記のような効果を得ることができる。 （１）ＤＡＣの誤差要因がＤＡＣの負荷となる２つのデ
ータ線の負荷容量の容量差で決まり、ＴＦＴは単純なス
イッチとして働くため、ＴＦＴの特性が変動した場合で
も、出力誤差の原因とはならないため、特性変動の大き
い多結晶シリコンＴＦＴを用いてもデータ線の負荷容量
により影響を受けることなく高精度のＤＡ変換を行うこ
とができる。 （２）本発明のＤＡＣは、シリアルに転送されてくるデ
ジタルデータを順次変換するシリアルＤＡＣの構成を用
いているため、ＤＡＣ部分は変換ビット数に依存せず、
変化する部分はメモリと、ＳＰＣ回路だけである。その
ため、入力する映像信号のビットを増加させても回路面
積が増大することがない。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の液晶表示装置の構成
を示すブロック図である。
【図２】図１中のシフトレジスタ１１の構成を示す回路
図である。
【図３】図１中のメモリＭＥＭa1〜ＭＥＭa4、ＭＥＭb1
〜ＭＥＭb4の構成を示す図である。
【図４】図１中のＰＳＣ（パラレル／シリアル変換回
路）１２1〜１２8の構成を示す回路図である。
【図５】図１中のゲートドライバ４０1、４０2の構成を
示す回路図である。
【図６】図１中のＳＤＡＣ１０1〜１０4の１回路分の等
価回路を示す図である。
【図７】図６に示したＳＤＡＣの動作を説明するための
タイミングチャートである。
【図８】ＶＣＯＭ、ＶＨ、ＶＬと液晶画素に印加される
映像信号の関係を示す図である。
【図９】データドライバ２０の構成要素であるシフトレ
ジスタ１１の動作を示すタイミングチャートである。
【図１０】ＰＳＣ１２1〜１２8とＳＤＡＣ１０1〜１０4
の動作を示したタイミングチャートである。
【図１１】図５に示したゲートドライバ４０1、４０2を
画素マトリクスの左右に配置した構成における動作を示
すタイミングチャートである。
【図１２】フレーム反転駆動を実現する際の電源線ＶＳ
のタイミングチャートである。
【図１３】ゲート線反転を実現する場合に奇数フレーム
の第ｎ、ｎ＋１行の信号を書き込む際の電源線ＶＳの変
化を示すタイミングチャートである。
【図１４】ゲート線反転を実現する場合に偶数フレーム
の第ｎ、ｎ＋１行の信号を書き込む際の電源線ＶＳの変
化を示すタイミングチャートである。
【図１５】データ線反転駆動を行う場合に奇数フレーム
の第ｎ、ｎ＋１行に映像信号を書き込む際の動作を示す
タイミングチャートである。
【図１６】データ線反転駆動を行う場合に偶数フレーム
の第ｎ、ｎ＋１行に映像信号を書き込む際の動作を示す
タイミングチャートである。
【図１７】ドット反転駆動を行う場合に奇数フレームの
第ｎ、ｎ＋１行に映像信号を書き込む際の動作を示すタ
イミングチャートである。
【図１８】ドット反転駆動を行う場合に偶数フレームの
第ｎ、ｎ＋１行に映像信号を書き込む際の動作を示すタ
イミングチャートである。
【図１９】本発明の第２の実施形態の液晶表示装置の構
成を示すブロック図である。
【図２０】図１９中のゲートドライバ４１1の構成を示
す回路図である。
【図２１】図１９中のゲートドライバ４１2の構成を示
す回路図である。
【図２２】画素マトリクスの左側に配置されたゲートド
ライバ４１1の動作を示すタイミングチャートである。
【図２３】画素マトリクスの右側に配置されたゲートド
ライバ４１2の動作を示すタイミングチャートである。
【図２４】従来の液晶表示装置に備えられたＤＡＣ５０
の構成を示すブロック図である。
【符号の説明】
１ アンド回路 ２ インバータ １０1〜１０4 シリアル デジタル／アナログコンバ
ータ（ＳＤＡＣ） １１ シフトレジスタ １２1〜１２8 パラレル／シリアル変換回路（ＰＳ
Ｃ） ２０ データドライバ ４０1、４０2 ゲートドライバ ４１1、４１2 ゲートドライバ ５０ デジタル／アナログコンバータ（ＤＡＣ） ＣＳ1、ＣＳ2 負荷容量 ＭＥＭa1〜ＭＥＭa4 メモリ ＭＥＭb1〜ＭＥＭb4 メモリ ＳＷＤ、ＳＷＲ、ＳＷＧ、ＳＷＶ スイッチ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｂ ６２３ ６２３Ｆ ６２３Ｈ ６２３Ｌ ６２３Ｒ ６２３Ｗ Ｆターム(参考） 2H093 NA16 NA33 NC22 NC23 NC34 ND60 5C006 AC11 AC21 AC27 AC28 AF25 AF42 AF43 AF44 AF50 AF71 AF82 BB16 BC03 BC12 BC20 BF03 BF26 FA22 FA37 5C080 AA10 BB05 DD05 DD09 EE28 FF11 JJ02 JJ03 JJ04 5C094 AA10 AA15 BA03 BA43 CA19 EA04 EA07 FB19

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数の画素がマトリクス状に配置された
    画素マトリクスと、前記各画素に設けられた画素ＴＦＴ
    のソース端子に接続されるデータ線を駆動するデータド
    ライバと、前記画素ＴＦＴのゲート端子に接続されるゲ
    ート線を駆動するゲートドライバとから構成される液晶
    表示装置において、 前記画素マトリクスでは、各画素列毎に１本のデータ線
    が配線され、それぞれ奇数画素列の画素と偶数画素列の
    画素に接続された２本のゲート線が各画素行毎に配線さ
    れ、 前記データドライバは、 データ線の本数と同数の出力を有するシフトレジスタ
    と、 入力されたデジタル映像信号を前記シフトレジスタの出
    力によりサンプリングする、画素行に含まれる画素数と
    同数のメモリと、 前記複数のメモリに記憶された信号を、映像信号の下位
    ビットから各ビット毎に順次出力する、前記メモリと同
    数のパラレル／シリアル変換回路と、 前記複数のデータ線のうちの隣接する２本のデータ線毎
    に設けられ、該２本のデータ線の負荷容量を用いること
    により、前記複数のパラレル／シリアル変換回路のうち
    の奇数画素列の画素に対応したパラレル／シリアル変換
    回路からのデータを順次アナログデータに変換して奇数
    画素列の画素に印加し、前記複数のパラレル／シリアル
    変換回路のうちの偶数画素列の画素に対応したパラレル
    ／シリアル変換回路からのデータを順次偶数画素列の画
    素に印加する、画素行に含まれる画素数の半数のシリア
    ルデジタル／アナログ変換回路と、 を備えていることを特徴とする液晶表示装置。
  2. 【請求項２】 前記複数のシリアルデジタル／アナログ
    変換回路は、それぞれ、 ２つのパラレル／シリアル変換回路の出力のうちのいず
    れかを選択するための第１のスイッチと、 前記第１のスイッチからの出力と第１の制御信号とを入
    力とするアンド回路と、 一方の端子が第１の電源線に接続され、前記アンド回路
    の出力により制御される第２のスイッチと、 前記アンド回路の出力の論理を反転するインバータと、 一方の端子が第２の電源線に接続され、前記インバータ
    の出力により制御される第３のスイッチと、 一方の端子が前記第２のスイッチの他方の端子および前
    記第３のスイッチの他方の端子に接続され、他方の端子
    が２本のデータ線のうちのいずれか一方に接続され、第
    ２の制御信号により制御される第４のスイッチと、 ２つの端子が、前記２本のデータ線にそれぞれ接続さ
    れ、第３の制御信号により制御される第５のスイッチ
    と、から構成される請求項１記載の液晶表示装置。
  3. 【請求項３】 前記ゲートドライバが、前記画素マトリ
    クスの両側に設けられた第１および第２のゲートドライ
    バにより構成され、前記２本のゲート線は、前記第１お
    よび第２のゲートドライバにより共通して駆動される請
    求項１または２記載の液晶表示装置。
  4. 【請求項４】 前記ゲートドライバが、前記画素マトリ
    クスの両側に設けられた第１および第２のゲートドライ
    バにより構成され、前記２本のゲート線は、前記第１お
    よび第２のゲートドライバによりそれぞれ独立して駆動
    される請求項１または２記載の液晶表示装置。
  5. 【請求項５】 請求項１記載の液晶表示装置を駆動する
    ための液晶表示装置の駆動方法であって、 前記各メモリから前記パラレル／シリアル変換回路へ信
    号を転送するステップと、 奇数画素列の画素に信号を書き込む期間として、奇数画
    素列の画素に対応したパラレル／シリアル変換回路から
    出力された信号がハイレベルの場合には前記２本のデー
    タ線の負荷容量のうちの一方に前記第１の電源線の電圧
    を書き込んだ後に前記２つの負荷容量に書き込まれた電
    荷を平均化し、前記パラレル／シリアル変換回路から出
    力された信号がロウレベルの場合には前記２本のデータ
    線の負荷容量のうちの一方に前記第２の電源線の電圧を
    書き込んだ後に前記２つの負荷容量に書き込まれた電荷
    を平均化するステップと、 映像信号を構成する全てのビットに対して、前記２つの
    負荷容量に第１または第２の電源線の電圧を書き込んで
    電荷の平均化を行う処理が終了した後に、前記負荷容量
    の電圧を奇数画素列の各画素に印加するステップと、 偶数画素列の画素に信号を書き込む期間として、偶数画
    素列の画素に対応したパラレル／シリアル変換回路から
    出力された信号がハイレベルの場合には前記２本のデー
    タ線の負荷容量のうちの一方に前記第１の電源線の電圧
    を書き込んだ後に前記２つの負荷容量に書き込まれた電
    荷を平均化し、前記パラレル／シリアル変換回路から出
    力された信号がロウレベルの場合には前記２本のデータ
    線の負荷容量のうちの一方に前記第２の電源線の電圧を
    書き込んだ後に前記２つの負荷容量に書き込まれた電荷
    を平均化するステップと、 映像信号を構成する全てのビットに対して、前記２つの
    負荷容量に第１または第２の電源線の電圧を書き込んで
    電荷の平均化を行う処理が終了した後に、前記負荷容量
    の電圧を偶数画素列の各画素に印加するステップと、を
    備えた液晶表示装置の駆動方法。
  6. 【請求項６】 フレーム毎に第１の電源線ＶＳの電圧
    を、画素に印加される電圧のうちで最も低い電圧ＶＬと
    画素に印加される電圧のうちで最も高い電圧ＶＨとの間
    で切り替えることによりフレーム反転駆動を行う請求項
    ５記載の液晶表示装置の駆動方法。
  7. 【請求項７】 １水平期間毎に前記第１の電源線ＶＳの
    電圧を、画素に印加される電圧のうちで最も低い電圧Ｖ
    Ｌと画素に印加される電圧のうちで最も高い電圧ＶＨと
    の間で切り替えることによりゲート線反転駆動を行う請
    求項５記載の液晶表示装置の駆動方法。
  8. 【請求項８】 奇数画素列への書き込みを行う１水平期
    間の前半は前記第１の電源線を、画素に印加される電圧
    のうちで最も高い電圧ＶＨまたは画素に印加される電圧
    のうちで最も低い電圧ＶＬとし、偶数画素列への書き込
    みを行う１水平期間の後半は前記第１の電源線を前記電
    圧ＶＬまたは前記電圧ＶＨとすることによりデータ線反
    転駆動を行う請求項５記載の液晶表示装置の駆動方法。
  9. 【請求項９】 奇数フレームの第ｎ行においては、奇数
    画素列への書き込みを行う１水平期間の前半は前記第１
    の電源線を、画素に印加される電圧のうちで最も高い電
    圧ＶＨとし、偶数画素列への書き込みを行う１水平期間
    の後半は前記第１の電源線を、画素に印加される電圧の
    うちで最も低い電圧ＶＬとし、奇数フレームの第ｎ＋１
    行においては、奇数画素列への書き込みを行う１水平期
    間の前半は前記第１の電源線の電圧を前記電圧ＶＬと
    し、偶数画素列への書き込みを行う１水平期間の後半は
    前記第１の電源線を前記電圧ＶＨとすることによりドッ
    ト反転駆動を行う請求項５記載の液晶表示装置の駆動方
    法。
  10. 【請求項１０】 偶数フレームの第ｎ行においては、奇
    数画素列への書き込みを行う１水平期間の前半は前記第
    １の電源線の電圧を、画素に印加される電圧のうちで最
    も低い電圧ＶＬとし、偶数画素列への書き込みを行う１
    水平期間の後半は前記第１の電源線の電圧を、画素に印
    加される電圧のうちで最も高い電圧ＶＨとし、奇数フレ
    ームの第ｎ＋１行においては、奇数画素列への書き込み
    を行う１水平期間の前半は前記第１の電源線の電圧を前
    記電圧ＶＨとし、偶数画素列への書き込みを行う１水平
    期間の後半は前記第１の電源線を前記電圧ＶＬとするこ
    とによりドット反転駆動を行う請求項５記載の液晶表示
    装置の駆動方法。
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