JP3552736B2

JP3552736B2 - 能動マトリックス表示装置

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Publication number: JP3552736B2
Application number: JP27960993A
Authority: JP
Inventors: ジョンエドワーズマーチン
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1992-11-12
Filing date: 1993-11-09
Publication date: 2004-08-11
Anticipated expiration: 2019-08-11
Also published as: GB9223697D0; EP0597536A2; DE69319207D1; EP0597536B1; US5448258A; JPH06214214A; DE69319207T2; TW273022B; EP0597536A3

Description

【０００１】
【産業上の利用分野】
本発明は、一群の行導線および列導線と、それぞれ容量性表示素子並びに前記行導線および前記列導線に接続したスイッチ素子を備えた画素素子の行列配置と、前記行導線にスイッチ信号を印加する行駆動回路、前記列導線に接続して当該列導線にデータ信号を印加する列駆動回路および前記データ信号を取出す列駆動回路にディジタル画像情報信号を供給する手段を備えて前記画素素子群を駆動する駆動手段とを具備した能動マトリックス表示装置に関するものである。
【０００２】
【従来の技術】
この種の能動マトリックス表示装置、特に、液晶表示素子を備えたこの種の表示装置は欧州特許公開公報ＥＰ−Ａ− ０３９１６５４号に記載されている。
【０００３】
ディジタル画像情報信号すなわちディジタル映像信号で作動する列駆動回路を有する表示装置は、特に、データ・グラフィック表示装置などの特定の応用分野において、アナログ映像信号で作動する表示装置より優れた利点を供することができる。ディジタル映像信号はディジタル映像処理回路によって得られるが、ディジタル映像処理回路はアナログ映像処理回路より柔軟性が遥かに大きい。ディジタル映像信号は、その積りになれば、例えばコンピュータのＲＡＭ記憶装置から供給することもでき、あるいは、アナログ・テレビジョン映像信号をディジタル形式に変換しても供給することができる。
【０００４】
上述の欧州特許公開公報に記載の表示装置は、画素素子を行列配置した従来型のＴＦＴ（薄膜トランジスタ）液晶表示パネルを備えており、各画素素子は、ＴＦＴを備えて、一群の行導線および列導線を介し、各行導線に印加した選択信号によりアドレスし、各行導線に組合わせた画素素子におけるＴＦＴスイッチを閉じて列導線上のデータ信号を各画素素子に転送するようになっている。
【０００５】
上記公報に記載の表示装置におるけ列駆動回路においては、ディジタル映像信号を振幅変調のアナログデータ信号に変換し、そのアナログデータ信号を表示パネルの列導線、次いで、ＴＦＴスイッチを介して表示素子に印加し、液晶表示素子の駆動に必要なアナログ電圧を供給している。このアナログ電圧の振幅が、表示素子がなす表示の効果、例えばグレースケールを決定する。列駆動回路におけるディジタル・アナログ変換には多ビット・ディジタル信号のパルス幅変調パルス信号、例えば、パルス幅が多ビット・ディジタル信号によって決まるパルス列への変換が含まれており、かかるパルス幅変調パルス列により時間的に変化する基準電圧をサンプルし、時間依存信号の時間幅によって振幅が決まるデータ信号をサンプル出力電圧によって構成する。
【０００６】
【発明が解決しようとする課題】
かかる従来の表示装置は、入力ディジタル映像信号によって作動はするが、幾多の欠点を有している。列駆動回路は、純粋のディジタル回路ではなく、ディジタル回路とアナログ回路とが混在しており、アナログ回路部分が列駆動回路の性能に制限を課するおそれがある。しかも、かかる構成の回路は、ディジタル回路素子とアナログ回路素子との両方を用意する必要があるので製造工程が複雑になり、ＴＦＴスイッチを用いて適切な性能を呈するアナログ回路は一般に製造がさらに困難であるから、駆動回路を表示パネル内で十分に集積回路化するとともに、ＴＦＴスイッチを用いた表示パネルの構成要素と同時に製造する場合に特に不利である。
【０００７】
【課題を解決するための手段】
本発明の目的は、上述した幾多の欠点を少なくともある程度は改善し得るように改良した、入力ディジタル画像情報信号によって作動可能の表示装置を提供することにある。
【０００８】
本発明の他の目的は、列駆動回路が比較的簡単で、高速で作動し得る、ディジタル画像情報信号によって作動する表示装置を提供することにある。
【０００９】
本発明による能動マトリックス表示装置は、一群の行導線および列導線と、それぞれ容量性表示素子並びに前記行導線および前記列導線に接続したスイッチ素子を備えた画素素子の行列配置と、前記行導線にスイッチ信号を供給する行駆動回路、前記列導線に接続され当該列導線にデータ信号を供給する列駆動回路、および前記データ信号を取出す列駆動回路にディジタル画像情報信号を供給する手段を備え、前記画素素子群を駆動する駆動手段とを具え、
前記列駆動回路が多ビット・ディジタル信号を前記列導線に供給するように作動でき、
各画素素子における前記表示素子および前記スイッチ素子が、前記列導線上の多ビット・ディジタルデータ信号を前記表示素子のためのアナログ電圧に変換する順次電荷再配分ディジタル・アナログ変換器回路のそれぞれ一部を構成し、
前記各変換器回路が２個の容量素子および２個の前記スイッチ素子を備え、前記行駆動回路は、前記各多ビット・データ信号のビット数に応じた所定の時系列で前記スイッチ素子を作動させるためのスイッチ信号をそれぞれ前記行導線を介して前記２個のスイッチ素子に供給するように作動し、
前記行駆動回路が二つの行中の前記画素素子における前記スイッチ素子を時系列で作動させるためのスイッチ信号を共通のアドレス期間中に供給するとともに、前記列駆動回路が当該二つの行中の各前記画素素子のための多ビット・ディジタルデータ信号を、一方の多ビット・ディジタルデータ信号中の各ビットが他方の多ビット・ディジタルデータ信号中の各ビットと交互に間在するようにして、前記共通のアドレス期間中に供給する。
【００１０】
したがって、アドレスした画素素子における表示素子に加わる電圧、延いては、生ずる表示の効果、例えばグレースケールが、多ビット・ディジタルデータ信号によって決まることになる。かかる技法により、ディジタル画像情報信号すなわち映像信号の電光変換材料、例えば液晶に必要なアナログ信号への変換が画素素子群中で行なわれる。したがって、ディジタル映像信号を、列導線に供給するに先立ち、前述した欧州特許公開公報の記載のように、列駆動回路でパルス幅変調信号に、次いで、振幅変調のアナログ信号に変換する必要がなくなる。結局、必要とする列駆動回路がかなり簡単になり、純粋のディジタル回路によって容易に構成し得るようになることは重要である。このことは、表示素子と組合わせて同時に製造する例えばＴＦＴを用いるので、アナログ処理工程が含まれていると十分に達成し難い、表示パネルの基板上での列駆動回路の集積回路化にとって特に重要である。さらに、純粋にディジタル化した列駆動回路は、アナログ回路の存在によって課せられる種類の制限なしに、比較的高速の動作が可能となる。ディジタル・アナログ変換の機能を画素素子群に有効に移すことにより、アナログ回路は、映像データの速度よりかなり低速で動作する場合にだけ必要とするに過ぎなくなり、ディジタル列駆動回路の高速性が十分に発揮されるようになる。
【００１１】
順次電荷再配分ディジタル・アナログ変換器回路自体は周知のものである。かかる回路の例およびその作動理論は、ＩＥＥＥジャーナル・固体回路編、１９７５年１２月刊、３７９頁乃至３８５頁に記載のＲ．Ｅ．Ｓｕａｒｅｚ他著「Ａ１１−ＭＯＳ電荷再配分アナログ・ディジタル変換技術−第２部」と題する論文、および、ホルト・ラインハート・ウィンストン社．１９８７年刊、Ｐ．Ｅ．Ａｌｌｅｎ、Ｄ．Ｒ．Ｈｏｌｂｅｒｇ共著の「ＣＭＯＳアナログ回路設計」と題する書物の５４４頁乃至５５０頁に記載されている。
【００１２】
この種の変換器回路は、一般に、少なくとも２個のスイッチと２個の容量素子とを備えている。本発明においては、スイッチ素子、例えばＴＦＴスイッチ素子および画素素子における表示素子を変換器回路におけるスイッチおよび容量素子として利用する。変換器回路にさらに１個もしくはそれ以上のスイッチを必要とする場合には、画素素子の位置に余分のＴＦＴスイッチ素子をはめ込めばよい。
【００１３】
表示素子は、それ自体、変換器回路における容量素子の一つを構成し、その他の容量素子は、基板上にスイッチ素子とともに容量素子を構成する薄膜層構造を製作することによって変換器回路に設けることができる。しかしながら、好ましくは、各画素素子における表示素子に少なくとも２個の表示副素子を設け、そのそれぞれが変換器回路の容量素子を構成するようにする。したがって、必要とする容量素子は、表示素子自体が簡単かつ便利に構成するので、変換器回路のために余分な容量素子を製造する必要がなくなる。しかも、このようにして設ける容量素子は容量値の決定が容易である。容量値がほぼ等しい２個の容量素子を設けるには、表示素子を、簡単に、ほぼ等しい面積の２個の副素子に分割する。副素子の面積したがって容量値は、等しくする必要がないばかりでなく、例えばスイッチ素子と組合わさって回路に生ずる寄生容量の影響を補償するために異ならせることもできる。表示素子の２個もしくはそれ以上の副素子へのかかる分割は、各画素素子毎に、通常のような単一区画ではなく、互いに分離した２個もしくはそれ以上の領域を形成するように電極層を被着することによって達成することができる。多数の表示副素子を形成するための表示装置における各表示素子の副分割は、従来、液晶表示装置における他の目的、例えば、副素子群を個々に付勢し得るようにして表示出力におけるグレースケールを制御する手段として用いられていた。
【００１４】
本発明においては、変換器回路に２個の容量素子および２個のスイッチ素子を設けてある。かかる回路は各表示素子毎に２個の副素子を設けることによって都合よく実現することができ、２個の副素子がそれぞれ容量素子を構成するとともに、２個のスイッチ素子、例えばＴＦＴスイッチ素子を構成するが、スイッチ素子の一つは能動マトリックス表示装置に普通に存在しているスイッチ素子によって構成する。したがって、変換器回路の成分要素を揃えるには余分のスイッチ素子、例えばＴＦＴスイッチ素子を１個だけ必要とする。各画素素子毎の１個のスイッチ素子の追加は、製造工程を不当に複雑化するものではない。従来知られているように、表示装置の各画素素子毎に２個のスイッチ素子、例えばＴＦＴスイッチ素子を設けることは、既知である。変換器回路に必要な副素子群、スイッチ素子群、および行列各導線群相互間の接続は、従来の画素素子回路におけると同様に、導電層群を適切に区画することによって簡単に設けることができる。
【００１５】
順次電荷再配分ディジタル・アナログ変換器回路を作動させるには、当該回路のスイッチ素子群を所定の時系列で開閉させる。そのためには、行毎の画素素子群に対応した変換器回路中のスイッチ素子群をそれぞれの行導線に接続するとともに、それらの行導線群に対して行駆動回路により適切な時系列でスイッチ信号を印加すればよい。したがって、各行の画素素子群に対する変換器回路中の２個のスイッチ素子をアドレスするには別々の２本の行導線が必要となる。しかしながら、好ましくは、行導線の本数を最少にするために、各行の画素素子群に対する各変換器回路中の第１のスイッチ素子をそれぞれの行導線に接続するとともに、当該画素素子群に対する各変換器回路中の第２のスイッチ素子を、隣接行の画素素子群に対する各変換器回路中の第１のスイッチ素子を接続した他の行導線に接続する。したがって、各行導線は、第１行と最終行との画素素子群を除き、隣接行の画素素子群間で共用することになる。したがって、行導線の本数は、画素素子群の行列配置における行数に対応し、第１行もしくは最終行に対して余分の行導線を必要とすることになる。
【００１６】
各行の画素素子群は、順次にアドレスして、一つの行の画素素子群に対するディジタル・データ信号を列導線群に印加した後に、次の行の画素素子群に対するディジタル・データ信号を列導線群に印加し、以下同様にすることができる。一つの行のアドレス期間中、その行の各画素素子における２個のスイッチ素子が交互に作動して、第１動作でデータビットを変換器回路に負荷し、第２動作で電荷分担を行なう。利用可能の電荷注入期間は、入力映像信号のライン走査周期および多ビット・データ信号のビット数によって決まるので、限度がある。したがって、都合よく、行駆動回路が、二つの行の画素素子群におけるスイッチ素子を、共通のアドレス期間中順次に作動させるスイッチ信号を供給し、列駆動回路が、各列導線毎に、当該共通のアドレス期間中、当該二行の各画素素子に対する多ビット・ディジタル・データを供給し、一方の多ビット・ディジタル・データのビット群が他方の多ビット・ディジタル・データのビット群と交互に入り混るようにする。２行の画素素子群を同じアドレス期間中に並列にアドレスするのであるから、各行のアドレスに用い得る時間、したがって、電荷注入時間を倍増させることができる。こゝで留意すべきは、ある行の画素素子群に対して、変換器回路における第１のスイッチ素子がある間隔をおいて周期的に作動し、その周期間隔が第２のスイッチ素子の作動している期間であることである。したがって、例えば、二つの行それぞれの画素素子群に割当てる二つのデータ信号の各ビットを交互に間在させて、その二つの行の画素素子群に組合わせた行導線に、同期した適切な時系列で、スイッチ信号を与えることにより、利用可能の時間を一層効率よく使用することになる。
【００１７】
多ビット・ディジタル・データ信号における個々のビットは、二つの所定電圧レベルのいずれか一つをそれぞれ有している。かかる個々のビットの個数は、所要の解像度に応じて、例えば４，６もしくは８とすることができる。高解像度に対しては、さらに多くのビット数を必要とするとともに、個々の電荷注入時間を低減させるようにスイッチ素子の性能を増大させる必要がある。必ずしも個々の電荷注入時間を低減させる必要なしに、ディジタル・アナログ変換の解像度を増大させるには、多ビット・ディジタル・データ信号の各ビットが、２より大きいｎについてｎ段階の所定レベルのいずれか一つを有するようにすることができる。したがって、各ビットは、取り得る３段階乃至４段階の電圧レベルの一つを有することになる。例えば、取り得る電圧レベルを４段階に増大させると、変換の解像度は２の幕数によって増大することになる。かゝる目的のために、列駆動回路において発生させる多ビット・データ信号における数ビットを、ディジタル・アナログ変換の各周期毎に、如何なる電圧レベルを列導線に印加するかを決定するのに用いる。例えば、列駆動回路において発生させた８ビット・データ信号について、４ビットを取り得る４段階の電圧レベルのいずれか１段階を決定するとともに、残余の４ビットを適切に決定した電圧レベルで画素素子に供給してディジタル・アナログ変換を施す。
【００１８】
【作用】
したがって、本発明能動マトリックス表示装置においては、表示画素自体にも変換機能をもたせて簡単な構成のディジタル・アナログ変換器により効率よく高速のディジタル画像情報信号の表示を行なうことが可能となる。
【００１９】
【実施例】
以下に図面を参照して実施例につき本発明を詳細に説明する。
【００２０】
図１に示すように、本発明による能動マトリックス液晶表示装置は、表示領域１４を構成する液晶画素素子１２の行列配置を有する表示パネルを備えている。画素素子１２は、相互間に被着したＴＮ液晶材料を挟んで離間した２枚の硝子基板の対向面に離隔してそれぞれ設けた電極を有する容量性表示素子を含んでいる。一方の基板上の表示素子電極は、行列配置した全表示素子に共通の連続した反対電極層の各領域によって構成してある。表示素子群における他方の電極は、画素素子におけるＴＦＴの形態のスイッチ素子とともに他方の基板に設けた個別の電極からなっている。行列配置の各画素素子１２は、基板上に個々の表示素子電極とともに設けた行導線１８および列導線１９の群を介してアドレスするが、各要素素子は行導線と列導線との各交点にそれぞれ近接して配置する。各行の画素素子群はそれぞれ対の行導線１８に接続してあり、各行導線は、最先および最終の行導線を除き、隣接２行間の画素素子群に接続してある。同じ列に属する全画素素子群はそれぞれの列導線１９に接続してある。行列配置には、ｒ行およびｃ列の画素素子、したがって、合計ｒ・ｃ個の画素素子を備えている。多くの点で表示パネルは、一般に、従来の能動マトリックス・ＴＦＴ・液晶表示パネルにその構成が類似しており、したがって、その詳細はこゝには記載しない。
【００２１】
画素素子の行列配置は、行駆動回路２１を含めて周囲に配置した駆動手段によって駆動し、行駆動回路２１は、画素素子群の各行を、以下に記載するようなパルス波形信号を順次の行導線１８に印加することによって順次に走査し、かゝる走査を順次のフイールド周期毎に繰返す。そのために、行駆動回路は、ＴＦＴ表示パネルで各行導線に選択パルスすなわちゲートパルスを加えるためだけの従来の行駆動回路とは異なる構成にしてある。行駆動回路２１は、映像信号処理回路５０からディジタル映像信号を供給したタイミング制御回路２３からバス２４を介して供給するタイミング信号によって制御する。タイミング制御回路２３は、スイッチ信号波形のレベルを決めるに必要な電圧レベルをも供給する。
【００２２】
行列配置周辺の駆動手段には、さらに、列駆動回路２５も含めてあり、列駆動回路２５は、タイミング制御回路２３からバス２６を介してディジタル映像信号すなわちディジタル画像情報信号を受けて、多ビット・ディジタル信号の形態のデータ信号を各映像導線に対し並列にして列導線１９の群に印加する。
【００２３】
従来のアナログ列駆動回路におけると同様に、画素素子の行列配置に対する映像情報の書込みは、走査線順次に、すなわち行順次に行なわれ、列駆動回路が、ある走査線の映像情報をサンプルすると、引続き、その映像情報が選択された行の画素素子群に書込まれるが、選択される行の識別は行駆動回路によって行なわれる。
【００２４】
ディジタル映像信号を処理する列駆動回路自体は、例えば、前述した欧州特許公開公報ＥＰ−Ａ− ０３９１６５４号に記載されているように公知であり、この点に関するその記載内容を参考までに引用する。しかしながら、かゝる周知の回路においては、列駆動回路で得たディジタル・データ信号をその列駆動回路でアナログ・データ信号に変換し、次いで、そのアナログ・データ信号を列導線に印加して画素素子群に転送する。本発明における列駆動回路２５は、ディジタル・アナログ変換回路が存在せず、その代わりに、多ビット・ディジタル・データ信号を直接に列導線群に供給する点で、上述した従来既知の列駆動回路とは相違している。そのために、多ビット・ディジタル・データ信号群は、各列導線に対し、並列ではなく、順次に印加する点を除き、例えば上述の欧州特許公開公報に記載の列駆動回路におけるディジタル・データ・メモリ回路の出力端から得られるのと同様にして列駆動回路２５から取出される。所要の多ビット信号を列導線群に供給するための列駆動回路のその他の構成は、当業者に自明のものを採用することができる。
【００２５】
簡単のために、この実施例においては、表示装置が白黒表示装置であるものとする。白黒表示装置は、画素素子の行列配置に三原色（赤、緑、青）マイクロフィルタの行列配置を組合わせれば全色彩表示装置とすることができる。その場合には、例えば前述の欧州特許公開公報に記載されている種類の方法を用いて、赤、緑、青別々のディジタル映像信号入力を周知のように処理し得るように列駆動回路を適切に修正する。
【００２６】
各画素素子１２は、列導線を介して印加された多ビット・ディジタル・データ信号を表示素子で用いるアナログ電圧値に変換するように作動する順次電荷再配分ディジタル・アナログ変換回路を備えている。図２には、画素素子の行列配置における典型的な画素素子群の回路構成を模式的に示してあり、この画素素子群は、Ｍ列とＭ＋１列との隣接した２列およびＰ行とＰ＋１行との順次の２行における画素素子１２からなっている。行導線および列導線を設けた単一基板上の画素素子における表示素子電極は副電極を備えており、各表示素子毎に、ほぼ同面積の副電極片１６′および１６″があり、その副電極片１６′および１６″が面基板上に設けた共通電極１５に対向してほぼ等しい容量値を有する２個の副表示素子ＣＰ１およびＣＰ２を構成している。要するに、通常の形態の表示素子は、互いに分離した２部分に分割されている。表示素子として信号電荷蓄積用容量素子を備えた表示パネルにおいては、蓄積用容量素子を、それぞれ副表示素子と組合わさってほぼ等しい容量値を呈する２個の独立素子に同様に分割してある。
【００２７】
各画素素子は、さらに、行導線および列導線と同じ基板上に設けたＴＦＴスイッチＴ１およびＴ２を備えている。Ｐ行の画素素子群におけるＴＦＴスイッチＴ１は、各ゲート電極を行導線Ｎに接続するとともに、各ソース電極をそれぞれの列導線１９に接続してある。各ＴＦＴスイッチＴ１のドレイン電極は、組合わせた副表示素子ＣＰ１の副電極１６′に接続するとともにＴＦＴスイッチＴ２のソース電極にも接続してある。ＴＦＴスイッチＴ２のドレイン電極は、組合わせた副表示素子ＣＰ２の副電極１６″に接続してある。ＴＦＴスイッチＴ２のゲート電極は、隣接した次の行導線Ｎ＋１に接続してあり、その行導線Ｎ＋１には、行列配置における次の行の画素素子群のＴＦＴスイッチＴ１のゲート電極も接続してある。各行の画素素子群におけるＴＦＴスイッチＴ１およびＴ２は、このようにして、それぞれ隣接する対の行導線にそれぞれ接続してあり、各行導線は、最先および最終のものを除き、このようにして、２行の画素素子群に接続してある。各ＴＦＴスイッチ、各副表示素子並びに各行導線および各列導線間の相互接続は、少なくとも一層に被着した導電性材料の適切なパターンによって製作する。各画素素子における副表示素子すなわち容量素子ＣＰ１およびＣＰ２並びにＴＦＴスイッチＴ１およびＴ２からなる回路装置は、順次電荷再配分ディジタル・アナログ変換器回路を構成している。
【００２８】
２個の副表示素子ＣＰ１とＣＰ２とは、ほぼ等しい面積、したがって、ほぼ等しい容量値を有するように記載したが、実際には、故意に、面積、したがって容量値を異ならせて、変換器回路に生ずる寄生容量の効果を補償するようにすることができる。この点で、副表示素子ＣＰ２は１個のＴＦＴスイッチＴ２に接続してゲート・ドレイン間容量を付加するのに対し、副表示素子ＣＰ１は２個のＴＦＴスイッチＴ１およびＴ２に接続してゲート・ドレイン間およびゲート・ソース間の容量をそれぞれ付加することの利点が判る。
【００２９】
順次電荷再配分型のディジタル・アナログ変換器は、周知のものであり、従来、能動マトリックス表示装置以外で採用されていた。かゝる変換器の例は、先に参照したＳｕａｒｅｚ著の論文およびＡｌｌｅｎ＆Ｈｅｌｂｅｒｚ共著の書物に記載されており、これらの刊行物を参照してその回路構成および回路動作に関する情報を紹介する。かかる回路の構成例を示した図３および回路動作における典型的な信号波形を示した図４を参照してその回路動作一般を簡単に説明する。この種の変換器回路は、３個のスイッチＳ１，Ｓ２およびＳ３並びに図示のように接続したほぼ等しい容量値を有する２個の容量素子Ｃ１およびＣ２からなっている。容量素子Ｃ１およびＣ２は、公称の容量値が等しいものとする。
【００３０】
ディジタル・アナログ変換を行なうには、まず、スイッチＳ３を閉じて容量素子Ｃ２を放電するとともに、点Ｖ２の電圧を零にセットする。次いで、一定サイクルの期間スイッチＳ１およびＳ２が作動する。各サイクルの期間、回路の入力端に電圧Ｖｉ（ｎ）が印加される。この電圧は、二つの電圧値の一方をとり、変換すべきディジタル・データにおける順次のビットの状態を表わしている。このディジタル・データを最低位ビットＬＳＢから始めて順次に変換器回路に提示する。ディジタル・アナログ変換の各サイクルの期間には、まず、スイッチＳ１を閉じて容量素子Ｃ１が入力電圧レベルに充電されるようにする。次いで、スイッチＳ１を開き、スイッチＳ２を閉じて、２個の容量素子Ｃ１，Ｃ２間で電荷の分担が行なわれるようにする。電圧Ｖ１とＶ２とが均等化されると、スイッチＳ２を開いて再びそのサイクルが完結する。かゝる変換の期間を図４にＴ_Ｃで示してある。
【００３１】
サイクルの数Ｎ_ｂによってディジタル・アナログ変換の解像度すなわちビット数が決まる。変換の終端において、電圧Ｖ１およびＶ２は
【数１】

なる式によって与えられることを示し得る電圧値Ｖ_Ｆとなる。ディジタル入力ビットの時系列は順次に増大するこの羃数によって効率よく増大し、したがって、最終電圧値Ｖ_Ｆが変換器回路に供給されたディジタル・データに等価のアナログ値を表わしている。
【００３２】
こゝで、図２を再度参照するに、２個の副表示素子ＣＰ１およびＣＰ２は変換器回路における２個の容量素子を構成している。ＴＦＴスイッチＴ１が図３におけるスイッチＳ１と同じ機能を果たすとともに、ＴＦＴスイッチＴ２の機能がスイッチＳ２の機能と同じになる。表示素子の共通電極１５は、一定の基準電圧Ｖ_ＣＥ、例えば接地電位に保持する。したがって、画素素子１２は、放電用スイッチＳ３を除き、図３に示した変換器回路におけるすべての構成要素を含有しているものと見られる。しかしながら、副表示素子ＣＰ２の電圧は、なお、列導線電圧を適切なレベルに保持するとともに、ＴＦＴスイッチＴ１およびＴ２の両方を同時にオン状態にすることにより、簡単に放電させ、あるいは、リセットすることができる。かゝる画素素子・変換器の回路構成を有する全解像度表示装置をアドレスするための適切な行駆動電圧波形を図５（ａ）に示すが、図５におけるＶ_Ｎ−１，Ｖ_Ｎ，Ｖ_Ｎ＋１およびＶ_Ｎ＋２は、順次の４本の行導線１８からなる典型的な駆動導線群に印加する電圧波形を表わすものである。これらの電圧波形は模式的に示してあり、目盛を付してはない。この図は、列導線に印加する電圧波形Ｖ_Ｍの例を図示したものである。この電圧波形例においては、各映像走査周期ＴＬ毎に２行の画素素子群をアドレスする、いわゆる走査線対駆動法を用いて駆動するものとするとともに、４ビットのディジタル・アナログ変換を画素素子群内で行ない、Ｎ_ｂ＝４とするものとする。
【００３３】
かゝる表示装置の動作を説明するに当り、例として、図２に示した画素素子群におけるＰ行と画素素子のアドレスについて考察する。他の行の画素素子群も同じ態様で駆動するものとする。Ｐ行の画素素子群における表示素子の電圧は、各画素素子におけるＴＦＴスイッチＴ１およびＴ２がともにオン状態になっているＴＡ期間中にリセットされる。このことは、Ｐ行の画素素子群に接続されている行導線ＮおよびＮ＋１を高電圧にするとともに各列導線を低ビットＶＯに対応した電圧に保持する行駆動回路によって達成する。このＴＡ期間の終端においては、行導線Ｎ＋１は、ＴＦＴスイッチＴ２をオフ状態にする低電圧に復帰する。ディジタルデータ・アナログ変換はＴＢ期間中に行なわれる。映像データの各ビットを表わす電圧が列導線上に順次に設定される。ｔ１ａ期間中には、最低位ビット１を表わす電圧が列導線に印加され、ｔ２ａ期間中には、ビット２を表わす電圧が列導線に印加され、以下同様となる。これらの各期間においては、行導線Ｎは、ＴＦＴスイッチＴ１をオン状態にするとともに副表示素子ＣＰ１を充電するために高電圧にする。これらの期間の中間の期間においては、行導線Ｎは低電圧となり、行導線Ｎ＋１は高電圧となる。その結果として、ＴＦＴスイッチＴ２はオン状態となり、副表示素子ＣＰ１とＣＰ２との間で電荷分担が生ずる。Ｐ＋１行の画素素子群がリセットされている間に、Ｐ行の画素素子群におけるディジタル・アナログ変換の際のかゝる電荷分担の最終期間が到来する。各画素素子における容量素子すなわち副表示素子の電圧は、変位の終端においてほぼ等しくなり、列導線に印加したディジタル情報に等価のアナログ値に呈する。こゝで留意すべきこととして、かゝる変換が完了した後においては、次のＰ＋１行の画素素子群がアドレスされたときに生ずるように、ＴＦＴスイッチＴ２がさらに如何に作動しても、Ｐ行の画素素子における最終電圧値には影響しない。
【００３４】
このようにして、表示パネルにおける各行の画素素子群が順次に駆動されて、引続くフイールド期間毎にかゝる回路動作が繰返される。
【００３５】
図５(a) に示した駆動法においては、２値のみの列導線電圧ＶＯおよびＶ１を用いたが、ＬＣ共振回路に必要なように正極性と負極性との信号によって画素素子群をアドレスする場合には、それぞれ異なった値の列導線電圧ＶＯおよびＶ１を用いるのが望ましい。このことは、走査線転換形式で駆動する表示装置に用い得るようにして列導線に印加する正負交互形態の電圧波形信号Ｖ_M として図５(b) に図示するとおりである。かゝる電圧波形を用いれば、変換基準レベルからの最小電圧段差は同じ値に保持したまゝで、表示素子群に供給する電圧の範囲を増大させることができる。この種の電圧波形は、例えば、欧州特許公開公報ＥＰ−Ａ− 0391654号に記載のものと同様に、復号器回路に接続されて電圧レベルＶ_ccとＶ_ddとを切替える列駆動回路２５中のレベルシフタ回路によって得られる。
【００３６】
副表示素子中の容量素子ＣＰ１の充電に用い得る時間は、ディジタル・アナログ変換の解像度Ｎ_ｂと映像信号の線走査周期ＰＬとによって決まる。図５（ａ）に示した駆動法に関する限り、副表示素子電圧のリセットに用い得る周期ＴＡは充電周期Ｔ_ｃｈの２倍に等しい。したがって、上述した表示装置については充電周期はつぎの式で与えられる。
Ｔ_ｃｈ＝ＴＬ／（４Ｎ_ｂ＋２）
【００３７】
ＰＡＬ方式のテレビジョン表示に必要なように、映像線走査周期６４μS で４ビット変換を行ない、変換解像度Ｎ_b ＝４とすると、充電周期はほぼ 3.6μS となる。行および列の駆動信号を修正すれば、使用し得る充電時間を増大させることができる。上述の駆動法においては、各画素素子における第１ＴＦＴスイッチＴ１がオン状態にある間だけ、表示パネルの列導線上にディジタル情報が存在する必要がある。したがって、例えば表示パネルの次の行の画素素子群のためのデータを列導線群に供給するのに中間の期間を使用することができる。その場合、これら２行におけるデータの変換は、充電時間Ｔ_chに等しい時間だけ遅れた第２行の作動周期に適切に同期した時系列で該当する行導線にスイッチ信号を供給するようにすれば、並行して行なうことができる。２行の画素素子群を並行してアドレスすることにより、表示パネルにおける各行のアドレスに使用し得る時間を倍増させることができる。
【００３８】
次に、替わりの駆動を用いた実施例を図６を参照して説明するが、図６には、図５（ａ）の対応する電圧波形と比較しながら、典型的な電圧波形を模式的に示す。この駆動法では、同じ変換周期ＴＢの間に、行導線ＮおよびＮ＋１とＮ＋１およびＮ＋２とをそれぞれ用いてＰ行およびＰ＋１行の画素素子群をアドレスする。充電周期ｔ１ａ，ｔ２ａ，ｔ３ａおよびｔ４ａの各期間中に、列導線群はＰ行の画素素子用の情報を伝送する。充電周期ｔ１ｂ，ｔ２ｂ，ｔ３ｂおよびｔ４ｂの各期間中には、列導線上のデータはＰ＋１行の画素素子用の情報である。この方法で表示パネルをアドレスすれば、充電時間Ｔ_ｃｈはつぎの値に増大する。
Ｔ_ｃｈ＝ＴＬ／（２Ｎ_ｂ＋２）
ＰＡＬ方式表示パネルにおける４ビット変換については、この駆動法による充電周期が６．４μＳとなり、また、走査線対駆動法以外にこの駆動法を用いる場合には、列駆動回路にライン・メモリを設けることが必要となる。
【００３９】
画素素子充電時間の上述した各式から、変換の解像度と利用可能の画素素子充電時間との間には直接の関係が存在することが判る。実際にテレビジョンに適用するには、少なくとも６ビットの解像度が望ましく、高品位表示には８ビットもしくはそれ以上の解像度が必要である。上述の駆動法を用いるには、オン時の電流を増大させ、オフ時の電流を低減してＴＦＴスイッチを高性能にする必要がある。
【００４０】
しかしながら、列導線に印加するディジタル・データ信号に用いる電圧レベルの段数を増大させればせ、充電時間Ｔ_ｃｈを減少させずにディジタル・アナログ変換の解像度を増大させることができる。前述した実施例においては、入力データ信号における単一ビットの値を表わすために一行の画素素子群をアドレスする際に、個々に分離した２段階の列導線電圧ＶＯとＶ１もしくはＶＯ−とＶ１−とを用いてある。列導線電圧レベルを４段階に増やせば、変換の解像度を２の幕数だけ増大させることができる。必要な４段階の電圧レベルの値は、２レベルのデータ信号に用いた電圧レベルから算出することができる。２段階の電圧レベルに必要な列導線電圧がＶＯとＶ１とである場合を取上げると、４電圧レベルの列駆動に必要な電圧値はつぎのようになる。
ＶＯ
ＶＯ＋（Ｖ１−ＶＯ）／２^Ｎｂ
Ｖ１
Ｖ１＋（Ｖ１−ＶＯ）／２^Ｎｂ
この場合には４段階の列導線電圧レベルが存在し得るので、これらの列導線電圧レベルのいずれを画素素子ディジタル・アナログ変換の各サイクル毎に列駆動回路によって列導線に印加するのかを２ビットの情報によって決める必要がある。画素素子内での４ビット変換には列駆動回路に８ビットのデータが必要であるから、このことは変換の総合解像度の倍増と一致する。列導線電圧レベルの段数をさらに増大させることも可能である。一般に、２^Ｌ段階の列導線電圧レベルを用いた場合には、総合解像度はＮ_ｂ・Ｌビットとなる。しかしながら、電圧レベルの段数が増える程、列駆動回路の機能がそれだけ複雑になる。
【００４１】
ディジタル映像信号によって作動する従来の表示装置におけるように列駆動回路で行なうよりも、上述したようにして画素素子群で所要のディジタル・アナログ変換を行なうときの結果として、従来の表示装置に比べて列駆動回路の構成がかなり簡単になる。かゝるディジタル・アナログ変換を達成するために順次電荷再配分型ディジタル・アナログ変換器を備えるようにする画素素子回路の変更には、各画素素子毎に１個の余分のＴＦＴスイッチと個々に分離した２個の容量性副表示素子を作るための表示素子の副分割とが必要となるに過ぎず、かゝる必要事項は、両方とも、表示パネルの製作時に簡単に達成し得るものである。
【００４２】
列駆動回路は２段階もしくはそれより多い段階の電圧レベルからなるディジタル信号を列導線に供給する必要があるので、その回路構成は純粋なディジタル回路とすることができる。列駆動回路を表示パネルとは分離して製造する場合に、列駆動回路の簡単さとその回路動作の純粋なディジタル性とはなお幾多の利点を生ずるにも拘わらず、画素素子群の行列配置および列駆動回路の両方を製造する共通の処理技術を用いた表示パネル上の回路の集積化が、これによって極めて容易になる。
【００４３】
行駆動回路によって行導線に供給する信号の性質は、従来のＴＦＴ表示パネルにおけるものとは相違しており、その信号の形成には、典型的には従来型のディジタル・シフトレジスタ回路よりなる従来型の行駆動回路に変更を施す必要がある。しかしながら、その回路変更は、さらにディジタル回路を用いて簡単に行なうことができる。
【００４４】
行駆動回路２１および列駆動回路２５は、ともに、ＴＦＴを用いて構成することができ、画素素子のＴＦＴ並びに行および列のアドレス導線１８および１９と同じ基板上に集積化するのが好適であり、かゝるＴＦＴ群および各駆動回路は、例えば多結晶シリコンのＴＦＴ群を用いた共通の処理過程によって同時に形成する。
【００４５】
表示装置に対する応用には、情報がディジタル形式で存在する、例えば、コンパクト・ジィスク情報（ＣＤ−Ｉ）の技術分野あるいはデータグラフィック・ディスプレイの分野、さらには、アナログ、ディジタルいずれかの形で供給された情報を表示する表示システムへの応用が含まれる。集積化した駆動回路を備えた表示装置においては、従来のアナログ回路よりも、上述したように完全なディジタル回路を補充する方が容易と考えられる。
【００４６】
上述した表示装置としては、液晶表示装置を取上げたが、他の電気光学材料、例えば、電界発光材料あるいは電界発色材料も用い得るものと考えられる。
【００４７】
本発明につき上述したところからすれば、他の変形例も当業者には明らかである。かゝる変形例には、映像マトリックス表示装置の技術分野で既知の他の特徴、および、既に述べたところに替え、あるいは、加えて採用し得る特徴も含まれる。
【００４８】
以上の説明から明らかなように、本発明によれば、ディジタル映像信号をアナログ化して表示する表示素子自体にディジタル・アナログ変換の機能を付与するなどして行列配置の表示素子群を駆動する回路を完全にディジタル化し、表示パネルと同一基板上に集積化するなどして表示装置全体を純ディジタル化して製造容易にし得る、という格別の効果を挙げることができる。
【図面の簡単な説明】
【図１】本発明による能動マトリックス液晶表示装置の構成例を模式的に示すブロック線図である。
【図２】図１に示した表示装置の表示パネルにおいてそれぞれ順次電荷再配分ディジタル・アナログ変換器をなす画素素子の典型的行列配置を模式的に示す回路図である。
【図３】順次電荷再配分型ディジタル・アナログ変換器の回路構成を模式的に示す回路図である。
【図４】同じくそのディジタル・アナログ変換器の動作を説明するために当該変換器に加える信号波形の例を模式的に示す信号波形図である。
【図５】（ａ）は第１駆動案を用いて図１に示した表示装置の表示パネルにおけ行および列の導線にそれぞれ加える信号波形の例、（ｂ）は同じくその第１駆動案を用いて図１に示した表示装置の表示パネルにおける列導線に加える信号波形の例をそれぞれ示す信号波形図である。
【図６】第２駆動案を用いて図１に示した表示装置の表示パネルにおける行および列の導線にそれぞれ加える信号波形の例を示す信号波形図である。

Claims

一群の行導線および列導線と、それぞれ容量性表示素子並びに前記行導線および前記列導線に接続したスイッチ素子を備えた画素素子の行列配置と、前記行導線にスイッチ信号を供給する行駆動回路、前記列導線に接続され当該列導線にデータ信号を供給する列駆動回路、および前記データ信号を取出す列駆動回路にディジタル画像情報信号を供給する手段を備え、前記画素素子群を駆動する駆動手段とを具え、
前記列駆動回路が多ビット・ディジタル信号を前記列導線に供給するように作動でき、
各画素素子における前記表示素子および前記スイッチ素子が、前記列導線上の多ビット・ディジタルデータ信号を前記表示素子のためのアナログ電圧に変換する順次電荷再配分ディジタル・アナログ変換器回路のそれぞれ一部を構成し、
前記各変換器回路が２個の容量素子および２個の前記スイッチ素子を備え、前記行駆動回路は、前記各多ビット・データ信号のビット数に応じた所定の時系列で前記スイッチ素子を作動させるためのスイッチ信号をそれぞれ前記行導線を介して前記２個のスイッチ素子に供給するように作動し、
前記行駆動回路が二つの行中の前記画素素子における前記スイッチ素子を時系列で作動させるためのスイッチ信号を共通のアドレス期間中に供給するとともに、前記列駆動回路が当該二つの行中の各前記画素素子のための多ビット・ディジタルデータ信号を、一方の多ビット・ディジタルデータ信号中の各ビットが他方の多ビット・ディジタルデータ信号中の各ビットと交互に間在するようにして、前記共通のアドレス期間中に供給する能動マトリックス表示装置。
前記各画素素子における前記表示素子が、それぞれ前記変換器回路の容量成分をなす少なくとも２個の副素子を有することを特徴とする請求項１に記載の能動マトリックス表示装置。
一つの行中の前記画素素子の前記変換器回路における第１のスイッチ素子をそれぞれ当該行の行導線に接続するとともに、当該画素素子の当該変換器回路における第２のスイッチ素子を隣接した行中の前記画素素子における前記第１のスイッチ素子が接続されている他の前記行導線に接続することを特徴とする請求項１記載の能動マトリックス表示装置。
多ビット・ディジタルデータ信号における個々の各ビットが、２個の所定電圧レベルのいずれか一方を有することを特徴とする請求項１乃至３のいずれか１項に記載の能動マトリックス表示装置。
多ビット・ディジタルデータ信号における個々の各ビットが２個より多いｎ個の所定電圧レベルのいずれか１個を有することを特徴とする請求項１乃至４のいずれか１項に記載の能動マトリックス表示装置。