JPH0351887A - 液晶ディスプレイ装置 - Google Patents
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- JPH0351887A JPH0351887A JP18829989A JP18829989A JPH0351887A JP H0351887 A JPH0351887 A JP H0351887A JP 18829989 A JP18829989 A JP 18829989A JP 18829989 A JP18829989 A JP 18829989A JP H0351887 A JPH0351887 A JP H0351887A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、マトリックス型表示パネルを用いた液晶デ
ィスプレイ装置に係り、特に表示パネルのデータライン
を交流駆動方式で駆動するための駆動回路に関する。
ィスプレイ装置に係り、特に表示パネルのデータライン
を交流駆動方式で駆動するための駆動回路に関する。
（従来の技術）
液晶セルを表示素子とするマトリックス型表示パネルを
用いたディスプレイ装置、特にアクティブマトリックス
型液晶ディスプレイ装置は、一般的に第１１図のように
構成される。
用いたディスプレイ装置、特にアクティブマトリックス
型液晶ディスプレイ装置は、一般的に第１１図のように
構成される。
第１１図において、マトリックス型液晶表示バネル１は
垂直走査方向（Ｙ方向）に延びた複数のデータライン２
と、水平走査方向（Ｘ方向）に延びた複数のアドレスラ
イン３との交差部に、スイッチ素子４を介して液晶セル
５を接続したものである。肢晶セル５は実際には駆動電
圧を保持するキャパシタと、このキャパシタに保持され
た駆動電圧が印加される画素対応の表示電極と、これに
対向する透明共通電極と、これら表示電極と透明共通電
極の層の間に挾まれた戚晶層により構成される。
垂直走査方向（Ｙ方向）に延びた複数のデータライン２
と、水平走査方向（Ｘ方向）に延びた複数のアドレスラ
イン３との交差部に、スイッチ素子４を介して液晶セル
５を接続したものである。肢晶セル５は実際には駆動電
圧を保持するキャパシタと、このキャパシタに保持され
た駆動電圧が印加される画素対応の表示電極と、これに
対向する透明共通電極と、これら表示電極と透明共通電
極の層の間に挾まれた戚晶層により構成される。
データライン駆動回路（以下、Ｘ駆動回路という）６は
データライン２を画像信号に応じて駆動する回路であり
、またアドレスライン駆動回路（以下、Ｙ駆動回路とい
う）７はアドレスライン３を走査信号に応じて駆動する
回路である。すなわち、Ｘ駆動回路６は第１２図（ａ）
（ｂ）に示す画像信号の１ライン（水平走査ライン）
分を受けて複数のデータライン２を同時に駆動し、Ｙ駆
動回路７はデータライン２が１回駆動される毎にアドレ
スライン３を１本ずつずらせて駆動する。これにより表
示バネル１は１ライン単位に、いわゆる線順次方式で駆
動される。
データライン２を画像信号に応じて駆動する回路であり
、またアドレスライン駆動回路（以下、Ｙ駆動回路とい
う）７はアドレスライン３を走査信号に応じて駆動する
回路である。すなわち、Ｘ駆動回路６は第１２図（ａ）
（ｂ）に示す画像信号の１ライン（水平走査ライン）
分を受けて複数のデータライン２を同時に駆動し、Ｙ駆
動回路７はデータライン２が１回駆動される毎にアドレ
スライン３を１本ずつずらせて駆動する。これにより表
示バネル１は１ライン単位に、いわゆる線順次方式で駆
動される。
液晶ディスプレイ装置においては、液晶セルに一定極性
の駆動電圧を印加すると、液晶セルが焼き付いてしまう
ので、第１３図に示すように液晶セル５に正負の駆動電
圧を交互に印加する、いわゆる交流駆動を行なう必要が
ある。その場合、Ｘ駆動回路６は正負の駆動電圧を交互
に発生しなければならないので、扱う画像信号の振幅及
び出力振幅は一定極性の駆動電圧を発生する場合に比較
して、ｐ−ｐ値で２倍になってしまう。
の駆動電圧を印加すると、液晶セルが焼き付いてしまう
ので、第１３図に示すように液晶セル５に正負の駆動電
圧を交互に印加する、いわゆる交流駆動を行なう必要が
ある。その場合、Ｘ駆動回路６は正負の駆動電圧を交互
に発生しなければならないので、扱う画像信号の振幅及
び出力振幅は一定極性の駆動電圧を発生する場合に比較
して、ｐ−ｐ値で２倍になってしまう。
従ってＸ駆動回路に高耐圧特性が要求され、Ｘ駆動回路
の消費電力が増大する。また、Ｘ駆勤回路の扱う画像信
号振幅が増大すると、高耐圧プロセスを選ばなければな
らず、この処理は信号処理速度が遅いので、高品位画像
信号を扱う場合などに不利となる。さらに、扱う画像信
号の振幅が大きいと、駆動回路の特性のばらつきの影響
が大きくなり、画面上の表示むらが生じる。
の消費電力が増大する。また、Ｘ駆勤回路の扱う画像信
号振幅が増大すると、高耐圧プロセスを選ばなければな
らず、この処理は信号処理速度が遅いので、高品位画像
信号を扱う場合などに不利となる。さらに、扱う画像信
号の振幅が大きいと、駆動回路の特性のばらつきの影響
が大きくなり、画面上の表示むらが生じる。
演晶セルの交流駆動を行なう方法の一つとして、信号線
反転法が知られている。一般的に、液晶セルの数が多数
の場合、配線スペースなどの面から第１４図に示すよう
にＸ駆動回路６を表示バネル１の上下に分けて配置・し
、データライン２（信号線）を１本置きに上側のＸ駆動
回路と下側のＸ駆動回路で駆動する実装形式がとられる
。
反転法が知られている。一般的に、液晶セルの数が多数
の場合、配線スペースなどの面から第１４図に示すよう
にＸ駆動回路６を表示バネル１の上下に分けて配置・し
、データライン２（信号線）を１本置きに上側のＸ駆動
回路と下側のＸ駆動回路で駆動する実装形式がとられる
。
信号線反転法は、このような実装形式を利用した方法で
あり、第１５図に示すように上側のＸ駆動回猫と下側の
Ｘ駆動回路とに、互いに逆極性で、且つ１ライン毎また
は１フィールド毎に正負反転する画像信号を与えて、デ
ータライン２の各々に１ライン毎または１フィールド毎
に正負反転し、かつ隣接するデータライン間で逆極性の
駆動電圧が印加されるようにする方法である。
あり、第１５図に示すように上側のＸ駆動回猫と下側の
Ｘ駆動回路とに、互いに逆極性で、且つ１ライン毎また
は１フィールド毎に正負反転する画像信号を与えて、デ
ータライン２の各々に１ライン毎または１フィールド毎
に正負反転し、かつ隣接するデータライン間で逆極性の
駆動電圧が印加されるようにする方法である。
しかしながら、この信号線反転法によってもＸ駆動回路
の扱う画像信号の振幅及び出力振幅が増大するという問
題は避けられない。
の扱う画像信号の振幅及び出力振幅が増大するという問
題は避けられない。
（発明が解決しようとする課題）
上述したように、従来の液晶ディスプレイ装置では、液
晶セルを交流駆動する場合、Ｘ駆動回路の扱う画像信号
の振幅及び出力振幅が増大し、Ｘ駆動回路に高耐圧特性
が要求され、また消費電力の増大、信号処理速度の低下
、Ｘ駆動回路の特性のばらつきによる表示むらの増大と
いった種々の問題が生じていた。
晶セルを交流駆動する場合、Ｘ駆動回路の扱う画像信号
の振幅及び出力振幅が増大し、Ｘ駆動回路に高耐圧特性
が要求され、また消費電力の増大、信号処理速度の低下
、Ｘ駆動回路の特性のばらつきによる表示むらの増大と
いった種々の問題が生じていた。
本発明は、上述した問題を伴なうことなく液晶セルを交
流駆動することができる液晶ディスプレイ装置を提供す
ることを目的とする。
流駆動することができる液晶ディスプレイ装置を提供す
ることを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は上記の目的を達成するため、岐品表示パネルの
データラインを１水平走査ライン分の画像信号に基づい
て同時に駆動するデータライン駆動回路として、各デー
タラインに共通に接続された正の駆動電圧を発生する第
１の駆動回路及び負の駆動電圧を発生する第２の駆動回
路を設け、これら第１及び第２の駆動回路が対応するデ
ータラインを所定周期で、例えば１ライン毎または１フ
ィールドあるいは１フレーム毎に、交互に駆動するよう
にしたものである。
データラインを１水平走査ライン分の画像信号に基づい
て同時に駆動するデータライン駆動回路として、各デー
タラインに共通に接続された正の駆動電圧を発生する第
１の駆動回路及び負の駆動電圧を発生する第２の駆動回
路を設け、これら第１及び第２の駆動回路が対応するデ
ータラインを所定周期で、例えば１ライン毎または１フ
ィールドあるいは１フレーム毎に、交互に駆動するよう
にしたものである。
（作用）
本発明では個々のデータラインに注目すると、第１の駆
動回路から発生される正の駆動電圧と第２の駆動回路か
ら発生される負の駆動電圧によって交互に駆動され、い
わゆる交流駆動がなされる。第１及び第２の駆動回路は
いずれも単−ｔｉ性の駆動電圧を発生すればよいから、
一つの駆動回路で正負に反転する駆動電圧を発生する場
合に比べて、出力振幅及び扱う画像信号の振幅は半分と
なる。
動回路から発生される正の駆動電圧と第２の駆動回路か
ら発生される負の駆動電圧によって交互に駆動され、い
わゆる交流駆動がなされる。第１及び第２の駆動回路は
いずれも単−ｔｉ性の駆動電圧を発生すればよいから、
一つの駆動回路で正負に反転する駆動電圧を発生する場
合に比べて、出力振幅及び扱う画像信号の振幅は半分と
なる。
（実施例）
以下、図面を参照して本発明の実施例を説明する。
第１の実施例
第１図は本発明の第１の実施例に係る液晶ディスプレイ
装置の概略構成を示すブロック図であり、（ａ）は第ｎ
フレーム時の状態、（ｂ）は第ｎ十１フレーム時の状態
をそれぞれ示している。
装置の概略構成を示すブロック図であり、（ａ）は第ｎ
フレーム時の状態、（ｂ）は第ｎ十１フレーム時の状態
をそれぞれ示している。
この液晶ディスプレイ装置は、大きくは第１１図と同様
にマトリックス型液晶表示バネル１と、Ｘ駆動回路及び
Ｙ駆動駆動回路７からなる。
にマトリックス型液晶表示バネル１と、Ｘ駆動回路及び
Ｙ駆動駆動回路７からなる。
Ｘ駆動回路は表示パネル１の上下にそれぞれ配置された
第１及び第２の駆動回路１１．１２により構成されてい
る。なお、本実施例では第１及び第２の駆動回路１１．
１２は、集積化する場合の端子数や素子数の制限から、
各々２つの集積回路によって構成されているが、、もち
ろん更に多数の集積回路に分割されていてもよい。
第１及び第２の駆動回路１１．１２により構成されてい
る。なお、本実施例では第１及び第２の駆動回路１１．
１２は、集積化する場合の端子数や素子数の制限から、
各々２つの集積回路によって構成されているが、、もち
ろん更に多数の集積回路に分割されていてもよい。
第１及び第２の駆動回路１１．１２は第２図に示すよう
に、それぞれアナログの入力画像信号をサンプリングし
ホールドするサンプルホールド回路（Ｓ／Ｈ）１３と、
サンプルホールド回路１３のそれぞれの出力端子に２個
ずつ接続された出力バッファ１４及びサンプルホールド
回路１３へのサンプルパルスを発生するタイミング発生
回路１５からなる。第１及び第２の駆動回路１１．１２
内の出力バッファ１４は、それぞれデータライン２の本
数と同数設けられ、各データライン２に第１及び第２の
駆動回路１１．１２内の出ノノバッファ１４が共通に接
続されている。出力バッファ１４は出力オン・オフ機能
を持ち、奇数番目と偶数番目とで別々に出力イネーブル
信号ＯＥＩ，ＯＥ２が与えられている。なお、出力バッ
フ７１４は例えば演算増幅器を用いた電圧フォロワによ
って構成される。
に、それぞれアナログの入力画像信号をサンプリングし
ホールドするサンプルホールド回路（Ｓ／Ｈ）１３と、
サンプルホールド回路１３のそれぞれの出力端子に２個
ずつ接続された出力バッファ１４及びサンプルホールド
回路１３へのサンプルパルスを発生するタイミング発生
回路１５からなる。第１及び第２の駆動回路１１．１２
内の出力バッファ１４は、それぞれデータライン２の本
数と同数設けられ、各データライン２に第１及び第２の
駆動回路１１．１２内の出ノノバッファ１４が共通に接
続されている。出力バッファ１４は出力オン・オフ機能
を持ち、奇数番目と偶数番目とで別々に出力イネーブル
信号ＯＥＩ，ＯＥ２が与えられている。なお、出力バッ
フ７１４は例えば演算増幅器を用いた電圧フォロワによ
って構成される。
第１図に示すように、ＴＳ１の駆動回路１１には正の画
像信号が入力されると共に、正の電源７ｔｉ圧＋Ｖｃｃ
とグラウンドレベルＧＮＤが与えられている。第２の駆
動回路１２には負の画像信号が人力されると共に、負の
電源電圧−ＶｃｃとグラウンドレベルＧＮＤが与えられ
ている。すなわち、第１の駆動回路１１は正の駆動電圧
を発生し、第２の駆動回路１２は負の駆動電圧を発生す
る。
像信号が入力されると共に、正の電源７ｔｉ圧＋Ｖｃｃ
とグラウンドレベルＧＮＤが与えられている。第２の駆
動回路１２には負の画像信号が人力されると共に、負の
電源電圧−ＶｃｃとグラウンドレベルＧＮＤが与えられ
ている。すなわち、第１の駆動回路１１は正の駆動電圧
を発生し、第２の駆動回路１２は負の駆動電圧を発生す
る。
次に、本実施例の動作を説明する。第３図及び第４図は
第ｎフレーム時及び第ｎ＋１フレーム時のタイミング図
である。第３図及び第４図ともに、（ａ）は第１の駆動
回路１１に人力される正の入力画像信号、（ｂ）はこの
駆動回路１１におけるサンプルホールド回路へのサンプ
ルパルス、（Ｃ）は第２の駆動回路１２に人力される負
の入力画像信号、（ｄ）はこの駆動回路１２におけるサ
ンプルホールド回路へのサンプルパルスを示している。
第ｎフレーム時及び第ｎ＋１フレーム時のタイミング図
である。第３図及び第４図ともに、（ａ）は第１の駆動
回路１１に人力される正の入力画像信号、（ｂ）はこの
駆動回路１１におけるサンプルホールド回路へのサンプ
ルパルス、（Ｃ）は第２の駆動回路１２に人力される負
の入力画像信号、（ｄ）はこの駆動回路１２におけるサ
ンプルホールド回路へのサンプルパルスを示している。
また、サンプルパルスの波形の下に書かれている数字は
、駆動されるデータライン２の番号を表わしている。
、駆動されるデータライン２の番号を表わしている。
第ｎ，フレームでは第３図に示すように、正の画像信号
を人力とする第１の駆動回路１１が第１．３，５，・・
・の奇数番目のデータラインを駆動し、負の画像信号を
人力とする第２の駆動回路１２が第２．４，６，・・・
の偶数番目のデータラインを駆動する。次の第ｎ＋１フ
レームでは第４図に示すように、第１の駆動回路１１が
偶数番目のデータラインを駆動し、第２の駆動回路１２
が奇数番目のデータラインを駆動する。
を人力とする第１の駆動回路１１が第１．３，５，・・
・の奇数番目のデータラインを駆動し、負の画像信号を
人力とする第２の駆動回路１２が第２．４，６，・・・
の偶数番目のデータラインを駆動する。次の第ｎ＋１フ
レームでは第４図に示すように、第１の駆動回路１１が
偶数番目のデータラインを駆動し、第２の駆動回路１２
が奇数番目のデータラインを駆動する。
第１図のデータライン２のうち、太い線で書かれている
ラインは正の駆動電圧が印加されているライン、細い線
で書かれているラインは負の駆動電圧が印加されている
ラインを表わしている。
ラインは正の駆動電圧が印加されているライン、細い線
で書かれているラインは負の駆動電圧が印加されている
ラインを表わしている。
また、このとき同じデータラインに接続されている第１
及び第２の駆動回路１１．１２内の出力バッファ１４の
うち、データラインを駆動している方の駆動回路内の出
力バッファは出力イネーブル信号ＯＥ１またはＯＥ２に
よりオン状態となるが、データラインを駆動していない
方の駆動回路内の出力バッファはオフ状態に制御されて
出力がオーブンとなることにより、オン状態にある出力
バッファに干渉しないようになっている。すなわち、第
１図の出力バッファ１４のうち、ハッチングが施されて
いるものはオン状態にあり、ハッチングが施されていな
いものはオフ状態にある。
及び第２の駆動回路１１．１２内の出力バッファ１４の
うち、データラインを駆動している方の駆動回路内の出
力バッファは出力イネーブル信号ＯＥ１またはＯＥ２に
よりオン状態となるが、データラインを駆動していない
方の駆動回路内の出力バッファはオフ状態に制御されて
出力がオーブンとなることにより、オン状態にある出力
バッファに干渉しないようになっている。すなわち、第
１図の出力バッファ１４のうち、ハッチングが施されて
いるものはオン状態にあり、ハッチングが施されていな
いものはオフ状態にある。
本構成によれば、個々のデータライン２に注目すると、
第ｎフレーム時と第ｎ＋１フレーム時とで逆極性の駆動
電圧が印加され、交流駆動が行なわれることになる。
第ｎフレーム時と第ｎ＋１フレーム時とで逆極性の駆動
電圧が印加され、交流駆動が行なわれることになる。
上述したように第１の駆動回路１１は正の画像信号を人
力として正の駆動電圧をのみ発生し、第２の駆動回路１
２は負の画像信号を人力として負の駆動電圧のみを発生
すればよいので、従来の交流駆動方式で用いられていた
正負両極性の駆動電圧を発生する駆動回路に比較して、
その出力振幅及び扱う画像信号の振幅は半分となる。
力として正の駆動電圧をのみ発生し、第２の駆動回路１
２は負の画像信号を人力として負の駆動電圧のみを発生
すればよいので、従来の交流駆動方式で用いられていた
正負両極性の駆動電圧を発生する駆動回路に比較して、
その出力振幅及び扱う画像信号の振幅は半分となる。
従って、Ｘ駆動回路の電源電圧＋Ｖｃｃ， −Ｖｅｅ
を下げることができ、消費電力が城少すると共に、耐電
圧も半分でよい。また、駆動回路の扱う信号電圧が小さ
くなることにより、処理速度が高速化されるとともに、
駆動回路の特性のばらつきの絶対値が小さくなり、画面
の表示むらが減少する。
を下げることができ、消費電力が城少すると共に、耐電
圧も半分でよい。また、駆動回路の扱う信号電圧が小さ
くなることにより、処理速度が高速化されるとともに、
駆動回路の特性のばらつきの絶対値が小さくなり、画面
の表示むらが減少する。
また、上記実施例によれば第２図に示したように隣り合
う二本のデータライン２に接続された出力バッファ１４
を共通のサンプルホールド回路１３に接続し、同じサン
プルホールド回路の出力で隣り合う二本のデータライン
を交互に駆動する構戊としたため、出力バツファ１４の
数はデータライン２の本数の２倍となるが、より構成素
子数の多いサンプルホールド回路１３やそのコントロー
ル回路などの数は少なくでき、駆動回路全体としての回
路規模の増大が抑えられる。
う二本のデータライン２に接続された出力バッファ１４
を共通のサンプルホールド回路１３に接続し、同じサン
プルホールド回路の出力で隣り合う二本のデータライン
を交互に駆動する構戊としたため、出力バツファ１４の
数はデータライン２の本数の２倍となるが、より構成素
子数の多いサンプルホールド回路１３やそのコントロー
ル回路などの数は少なくでき、駆動回路全体としての回
路規模の増大が抑えられる。
第２の実施例
第５図は本発明の第２の実施例であり、人力ｉＢｊｊ像
信号がディジタル信号の場合の例である。
信号がディジタル信号の場合の例である。
第１図と同様に、第５図（ａ） （ｂ）はそれぞれ第ｎ
フレーム時及び第ｎ＋１フレーム時の状態を示している
。同図において、第１及び第２の駆動回路１１．１２は
それぞれ信号分配回路２１とＤ／Ａ変換器（ＤＡＣ）２
２及び出力バッファ２３により構成されている。出力バ
ッファ２３は、それぞれデータライン２の本数と同数設
けられ、各データライン２に第１及び第２の駆動回路１
１．１２内の出力バッファ２３が共通に接続されている
。出力バッファ１４は出力オン・オフ機能を持ち、奇数
番目と偶数番目とで別々に出力イネーブル信号ＯＥＩ，
ＯＥ２が与えられている。
フレーム時及び第ｎ＋１フレーム時の状態を示している
。同図において、第１及び第２の駆動回路１１．１２は
それぞれ信号分配回路２１とＤ／Ａ変換器（ＤＡＣ）２
２及び出力バッファ２３により構成されている。出力バ
ッファ２３は、それぞれデータライン２の本数と同数設
けられ、各データライン２に第１及び第２の駆動回路１
１．１２内の出力バッファ２３が共通に接続されている
。出力バッファ１４は出力オン・オフ機能を持ち、奇数
番目と偶数番目とで別々に出力イネーブル信号ＯＥＩ，
ＯＥ２が与えられている。
第５図においては、第１図と同様にデータライン２のう
ち、太い線で書かれているラインは正の駆動電圧が印加
されているライン、細い線で書かれているラインは負の
駆動電圧が印加されているラインをそれぞれ示し、また
出力バッファ２３のうち、ハッチングが施されているも
のはオン状態、ハッチングが施されていないものはオフ
状態にあるものとする。
ち、太い線で書かれているラインは正の駆動電圧が印加
されているライン、細い線で書かれているラインは負の
駆動電圧が印加されているラインをそれぞれ示し、また
出力バッファ２３のうち、ハッチングが施されているも
のはオン状態、ハッチングが施されていないものはオフ
状態にあるものとする。
信号分配回路２１は第６図に示されるように、シリアル
に人力される例えば８ビットのディジタル画像信号を１
ライン分取り込むシフトレジスタ３１と、シフトレジス
タ３１の出力を保持するラッチ回路群３２及びタイミン
グ発生回路３３からなる。タイミング発生回路３３は、
シフトレジスタ３１へ１共給するシフトクロックとラッ
チ回路群３２へ供給するラッチパルスを発生する。
に人力される例えば８ビットのディジタル画像信号を１
ライン分取り込むシフトレジスタ３１と、シフトレジス
タ３１の出力を保持するラッチ回路群３２及びタイミン
グ発生回路３３からなる。タイミング発生回路３３は、
シフトレジスタ３１へ１共給するシフトクロックとラッ
チ回路群３２へ供給するラッチパルスを発生する。
第７図及び第８図は第ｎフレーム時及び第ｎ＋１フレー
ム時のタイミング図であり、第７図、第８図ともに（ａ
）は第１の駆動回路１１に人力される正のディジタル入
力画像信号、（ｂ）（ｅ）は駆動回路１１におけるシフ
トレジスタ３１へのシフトクロック及びラッチ回路３２
のラッチデータ、（ｄ）は第２の駆動回路１２に入力さ
れる負のディジタル人力画像信号、（ｃ） （ｆ’）は
駆動回路１２におけるシフトレジスタ３１へのシフトク
ロック及びラッチ回路３２のラッチデータを示している
。（ｂ） （ｃ）のシフトクロツクはディジタル人力画
像信号のデータレートの２倍の周期を持ち、（ｂ）のシ
フトクロックと（Ｃ）のシフトクロックとでは半周期分
位相がずれている。
ム時のタイミング図であり、第７図、第８図ともに（ａ
）は第１の駆動回路１１に人力される正のディジタル入
力画像信号、（ｂ）（ｅ）は駆動回路１１におけるシフ
トレジスタ３１へのシフトクロック及びラッチ回路３２
のラッチデータ、（ｄ）は第２の駆動回路１２に入力さ
れる負のディジタル人力画像信号、（ｃ） （ｆ’）は
駆動回路１２におけるシフトレジスタ３１へのシフトク
ロック及びラッチ回路３２のラッチデータを示している
。（ｂ） （ｃ）のシフトクロツクはディジタル人力画
像信号のデータレートの２倍の周期を持ち、（ｂ）のシ
フトクロックと（Ｃ）のシフトクロックとでは半周期分
位相がずれている。
第ｎフレームでは第７図に示すように、第１の駆動回路
１１においては正のディジタル人力画像信号Ｄ，，Ｄ，
，Ｄ，，Ｄ４，・・・のうち、奇数番目のデータＤ，，
Ｄ，，・・・がラッチ回路３２でラッチされ、第２の駆
動回路１２においては負のディジタル入力画像信号Ｄ，
，Ｄ２，Ｄ ３ ＋ Ｄ ４ ＊ ・・・のうち、偶数
番目のデータ百２，Ｄ４，・・・がラッチ回路３２でラ
ッチされる。ラツチされたデータはＤ／Ａ変換器２２に
よりアナログ信号に変換され、Ｄ／Ａ変換器２２の出力
は各々２個ずつの出力バッファ２３に入力される。
１１においては正のディジタル人力画像信号Ｄ，，Ｄ，
，Ｄ，，Ｄ４，・・・のうち、奇数番目のデータＤ，，
Ｄ，，・・・がラッチ回路３２でラッチされ、第２の駆
動回路１２においては負のディジタル入力画像信号Ｄ，
，Ｄ２，Ｄ ３ ＋ Ｄ ４ ＊ ・・・のうち、偶数
番目のデータ百２，Ｄ４，・・・がラッチ回路３２でラ
ッチされる。ラツチされたデータはＤ／Ａ変換器２２に
よりアナログ信号に変換され、Ｄ／Ａ変換器２２の出力
は各々２個ずつの出力バッファ２３に入力される。
そして、第１の駆動回路１１は出力イネーブル信号ＯＥ
Ｉにより奇数番目の出力バツファが・オン状態となるこ
とによって、奇数番目のデータラインを正の駆動電圧で
駆動する。第２の駆動回路１２は出力イネーブル信号Ｏ
Ｅ２により偶数番目の出力バッファがオン状態となるこ
とによって、偶数番口のデータラインを負の駆動電圧で
駆動する。このとき、データラインの駆動に使用されな
い第１の駆動回路ｌｌ内の偶数番目の出力バッファ及び
第２の駆動回路１２内の奇数番目の出力バッファはオフ
状態となって出力がオーブンとなることにより、同じデ
ータラインに接続されているオン状態にある出力バッフ
ァに対して干渉しない。
Ｉにより奇数番目の出力バツファが・オン状態となるこ
とによって、奇数番目のデータラインを正の駆動電圧で
駆動する。第２の駆動回路１２は出力イネーブル信号Ｏ
Ｅ２により偶数番目の出力バッファがオン状態となるこ
とによって、偶数番口のデータラインを負の駆動電圧で
駆動する。このとき、データラインの駆動に使用されな
い第１の駆動回路ｌｌ内の偶数番目の出力バッファ及び
第２の駆動回路１２内の奇数番目の出力バッファはオフ
状態となって出力がオーブンとなることにより、同じデ
ータラインに接続されているオン状態にある出力バッフ
ァに対して干渉しない。
次のｎ＋１フレームでは第８図に示すように、第１の駆
動回路１１においては正のデイジタル人力画像信号Ｄ，
，Ｄ２，Ｄ３，Ｄ４，・・・のうち、偶数番［１のデー
タＤ２，Ｄ４，−．．かラッチ回路３２でラッチされ、
第２の駆動回路１２においては負のディジタル人力画像
信号Ｄ，Ｄ２ ，Ｄ３ ，Ｄ４，・・・のうち、奇数番
目のデータＤ，，Ｄ，， ・・・がラッチ回路３２で
ラッチされる。ラッチされたデータはＤ／Ａ変換器２２
を介して各々２個ずつの出力バッファ２３に入力される
。
動回路１１においては正のデイジタル人力画像信号Ｄ，
，Ｄ２，Ｄ３，Ｄ４，・・・のうち、偶数番［１のデー
タＤ２，Ｄ４，−．．かラッチ回路３２でラッチされ、
第２の駆動回路１２においては負のディジタル人力画像
信号Ｄ，Ｄ２ ，Ｄ３ ，Ｄ４，・・・のうち、奇数番
目のデータＤ，，Ｄ，， ・・・がラッチ回路３２で
ラッチされる。ラッチされたデータはＤ／Ａ変換器２２
を介して各々２個ずつの出力バッファ２３に入力される
。
第１の駆動回路１１は出力イネーブル信号ＯＥ２により
偶数番目の出力バッファがオン状態となることによって
、偶数番目のデータラインを正の駆動電圧で駆動する。
偶数番目の出力バッファがオン状態となることによって
、偶数番目のデータラインを正の駆動電圧で駆動する。
第２の駆動回路１２は出力イネーブル信号ＯＥＩにより
奇数番目の出力バッファがオン状態となることによって
、奇数番目のデータラインを負の駆動電圧で駆動する。
奇数番目の出力バッファがオン状態となることによって
、奇数番目のデータラインを負の駆動電圧で駆動する。
このとき、データラインの駆動に使用されない第１の駆
動回路１１内の奇数番目の出力バッファ及び第２の駆動
回路ｌ２内の偶数番目の出力バッフ７はオフ状態となり
、同じデ一タラインに接続されているオン状態にある出
カハッファに干渉しない。
動回路１１内の奇数番目の出力バッファ及び第２の駆動
回路ｌ２内の偶数番目の出力バッフ７はオフ状態となり
、同じデ一タラインに接続されているオン状態にある出
カハッファに干渉しない。
第３の実施例
第９図は本発明の第３の実施例であり、第１及び第２の
駆動回路１１はそれぞれ駆動電圧発坐回路４１と、駆動
電圧発生回路４１の出力端子にそれぞれ接続された出力
バッファ４２及び出力バッファ４２の出力端子に２個ず
つ接続されたスイッチ４３により購或されている。駆動
電圧発生回路４１は第１の実施例におけるサンプルホー
ルド回路１３または第２の実施例におナるＤ／Ａ変換器
２２にｔ目当する回路である。
駆動回路１１はそれぞれ駆動電圧発坐回路４１と、駆動
電圧発生回路４１の出力端子にそれぞれ接続された出力
バッファ４２及び出力バッファ４２の出力端子に２個ず
つ接続されたスイッチ４３により購或されている。駆動
電圧発生回路４１は第１の実施例におけるサンプルホー
ルド回路１３または第２の実施例におナるＤ／Ａ変換器
２２にｔ目当する回路である。
第１及び第２の丈施例においては、第１及び第２の駆動
回路１１．１２内にそれぞれデータラインの本数と同数
の出力バッファ１４．２３を設けたが、第３の実施例に
おいて第１及び第２の駆動回路１１．１２内の出力バッ
ファ４２のそれぞれの個数はデータライン２の本数と同
じであり、その代わりに出力バッファ４２と、隣り合う
２本のデータラインとの間にそれぞれスイッチ４３を接
続している。スイッチ４３のオン・オフ制御は第１及び
第２の実施例における出力バッファ１４．２３のオン・
オフ制御と同様であり、それによって駆動電圧が印加さ
れるべきデータラインの選択を行なっている。
回路１１．１２内にそれぞれデータラインの本数と同数
の出力バッファ１４．２３を設けたが、第３の実施例に
おいて第１及び第２の駆動回路１１．１２内の出力バッ
ファ４２のそれぞれの個数はデータライン２の本数と同
じであり、その代わりに出力バッファ４２と、隣り合う
２本のデータラインとの間にそれぞれスイッチ４３を接
続している。スイッチ４３のオン・オフ制御は第１及び
第２の実施例における出力バッファ１４．２３のオン・
オフ制御と同様であり、それによって駆動電圧が印加さ
れるべきデータラインの選択を行なっている。
本実施例によると、第１及び第２の実施例に比較して、
スイッチが新たに必要となるが、出カバッファの数が半
分で済むので、回路規模がより縮小される。
スイッチが新たに必要となるが、出カバッファの数が半
分で済むので、回路規模がより縮小される。
第４の実施例
第１０図は本発明の第４の実施例であり、第３の実施例
における第９図のスイッチ４３にト目当するスイッチ４
４を表示バネル１内に設けたものである。このスイッチ
４４は第１１図に示す液晶セル５を選択するためのスイ
ッチ４より数が少なくてよいので、アモルファスシリコ
ンを用いた薄膜トランジスタ等でも設計により伝達特性
の良いスイッチを用いることができる。
における第９図のスイッチ４３にト目当するスイッチ４
４を表示バネル１内に設けたものである。このスイッチ
４４は第１１図に示す液晶セル５を選択するためのスイ
ッチ４より数が少なくてよいので、アモルファスシリコ
ンを用いた薄膜トランジスタ等でも設計により伝達特性
の良いスイッチを用いることができる。
本実施例によると、駆動回路１１．１２の回路規模をさ
らに小さくできると共に、駆動回路１１．１２及び表示
バネル１の出力ビン数を半分になるので、駆動回路１１
．１２と表示バネル１との間の配線数が半減され、表示
バネルｌ上に駆動回路を実装する場合に実装が容易とな
り、製造コストが減少するという利点が得られる。
らに小さくできると共に、駆動回路１１．１２及び表示
バネル１の出力ビン数を半分になるので、駆動回路１１
．１２と表示バネル１との間の配線数が半減され、表示
バネルｌ上に駆動回路を実装する場合に実装が容易とな
り、製造コストが減少するという利点が得られる。
なお、本発明においてはデータライン２を正または負の
駆動電圧で駆動する（換言すれば、データラインをチャ
ージする）前に、駆動すべきデータライン上に溜まって
いる、これから印加しようとする駆動電圧と逆極性の信
号電荷（前回の駆動時に印加された駆動電圧による充電
電荷）をディスチャージする手段を備えることが望まし
い。その具体例を以下の第５〜第７の実施例により説明
する。
駆動電圧で駆動する（換言すれば、データラインをチャ
ージする）前に、駆動すべきデータライン上に溜まって
いる、これから印加しようとする駆動電圧と逆極性の信
号電荷（前回の駆動時に印加された駆動電圧による充電
電荷）をディスチャージする手段を備えることが望まし
い。その具体例を以下の第５〜第７の実施例により説明
する。
第５の実施例
ディスチャージ手段として、本実施例では第１及び第２
の駆動回路１１．１２内にディスチャージ機能を持たせ
、データライン２をチャージする前に、データライン２
をチャージしようとする駆動回路自身によってディスチ
ャージを行なうようにする。
の駆動回路１１．１２内にディスチャージ機能を持たせ
、データライン２をチャージする前に、データライン２
をチャージしようとする駆動回路自身によってディスチ
ャージを行なうようにする。
具体的には例えば出力バッファが電圧フォロワの場合、
データライン２をチャージしようとする駆動回路をオン
状態にすると、出力バッファ（１４，２３．４２）を介
してデータライン２にデータライン２上の信号電荷と逆
極性の駆動電圧が印加されることにより、まず出力バッ
ファの電流源トランジスタを通してディスチャージが行
なわれ、やがてデータライン２が零電位となってディス
チャージが終了した後、チャージが開始される。
データライン２をチャージしようとする駆動回路をオン
状態にすると、出力バッファ（１４，２３．４２）を介
してデータライン２にデータライン２上の信号電荷と逆
極性の駆動電圧が印加されることにより、まず出力バッ
ファの電流源トランジスタを通してディスチャージが行
なわれ、やがてデータライン２が零電位となってディス
チャージが終了した後、チャージが開始される。
この場合、データライン２に駆動電圧を印加する駆動回
路自身がデータライン２上に溜まっている信号電荷を吸
収してディスチャージを行なうので、ディスチャージの
ためのタイミング制御は特に必要でなく、単に駆動回路
の出力バッファがディスチャージ前のデータライン２の
電αと駆動回路の電源電圧（＋Ｖｃｃまたは＝Ｖｃｃ）
との電位差分以上の耐圧を有していれば良い。
路自身がデータライン２上に溜まっている信号電荷を吸
収してディスチャージを行なうので、ディスチャージの
ためのタイミング制御は特に必要でなく、単に駆動回路
の出力バッファがディスチャージ前のデータライン２の
電αと駆動回路の電源電圧（＋Ｖｃｃまたは＝Ｖｃｃ）
との電位差分以上の耐圧を有していれば良い。
なお、スイッチ等のディスチャージ手段を出カバッファ
の後に設けて、データライン２上のディスチャージを行
なってもよい。
の後に設けて、データライン２上のディスチャージを行
なってもよい。
第６の実施例
本実施例ではディスチャージ手段として第１及び第２の
駆動回路１１．１２内にディスチャージ機能を持たせる
点は第５の実施例と同様であるが、本実施例では駆動回
路１１（または１２）から駆動電圧を印加する前に、駆
動電圧をその前に印加した駆動回路１２（または１１）
によってディスチャージを行なうようにする。
駆動回路１１．１２内にディスチャージ機能を持たせる
点は第５の実施例と同様であるが、本実施例では駆動回
路１１（または１２）から駆動電圧を印加する前に、駆
動電圧をその前に印加した駆動回路１２（または１１）
によってディスチャージを行なうようにする。
具体的には例えば駆動回路１１が駆動電圧を印加する前
に、タイミング回路の制御によって、駆動回路１２内の
出力バッファ（１４，２３．４２）の出力電位を強制的
に一時零電位にすればよい。これは出力バッファが電圧
フオロワの場合を例にとると、電圧フオロワの人力に零
レベルを与えて出力電位を零にすることによって達成さ
れる。−この実施例の場合、データライン２上に溜まっ
ている信号電荷の極性とデイスチャージする駆動回路の
電源電圧の極性が同じであるため、駆動回路の耐圧は第
５の実施例の場合より小さくてよい。
に、タイミング回路の制御によって、駆動回路１２内の
出力バッファ（１４，２３．４２）の出力電位を強制的
に一時零電位にすればよい。これは出力バッファが電圧
フオロワの場合を例にとると、電圧フオロワの人力に零
レベルを与えて出力電位を零にすることによって達成さ
れる。−この実施例の場合、データライン２上に溜まっ
ている信号電荷の極性とデイスチャージする駆動回路の
電源電圧の極性が同じであるため、駆動回路の耐圧は第
５の実施例の場合より小さくてよい。
なお、スイッチ等のディスチャージ手段を用いて、デー
タライン２上のディスチャージを行なってもよい。
タライン２上のディスチャージを行なってもよい。
第７の実施例
ディスチャージ手段として、本実施例では第１及び第２
の駆動回路１１．１２の外部にデイスチャージ装置を設
け、このディスチャージ装置によってデータラインを一
旦零レベルにしてディスチャージを行なう。この場合も
、駆動回路の耐圧は第６の実施例と同等でよい。
の駆動回路１１．１２の外部にデイスチャージ装置を設
け、このディスチャージ装置によってデータラインを一
旦零レベルにしてディスチャージを行なう。この場合も
、駆動回路の耐圧は第６の実施例と同等でよい。
［発明の効果］
本発明によれば、データライン駆動回路として正の駆動
電圧を発生する第１の駆動回路と負Φ１駆動電圧を発生
する第２の駆動回路を設け、これらの両駆動回路によっ
て各データラインを交互に駆動することで交流駆動を行
なうことにより、一つの駆動回路で交互に正負反転する
駆動電圧を発生させる従来の交流駆動方式と比較して、
駆動回路の出力振幅及び扱う画像信号の振幅は半分とな
る。
電圧を発生する第１の駆動回路と負Φ１駆動電圧を発生
する第２の駆動回路を設け、これらの両駆動回路によっ
て各データラインを交互に駆動することで交流駆動を行
なうことにより、一つの駆動回路で交互に正負反転する
駆動電圧を発生させる従来の交流駆動方式と比較して、
駆動回路の出力振幅及び扱う画像信号の振幅は半分とな
る。
従って、駆動回路の耐圧特性が緩和され、消費電力も低
減されるとともに、信号処理速度を高速化できるので、
将来の高品位画像信号のような高速の画像信号を扱う場
合に有利となり、しかも駆動回路の特性のばらつきの絶
対値が小さくなり、表示むらが減少するという効果が得
られる。
減されるとともに、信号処理速度を高速化できるので、
将来の高品位画像信号のような高速の画像信号を扱う場
合に有利となり、しかも駆動回路の特性のばらつきの絶
対値が小さくなり、表示むらが減少するという効果が得
られる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図における第１及び第２の駆動回路の内部構成
を示すブロック図、第３図及び第４図は第１の実施例の
動作を説明するためのタイミング図、第５図は本発明の
第２の実施例を示すブロック図、第６図は第５図におけ
る第１及び第２の駆動回路の内部構成を示すブロック図
、第７及び第８図は第、２の実施例の動作を説明するた
めのタイミング図、第９図は本発明の第３の実施例を示
すブロソク図、第１０図は本発明の第４の実施例を示す
ブロック図、第１１図は従来のマトリックス型液晶表示
パネルを用いたディスプレイ装置の概略構成を示す図、
第１２図はその動作を説明するための画（象信号の波形
図、第１３図は液晶セルの交流駆動方式を説明するため
の図、第１４図は液晶セル数が多数の場合の駆動回路の
構成例を示すブロック図、第１５図は従来の信号線反転
法による駆動回路の構成を示すブロック図である。 １・・・マトリックス型液晶表示パネル２・・・データ
ライン ３・・・アドレスライン ６・・・Ｘ駆動回路（データライン駆動回路）７・・・
Ｙ駆動回路（アドレスライン駆動回路）１１．１２・・
・第１及び第２の駆動回路１３・・・サンプルホールド
回路 １４，２３．４２・・・出力バッファ ２１・・・信号分配回路 ２２・・・Ｄ／Ａ変換器 ３１・・・シフトレジスタ ３２・・・ラッチ回路 ４１・・・駆動電圧発生回路 ４３．４４・・・スイッチ
図は第１図における第１及び第２の駆動回路の内部構成
を示すブロック図、第３図及び第４図は第１の実施例の
動作を説明するためのタイミング図、第５図は本発明の
第２の実施例を示すブロック図、第６図は第５図におけ
る第１及び第２の駆動回路の内部構成を示すブロック図
、第７及び第８図は第、２の実施例の動作を説明するた
めのタイミング図、第９図は本発明の第３の実施例を示
すブロソク図、第１０図は本発明の第４の実施例を示す
ブロック図、第１１図は従来のマトリックス型液晶表示
パネルを用いたディスプレイ装置の概略構成を示す図、
第１２図はその動作を説明するための画（象信号の波形
図、第１３図は液晶セルの交流駆動方式を説明するため
の図、第１４図は液晶セル数が多数の場合の駆動回路の
構成例を示すブロック図、第１５図は従来の信号線反転
法による駆動回路の構成を示すブロック図である。 １・・・マトリックス型液晶表示パネル２・・・データ
ライン ３・・・アドレスライン ６・・・Ｘ駆動回路（データライン駆動回路）７・・・
Ｙ駆動回路（アドレスライン駆動回路）１１．１２・・
・第１及び第２の駆動回路１３・・・サンプルホールド
回路 １４，２３．４２・・・出力バッファ ２１・・・信号分配回路 ２２・・・Ｄ／Ａ変換器 ３１・・・シフトレジスタ ３２・・・ラッチ回路 ４１・・・駆動電圧発生回路 ４３．４４・・・スイッチ
Claims (3)
- （１）垂直走査方向の複数のデータライン及び水平走査
方向の複数のアドレスラインとの交差部にそれぞれ液晶
セルを接続した液晶表示パネルと、 前記複数のデータラインを１水平走査ライン分の画像信
号に基づいて同時に駆動するデータライン駆動回路と、 前記複数のアドレスラインを順次駆動するアドレスライ
ン駆動回路とを有する液晶ディスプレイ装置において、 前記データライン駆動回路は、各データラインに共通に
接続された正の駆動電圧を発生する第１の駆動回路及び
負の駆動電圧を発生する第２の駆動回路により構成され
、第１及び第２の駆動回路は対応するデータラインを所
定周期で交互に駆動することを特徴とする液晶ディスプ
レイ装置。 - （２）垂直走査方向の複数のデータライン及び水平走査
方向の複数のアドレスラインとの交差部にそれぞれ液晶
セルを接続した表示パネルと、前記複数のデータライン
を１水平走査ライン分の画像信号に基づいて同時に駆動
するデータライン駆動回路と、 前記複数のアドレスラインを順次駆動するアドレスライ
ン駆動回路とを有するディスプレイ装置において、 前記データライン駆動回路は、各データラインに共通に
接続された正の駆動電圧を発生する第１の駆動回路及び
負の駆動電圧を発生する第２の駆動回路により構成され
、第１及び第２の駆動回路は対応するデータラインを所
定周期で交互に駆動するとともに、第１及び第２の駆動
回路の各々は隣り合う二本のデータラインを交互に駆動
することを特徴とする液晶ディスプレイ装置。 - （３）前記第１及び第２の駆動回路が前記データライン
を駆動する前に、駆動すべきデータラインに溜まってい
る信号電荷をディスチャージする手段を更に具備するこ
とを特徴とする請求項１または２記載の液晶ディスプレ
イ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188299A JP2714161B2 (ja) | 1989-07-20 | 1989-07-20 | 液晶ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188299A JP2714161B2 (ja) | 1989-07-20 | 1989-07-20 | 液晶ディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0351887A true JPH0351887A (ja) | 1991-03-06 |
| JP2714161B2 JP2714161B2 (ja) | 1998-02-16 |
Family
ID=16221186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1188299A Expired - Lifetime JP2714161B2 (ja) | 1989-07-20 | 1989-07-20 | 液晶ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714161B2 (ja) |
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| US5886679A (en) * | 1995-03-23 | 1999-03-23 | Nec Corporation | Driver circuit for driving liquid-crystal display |
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