JP3385910B2 - アクティブマトリクス液晶表示装置 - Google Patents
アクティブマトリクス液晶表示装置Info
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Description
する駆動回路一体型のアクティブマトリクス液晶表示装
置の高品位化,小型化に関し、特にその小型化に関す
る。
シリコン単結晶基板上に形成するMOS(Metal−Oxide Sem
icondutor)トランジスタや、ガラス基板上に形成する
多結晶シリコンの薄膜トランジスタ(TFT:Thin−Fi
lm Transistor)が利用される。いずれも、互いに直行し
て配置する複数の信号線と走査線の交点にトランジスタ
を形成した表示部と、複数の信号線と走査線の電圧を制
御する駆動回路部で構成される。
に、ドレインを信号線に、ソースを表示電極に接続して
いる。この表示電極に対向して1面に透明電極を形成し
た対向基板を設け、液晶はこの表示電極と対向基板との
間に挟持される。通常、表示電極には保持容量を接続す
るので、ソース電極には保持容量と液晶容量が並列に接
続される。ここで、ゲート電極が選択状態になるとトラ
ンジスタは導通し、信号線の映像信号を液晶容量および
保持容量に書き込む。ゲート電極が非選択状態になると
トランジスタはハイインピーダンスとなり、液晶容量に
書き込まれた映像信号を保持する。
査回路と、信号線の電圧を制御する信号回路で構成され
ている。走査回路は、各走査線に1フレーム時間ごとに
1回走査パルスを印加する。通常このパルスのタイミン
グはパネルの上側から下に向かって順にずれている。1
フレームの時間としては1/60秒がよく用いられる。
代表的な画素構成である640×480ドットのパネル
では、1フレーム時間に480回の走査が行われるの
で、走査パルスの時間幅は約35μsとなる。この走査
回路には通常シフトレジスタが用いられ、このシフトレ
ジスタの動作速度は約28kHzである。
る1行分の画素に対応する液晶駆動電圧を各信号線に印
加する。走査パルスが印加された選択画素では走査線に
接続されたトランジスタのゲート電極の電圧が高くな
り、トランジスタがオン状態になる。このとき、液晶駆
動電圧は、信号線からトランジスタのドレイン,ソース
間を経由して液晶に印加され、液晶容量と保持容量とを
合わせた画素容量を充電する。この動作を繰り返すこと
により、パネル全面の画素容量には、フレーム時間ごと
に繰り返し映像信号に対応した電圧が液晶に印加され
る。
には、一般にアナログ方式とデジタル方式がある。この
アナログ方式の例は1990年出版の小林駿介著,カラ
ー液晶ディスプレイ(産業図書),特開平8−137446号な
どに、デジタル方式の例は特開平6−222741号,特開平8
−227283号などに記載されている。
号回路はシフトレジスタとサンプル・ホールド回路で構
成される。シフトレジスタは各画素に対応するサンプル
・ホールド回路のタイミングを発生する。サンプル・ホ
ールド回路では、このタイミングで各画素に対応する映
像信号をサンプリングし、各信号線に液晶駆動電圧を供
給する。この駆動方法は、タイミングを発生するシフト
レジスタと映像信号をサンプリングするサンプルホール
ド回路を簡単な回路で構成できるので、主に駆動回路一
体型の液晶表示パネルに使用される。
ジスタは走査回路の走査パルスの時間幅で640のタイ
ミングを発生する。このため、このシフトレジスタのタ
イミングの時間間隔は50ns以下になり、このシフト
レジスタは20MH以上の動作速度が必要となる。サン
プル・ホールド回路にはこのように短い時間タイミング
で映像信号をサンプリングすることが要求される。駆動
回路一体型の液晶パネルでは、映像信号を複数に分けて
入力することでサンプリングの時間を長くする方法が取
られている。このため、高速の映像信号をサンプリング
によって複数の映像信号に分割するとともに、分割した
信号を増幅,交流化を行う信号変換回路が必要になる。
する信号回路は、シフトレジスタ,2段のラッチ回路,
デジタルアナログ変換回路(以下DA変換回路)で構成
される。ディジタル信号で順次入力される映像信号はシ
フトレジスタと2段のラッチ回路によって各信号線に対
応するラッチ回路に格納する。DA変換回路はこのデー
タをアナログ電圧に変換して、各信号線に液晶駆動電圧
を供給する。
ット数は、表示する階調で決定され、フルカラー表示に
必要な各色256階調のとき8ビットとなる。上述の画
素構成の場合、10240ビット(8ビット×2×64
0)のラッチ回路と、640個の8ビットDA変換回路
が必要となる。各信号線のDA変換回路は、ばらつきを
小さくするため基準電圧をスイッチで選択する方法が用
いられる。本デジタル方式では、映像信号がデジタル信
号であるため、信号伝送時のS/Nの劣化の防止がない
ので高品質の画像を表示できる。
動回路一体型の液晶パネルに適用する場合、それぞれ次
のような課題がある。
がDA変換器や増幅器を通過する際に、それらの特性の
違いにより出力信号に差が生じるため、画面にフリッカ
ー等が生じる。
パネルに占める回路部の面積が大きくなるともに、実用
的な歩留まりで実現することが困難となる。
るDA変換回路の方式では、抵抗または容量の比精度を
0.5% 以下にする必要があり、製造上の歩留まり向上
の妨げになる。
信号線をプロービングする必要があり、実用的ではな
い。
動回路一体型のアクティブマトリクス液晶表示装置にお
いて、小型でフリッカー等のない画像品質の高いアクテ
ィブマトリクス液晶表示装置を提供することにある。
の基板に挟持された液晶層と、前記一対の基板の一方の
基板には複数の走査線と、その複数の走査線にマトリク
ス状に形成された複数の信号線と、それぞれの交点に対
応して形成されたアクティブ素子と、そのアクティブ素
子により制御される画素電極と、外部からデジタル信号
で入力された映像信号を外部からのタイミング信号によ
り、アナログ信号に変換する少なくとも1つのDA変換
手段と、そのDA変換手段に接続され、前記DA変換手
段からの映像信号をサンプリングし、蓄積するサンプル
ホールド回路と、そのサンプルホールド回路のサンプリ
ングを制御する走査回路と、前記DA変換手段に接続さ
れ、前記一対の基板の他方に形成された対向電極を有す
るように構成する。
DA変換手段は、透明電極に印加する基準電圧に対し
て、正極性の電圧を発生する正極性DA変換回路と負極
性の電圧を発生する負極性DA変換回路とを一対に有
し、外部からデジタル信号で入力された映像信号を一対
のDA変換回路のどちらに印加するかを外部からの前記
タイミング信号により切り替えるデジタル信号切替手段
と、一対のDA変換回路の2つの出力のどちらに接続さ
れるかを外部からのタイミング信号によって切り替える
アナログ信号切替手段で構成されることが好ましい。
複数の負極性DA変換回路のそれぞれは、外部からのタ
イミング信号により映像信号から入力デジタル値に対応
する電圧を選択するように形成された複数のアナログ信
号切替手段と、前記入力デジタル値と前記複数のアナロ
グ信号切替手段の動作の関係を規定する少なくとも1つ
のデコード回路とで構成されることが望ましい。
複数のトランジスタを有し、それらのトランジスタはP
MOSトランジスタのみで構成され、負極性のDA変換
回路は複数のトランジスタを有し、それらのトランジス
タはNMOSトランジスタのみで構成されるようにす
る。
換回路に形成されたデコード回路が複数のアナログ信号
切替手段を制御することにより発生する電圧の数は入力
基準電圧の数よりも多いように構成する。
換回路に形成された複数のアナログ信号切替手段は2個
形成され、それらのアナログ信号切替手段を同時にオン
することにより1ビットのビット拡大を行うことが望ま
しい。
変換回路における複数のアナログ信号切替手段は4個形
成され、それらのアナログ信号切替手段を同時にオンす
ることにより2ビットのビット拡大を行うように構成す
る。
記サンプルホールド回路の間には外部に接続される出力
端子を形成することが好ましい。
明する。
ス液晶表示装置の実施例のブロック構成図を示したもの
である。
0は、画素回路1をマトリクス状に配置した表示部10
0と、複数の走査線30を駆動する垂直走査回路300
と、複数の信号線20を駆動するサンプル・ホールド回
路200と、サンプル・ホールド回路200のサンプリ
ングタイミングを制御する水平走査回路400,デジタ
ルの映像信号をアナログに変換した映像信号をサンプル
・ホールド回路200に出力するDA変換手段500で
構成される。DA変換手段500は、シリアルのデジタ
ル信号で入力される映像信号をパラレルに変換するシリ
アル・パラレル変換器600に接続される。このシリア
ル・パラレル変換器600はD(m)のデジタルデータを
D(2n−1),D(2n)の2つのデータに変換し(m,
nは整数)、D(2n−1),D(2n)の2つのデータを
DA変換手段500に供給している。
持容量1b,液晶容量1cで構成し、MOSトランジス
タのゲート端子は走査線に、ドレイン端子は信号線に、
ソース端子は液晶容量1cと保持容量1bに接続され
る。この保持容量1bと液晶容量1cの他端は、表示部
100と対向して配置し液晶を挟持する対向基板の電極
と同電位に接続される。サンプル・ホールド回路200
は、各信号線毎に接続するMOSトランジスタ201と
容量202で構成し、映像信号V1を奇数ラインの信号
線に、映像信号V2を偶数ラインの信号線に出力するよ
うMOSトランジスタのドレイン端子を信号線に、ソー
ス端子をV1またはV2の映像信号に、ゲート端子は水
平走査回路400の出力に接続している。DA変換手段
500は、デジタル信号切替手段510,520と、正
極のDA変換回路530,負極のDA変換回路540,
アナログ信号切替手段550,560で構成され、奇数
ラインの映像信号V1と奇数ラインの映像信号V2を出
力している。
作を図2のタイミング図で説明する。スタート信号FS
Tとクロック信号CKVは、前記垂直走査回路300に
入力する制御信号である。スタート信号FSTは表示す
る映像のフレームの先頭を示し、クロック信号CKVは
走査線の切り替えタイミングを示している。前記垂直走
査回路300は、前記クロック信号CKVの立ち上がり
のタイミングで前記スタート信号FSTを取り込み、前
記走査線の信号PV1,PV2…を出力する。フレーム
信号FRMは、各フレームの周期で反転し、映像信号の
極性を切り替える信号である。フレーム信号FRMは、
デジタル信号切替手段510,520とアナログ信号切
替手段550,560に接続し、フレーム信号FRM
で、奇数ラインの映像信号V1と偶数ラインの映像信号
V2に使用する正極,負極のDA変換回路530,54
0を切り替えている。フレーム信号FRMが“H”と
き、奇数ラインの映像信号V1は正極のDA変換回路5
30でデジタル信号D(2n−1)をアナログ電圧に変
換して発生し、偶数ラインの映像信号V2は負極のDA
変換回路540で発生し、偶数ラインの映像信号V2は
負極のDA変換回路540でデジタル信号D(2n)をア
ナログ電圧に変換して発生する。一方、フレーム信号F
RMが“L”とき、奇数ラインの映像信号V1は負極の
DA変換回路540で、偶数ラインの映像信号V2は正
極のDA変換回路530で、それぞれデジタル信号D
(2n−1)とD(2n)をアナログ電圧に変換して発生す
る。この結果、映像信号V1,V2は、図2に示すよう
に、対向電極の電圧VCOMを基準にして互いに逆相の
極性で、さらにフレーム信号FRMの周期で反転してい
る。
Hは、前記水平走査回路400に入力する制御信号であ
る。スタート信号SATは表示する画素の先頭を示し、
クロック信号CKHは画素に対応する走査のタイミング
を示している。前記水平走査回路400は前記クロック
信号CKHの立ち上がりのタイミングで前記スタート信
号STAを取り込み、前記サンプル・ホールド回路20
0のサンプリング信号PH1,PH2…を出力する。
タル信号で入力される映像信号の代表的なビットを示し
ている。この映像信号Dataは、クロック信号CKH
の立ち上がりタイミングで変化する。アナログ電圧の映
像信号V1,V2は、映像信号Dataのタイミングで
変化し、クロック信号CKHの周期内に整定する。サン
プル・ホールド回路200は、この映像信号V1,V2
を前記サンプリング信号PH1,PH2…の立ち下がり
のタイミングでサンプリングしその電圧を保持する。こ
の保持した映像信号は、前記垂直走査回路300の出力
で選択された画素回路1に書き込まれるので、本アクテ
ィブマトリクス液晶表示装置で、映像を表示できる。
ス液晶表示装置では、2つのDA変換回路でデジタル入
力のアクティブマトリクス液晶表示装置を実現できる。
つまり、少ないDA変換回路で表示部の信号線を制御す
ることができるので、装置全体を小型化することがで
き、歩留まりが向上し、製造コストを下げることができ
る。
DA変換回路を2つ利用する形成よりも正極性,負極性
のそれぞれの極性を持つDA変換回路で形成した方が性
能が安定する。
像信号の電圧を印加する構成を示したが、DA変換回路
でさらに多くすることも容易に実現できる。この場合
は、DA変換回路の個数に比例して回路規模が大きくな
るものの、DA変換回路の個数に反比例して、DA変換
手段500に使用するDA変換回路の変換速度と、水平
走査回路400の動作速度を遅くできる利点がある。
構成図の第1の実施例を示す。本実施例では、2ビット
のデジタルの映像信号を4階調のアナログ電圧に変換す
る例で示している。
CMOSスイッチ511〜514,521〜524のそ
れぞれ4個のスイッチで構成している。各CMOSスイ
ッチはフレーム信号FRMとその信号をインバータ51
9で反転した信号で制御される。ここで、フレーム信号
FRMが“H”の場合、CMOSスイッチ511,51
3,521,523がオン状態となり、他のスイッチは
オフ状態となる。この結果、奇数ラインの映像信号D1
0,D11は正極のDA変換回路530に、偶数ライン
の映像信号D20,D21は負極のDA変換回路540
に入力される。一方、フレーム信号FRMが“L”の場
合、他のCMOSスイッチ512,514,522,5
24がオン状態となり、奇数ラインの映像信号D10,
D11が負極のDA変換回路540に、偶数ラインの映
像信号D20,D21が正極のDA変換回路530に入
力される。
トランジスタ551,552で、アナログ信号切替手段
550はNMOSトランジスタ561,562で構成し
ている。これらのMOSトランジスタは、フレーム信号
FRMとその信号をインバータ553で反転した信号で
制御される。ここでフレーム信号FRMが“H”の場
合、PMOSトランジスタ551とNMOSトランジス
タ562がON状態となり、他のMOSトランジスタは
オフ状態となるので、正極のDA変換回路530の出力
が奇数ラインの映像信号V1に、負極のDA変換回路5
40の出力が偶数ラインの映像信号V2に接続される。
一方、フレーム信号が“L”の場合、他のMOSトラン
ジスタ552,561がオン状態となるので、正極のD
A変換回路530の出力が偶数ラインの映像信号V2
に、負極のDA変換回路540の出力が奇数ラインの映
像信号V1に接続される。
コード回路539と4個のインバータ535〜538,
4個のPMOSトランジスタ531〜534で構成さ
れ、負極のDA変換回路540は2ビットのデコード回
路549と4個のNMOSトランジスタ541〜544
で構成される。ここで、デコード回路539,549
は、図4に示す入力D0,D1と出力Y0〜Y3の関係
で動作する。このデコード回路539,549の出力
で、前記MOSトランジスタ531〜534と541〜
544をそれぞれ制御する。この結果、正極のDA変換
回路530では入力D0,D1で、正極の基準電圧Vp
0〜Vp3いずれかの電圧を選択して電圧Vpを出力す
る。一方、負極のDA変換回路540,負極の基準電圧
Vn0〜Vn3いずれかの電圧を選択して、電圧Vnを
出力する。このD0,D1のデジタル入力値に対する各
DA変換回路530,540の出力電圧Vp,Vnの関
係を図5に示す。
ス液晶表示装置に使用する変換手段の第1の実施例で
は、正極のDA変換回路530に適用する入力基準電圧
のMOSスイッチとその出力を切り替えるアナログ信号切
替手段550をPMOSで、負極のDA変換回路540
に適用する入力基準電圧のMOSスイッチとその出力を
切り替えるアナログ信号切替手段560をNMOSで構
成している。
有するDA変換回路を用いたときの特性をを損なうこと
なく、回路規模を1/2縮小できる効果がある。
表示装置に適用するDA変換回路の第2の実施例を図6
で説明する。本発明のDA変換回路710は、D0〜D
2の3ビットのデジタル入力をY0〜Y4の5ビットの
信号に変換するデコード回路720とこのデコード回路
の信号を反転する5個のインバータ721〜725,5
個のPMOSスイッチ711〜715で構成している。
本実施例では、この5個のPMOSスイッチ711〜7
15で5個の基準電圧Vp0〜Vp4から8階調のアナ
ログ電圧Vpを変換している。
す入出力の関係で動作する。この図に示すように、入力
データが偶数階調のときはY0〜Y4の5個の出力の中
から1個選択し、奇数階調のときは隣り合った2個の出
力を選択する。この2個の電圧を選択したときの等価回
路を図8に示す。ここでは、基準電圧Vp1とVp2が
選択された場合について示した。各基準電圧間には、電
源の直列抵抗Rs1,Rs2と、PMOSスイッチのオ
ン抵抗Ron1,Ron2が直列に接続される。このと
きの、出力電圧Vpは次式で示される。
(Rs2+Ron2)の分圧で決定されるので、Rs
1,Rs2をRon1,Ron2に対して十分小さく選
ぶことと、Ron1,Ron2の抵抗偏差を十分小さく
することで、Vp1とVp2の中間電圧にすることがで
きる。この結果、入力データが奇数階調のときは、デコ
ード回路720の隣り合った出力で選択される基準電圧
の中間電圧が出力されることになる。このDA変換回路
710の入力デジタル値に対するアナログ出力電圧の関
係を図9に示す。
は、複数の選択スイッチを選ぶことで、入力する基準電
圧間の中間電圧を発生することができる。
DA変換回路を例に示したが、基準電圧に対する電圧正
負を逆転すれば、負極のDA変換回路に適用できる。
表示装置に適用するDA変換回路の第3の実施例を図1
0で説明する。図6の実施例と異なるのは、デコーダの
出力Y0−1,インバータ721−1,PMOSスイッ
チ711−1を追加している点である。PMOSスイッ
チ711−1は、PMOSスイッチ711のソース,ド
レインと並列に接続している。
入出力の関係を示す図である。D0〜D2の入力データ
の状態によって、Y0−1,Y0〜Y4の出力は次の様
に常に2個の出力が“1”の状態をとるように動作す
る。
0−1,Y0の2出力が“1” (2)入力データが奇数のとき、隣り合った2出力が
“1” (3)入力データが偶数のとき、1個置きの2出力が
“1” 2個の出力が“1”の状態をとるときの出力は図8の等
価回路で説明したように、選択した基準電圧の平均電圧
となるので、本発明のDA変換回路の入出力特性は図9
に示した図6の変換手段の入出力特性と等しくなる。
がオン状態になるので、DA変換回路の出力インピーダ
ンスは、1個のスイッチを常にON状態にしたときより
もの1/2に小さくできるとともに、DAの入力状態に
よらずに一定に保つことができる。このため、全入力デ
ータの範囲でDA変換回路の負荷容量の充放電を早める
ことが可能となる。
表示装置に適用するDA変換回路の第4の実施例を図1
2を用いて説明する。本発明のDA変換回路750はD
0〜D4の5ビットのデータとVp0〜Vp8の9個の
基準電圧を入力して、32階調のアナログ電圧を出力す
るものである。本実施例では、デコード回路751,イ
ンバータ752,760−1〜768−4の符号で示す
21個のPMOSスイッチで構成される。デコード回路
751は5ビットの入力データをY0−1〜Y8−4で
示す21個の信号を出力する。この信号はインバータ7
52で反転され、21個のPMOSスイッチのゲート端
子にそれぞれ接続されている。PMOSスイッチに付けた符
号の最初の3桁が等しいものはそれぞれソースとドレイ
ンを並列にして、同一の基準電圧に接続している。
入出力の関係を示す図である。本図でY0〜Y8の覧に
記載した数字は基準電圧Vp0〜Vp8に接続するPM
OSスイッチの並列数である。例えば、D0〜D4のデ
ータが“10000”の場合、Y0=“3”,Y1=
“1”、その他は“0”と記載している。これは、基準
電圧Vp0と出力Vp間に接続している4個のPMOS
スイッチ760−1〜760−4の内3個をオン状態
に、基準電圧Vp1と出力Vp間に接続している3個の
PMOSスイッチ761−1〜761−3の内1個をオ
ン状態に、その他のPMOSスイッチをすべてオフ状態
にすることを示している。
って、常に4個のPMOSスイッチがオン状態となるよ
う設定している。同時の4個のPMOSスイッチをオン
状態にすると、図6に示す等価回路と同じ考え方で、出
力電圧VpはPMOSスイッチで選択された4個の基準
電圧の平均電圧となる。この結果、基準電圧Vp0〜V
p8で入力した電圧差の差1/4の電圧まで発生するこ
とができる。また、DA変換回路の出力インピーダンス
は、1個のスイッチを常にON状態にしたときよりも1
/4に小さくできる。
ード回路を用いた時の、DA変換回路の入出力特性を示
す。デジタル入力値に対してアナログ出力電圧は、直線
的に変化し、入力した基準電圧Vp0〜Vp8のステッ
プの1/4の電圧まで発生できていることが分かる。つ
まり、nビットのデジタル入力値に対して1/nまでの
階調を表示することのできる電圧をつくりだすことがで
きる。
間隔を変化させたときの、DA変換回路の入出力特性を
示す。ここでは、Vp0〜Vp8の基準電圧の間隔を中
心部に対して最小電圧又は最大電圧に行くにしたがい広
くしている。このように設定することで、デジタル入力
値が最小又は最大で変換感度を高くしている。この結
果、液晶の透過率がゼロ又は飽和状態で感度が低下する
特性(ガンマ特性)を補正することができる。
路内蔵型のアクティブマトリクス液晶表示装置では、用
いるDA変換回路を2つのDA変換回路で実現している
ので、実用的な歩留まりで製造することができる。さら
に、正極性のDA変換回路に適用する入力基準電圧のM
OSスイッチとその出力を切り替えるアナログ信号切替
手段をPMOSのみで、負極のDA変換回路に適用する
入力基準電圧のMOSスイッチとその出力を切り替える
アナログ信号切替手段をNMOSのみで構成するので、
正極性・負極性の両方の極性を有するDA変換回路で構
成した時の特性を損なうことなく、回路規模を1/2に
縮小できる。さらに、DA変換回路において、複数の選
択スイッチをオン状態にすることによりDA変換回路の
出力インピーダンスを低くすることができる。また、基
準電圧以外の電圧を分圧で発生することで、DA変換回
路のビットの拡大ができる。
実施例を示すブロック構成図。
動作を示すタイミング図。
成図。
ダの入出力の関係を示す図。
成図。
ダの入出力の関係を示す図。
する図。
す図。
図。
ーダの入出力の関係を示す図。
図。
ーダの入出力の関係を示す図
特性を示す図。
特性を示す図。
容量、1c…液晶容量、100…表示部、30…走査
線、20…信号線、300…垂直走査回路、200…サン
プル・ホールド回路、400…水平走査回路、500…
変換手段、530…正極性のDA変換回路、540…負
極性のDA変換回路、510,520…デジタル信号切
替手段、550,560…アナログ信号切替手段。
Claims (7)
- 【請求項1】一対の基板と、 該一対の基板に挟持された液晶層と、 前記一対の基板の一方の基板に形成された複数の走査線
と、 該複数の走査線とマトリクス状になるよう形成された複
数の信号線と、 前記複数の走査線と前記複数の信号線とのそれぞれの交
点に対応して形成されたアクティブ素子と、 該アクティブ素子により制御される画素電極と、 外部からデジタル信号で入力された映像信号を外部から
のタイミング信号によりアナログ信号に変換する少なく
とも1つのDA変換手段と、 該DA変換手段に接続され前記DA変換手段からの映像
信号をサンプリングし蓄積するサンプルホールド回路
と、 該サンプルホールド回路のサンプリングを制御する走査
回路と、 前記DA変換手段に接続され前記一対の基板の他方に形
成された対向電極と、を有し、 前記少なくとも1つのDA変換手段は、前記対向電極に
印加される電圧に対して、正極性の電圧を発生する正極
性DA変換回路と負極性の電圧を発生する負極性DA変
換回路とを一対に有し、前記外部からデジタル信号で入
力された映像信号を一対のDA変換回路のどちらに印加
するかを前記タイミング信号により切り替えるデジタル
信号切替手段と、前記一対のDA変換回路の2つの出力
のどちらに接続されるかを前記タイミング信号によって
切り替えるアナログ信号切替手段と、を有して構成され
ることを特徴とするアクティブマトリクス液晶表示装
置。 - 【請求項2】請求項1において、前記正極性DA変換回
路及び前記負極性DA変換回路のそれぞれは、前記映像
信号からの入力デジタル値に対する電圧を出力する少な
くとも1つのデコード回路及び複数のトランジスタを有
して構成されることを特徴とするアクティブマトリクス
液晶表示装置。 - 【請求項3】請求項2において、前記正極性DA変換回
路における前記複数のトランジスタはPMOSトランジ
スタのみで構成され、前記負極性のDA変換回路におけ
る前記複数のトランジスタはNMOSトランジスタのみ
で構成されることを特徴とするアクティブマトリクス液
晶表示装置。 - 【請求項4】請求項3において、前記複数のトランジス
タは2個のトランジスタが同時にオン状態となることを
特徴とするアクティブマトリクス液晶表示装置。 - 【請求項5】請求項3において、前記複数のトランジス
タは4個のトランジスタが同時にオン状態となることを
特徴とするアクティブマトリクス型液晶表示装置。 - 【請求項6】請求項2において、前記正極性DA変換回
路が発生させる電圧の数は基準電圧の数よりも多いこと
を特徴とするアクティブマトリクス液晶表示装置。 - 【請求項7】請求項1において、前記DA変換手段と前
記サンプルホールド回路の間には外部に接続される出力
端子が形成されることを特徴とするアクティブマトリク
ス液晶表示装置。
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JP12526597A JP3385910B2 (ja) | 1997-05-15 | 1997-05-15 | アクティブマトリクス液晶表示装置 |
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JPH10319429A JPH10319429A (ja) | 1998-12-04 |
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-
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