JP2965822B2

JP2965822B2 - 電源回路

Info

Publication number: JP2965822B2
Application number: JP19641793A
Authority: JP
Inventors: 久夫岡田; 俊洋柳; 裕司山本
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1993-08-06
Filing date: 1993-08-06
Publication date: 1999-10-18
Anticipated expiration: 2014-10-18
Also published as: JPH0777679A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源回路に関し、特に
能動行列型液晶表示装置のデジタルデータドライバなど
の駆動回路に用いられる階調用電圧源回路や、共通電極
が交流駆動される表示装置の共通電極駆動回路に用いら
れる電源回路に関し、その中でも、特に、振動電圧駆動
方法を用いて階調補間表示を行う表示装置の駆動回路に
好適に用いられる電源回路に関する。

【０００２】

【従来の技術】デジタル画像データ（以下、画像デー
タ）に基づく表示を行うアクティブマトリクス型液晶表
示装置（以下、表示装置）は、表示パネルと駆動回路と
を備えている。該表示パネルは、ガラス基板の上に複数
のデータライン、複数のゲートライン、マトリクス状に
配列された絵素電極、及び各絵素電極にそれぞれ接続さ
れているスイッチ素子が形成されている表示基板と、該
表示基板と対向配置され、ガラス基板の上に共通電極が
形成されている共通基板とを含んで構成される。これら
の表示基板と共通基板との間に液晶層を挟んで表示装置
が構成され、複数のゲートラインと複数のデータライン
とがガラス基板上に形成され、画像の表示を行う。駆動
回路は、該表示パネルの液晶層に駆動電圧を印加する。
前記駆動回路は、表示パネルに於ける各絵素毎に配置さ
れ、ゲートラインとデータラインとに接続されている複
数のスイッチ素子のいずれか一つを個別に選択するため
のゲート駆動回路と、選択されたスイッチ素子を介し
て、絵素電極に画像に対応した画像信号を供給するデー
タ駆動回路とを含んでいる。

【０００３】図１３は、従来技術の画像データが入力さ
れる駆動回路の前記データ駆動回路のブロック図であ
る。図１３の構成は、単一のデータラインに画像信号を
出力するデータ駆動回路の一部分の構成を示している。
従って、前記データ駆動回路は、図１３に示される構成
を、表示パネルのデータラインの数と同数だけ有してい
る。以下、説明を簡単にするために、画像データが３ビ
ット（Ｄ₀，Ｄ₁，Ｄ₂）で構成されている場合を例示す
る。この場合、画像信号データは、０〜７の８つの値を
持ち、各絵素に与えられる信号電圧は、階調用電源回路
Ｐから出力される８レベルの階調電圧Ｖ₀〜Ｖ₇の中のい
ずれかとなる。

【０００４】該データ駆動回路は、画像信号データの各
ビット（Ｄ₀，Ｄ₁，Ｄ₂）毎に設けられ、サンプリング
動作用に用いられる第１段目のＤ型フリップフロップＭ
_SMPと、ホールド動作用に用いられる第２段目のＤ型フ
リップフロップＭ_Hと、１個のデコーダＤＥＣと、それ
に８種の外部電源電圧Ｖ₀〜Ｖ₇とデータラインＯnとの
間に各々設けられた複数のアナログスイッチＡＳＷ₀〜
ＡＳＷ₇とを含んで構成される。８種類の階調用電圧Ｖ₀
〜Ｖ₇と、前記デコーダＤＥＣからの制御信号Ｓ₀〜Ｓ₇
とが、複数のアナログスイッチＡＳＷ₀〜ＡＳＷ₇にそれ
ぞれ入力され、制御信号Ｓ₀〜Ｓ₇のレベルに対応して、
各アナログスイッチＡＳＷ₀〜ＡＳＷ₇から階調用電圧Ｖ
₀〜Ｖ₇が出力され、または遮断される。

【０００５】このデータ駆動回路に於いて、例えば、画
像データの値が「３」の場合は、アナログスイッチＡＳ
Ｗ₃が導通状態となり、階調電圧Ｖ₃が出力となる。この
場合、階調電圧Ｖ₃はアナログスイッチＡＳＷ₃を介して
データラインを駆動する。ここで、階調用電源回路Ｐ
は、駆動回路を構成するＬＳＩ（大規模集積回路）とは
別に構成され、各データライン毎の駆動回路に入力され
る。何故なら、実際の駆動回路において、図１３の回路
が表示パネルのデータラインの数だけ存在していて、例
えば、ＶＧＡ形の液晶表示装置の場合、データラインの
数は1920本に達する。ここで、階調用電源回路Ｐは、全
てのデータラインを同時に駆動する場合がある。その場
合、全データラインを同時に駆動するに必要な電流を十
分に供給できる階調用電源回路Ｐを、駆動回路の内部に
薄膜技術によって高集積度で製作することは困難であ
る。

【０００６】また、上記従来技術のデータ駆動回路は、
構成が複雑且つ大型になるという課題を有している。こ
れは、デジタル画像信号が４ビットの場合、階調用電圧
として１６種が必要であり、画像信号が６ビット、８ビ
ットと増大するに従い、階調用電圧として６４種、２５
６種と、その種類が増大するからである。言い替える
と、階調数と同数の階調用電圧が必要である。このた
め、このような多数の階調用電圧を作成する電源回路の
構成が複雑且つ大型になり、また、該電源回路と前記ア
ナログスイッチとの接続配線も複雑になる。

【０００７】このため、前記従来技術のデータ駆動回路
は、画像信号が３ビットあるいは４ビットの場合に用い
られるのが限度であるのが実際であり、画像信号を多ビ
ット化した場合に、階調表示を行う駆動回路を構成する
ことが困難であるという課題を有している。

【０００８】このような従来技術に対し、本願出願人
は、外部から与えられた複数の階調用電圧の間の階調を
補間する方法を発明し、特願平４ー１２９１６４、特開
平４ー１３６９８３、特開平４ー１４０７８７及び特開
平５−５３５３４などを含む特許出願を行っている。

【０００９】図３は、本願出願人が特開平５−５３５３
４などに於て提案している振動電圧駆動法に基づく、本
発明の基礎となる構成のデータ駆動回路３の１出力当り
のブロック図である。以下、図３〜図５を参照するが、
図３〜図５は後述する実施例に於いても参照される。

【００１０】以下、画像データが３ビット（Ｄ₀，Ｄ₁，
Ｄ₂）で構成されている場合を例示する。即ち、画像信
号データは、０〜７の８種類の値を有しており、各絵素
に与えられる信号電圧は、外部の電源回路Ｐから入力さ
れる外部階調用電圧Ｖ₀，Ｖ₂，Ｖ₅，Ｖ₇の４レベル及び
後述するように、前記各外部階調用電圧Ｖ₀，Ｖ₂，
Ｖ₅，Ｖ₇の内のいずれか一対の外部階調用電圧から作成
される該一対の外部階調用電圧の間の１つまたは複数の
階調電圧のいずれかとなる。

【００１１】このデータ駆動回路は、画像データの各ビ
ット（Ｄ₀，Ｄ₁，Ｄ₂）毎に設けられ、サンプリング動
作用に用いられる第１段目のＤ型フリップフロップＭ
_SMPと、ホールド動作用に用いられる第２段目のＤ型フ
リップフロップＭ_Hと、選択制御回路ＳＣＯＬと、４種
の外部電源電圧Ｖ₀〜Ｖ₇とデータラインＯｉとの間に各
々設けられたアナログスイッチＡＳＷ₀、ＡＳＷ₂、ＡＳ
Ｗ₅、ＡＳＷ₇とを含んで構成される。アナログスイッチ
ＡＳＷ₀〜ＡＳＷ₇に於いて、４種類の前記外部階調用電
圧Ｖ₀，…，Ｖ₇と、前記選択制御回路ＳＣＯＬからの制
御信号Ｓ₀，Ｓ₂，Ｓ₅，Ｓ₇とが入力される。また、選択
制御回路ＳＣＯＬには、予め定めるデューティー比を有
する信号t₃が与えられている。

【００１２】図３に示すデータ駆動回路は、８階調の階
調表示を実現できるという点に於て、図１３に示したデ
ータ駆動回路と同様の効果を得る事ができる。一方、図
３のデータ駆動回路に於て、８階調の階調表示を実現す
るために、外部から供給が必要な外部階調用電圧数は、
第１の従来技術の半分の４つに削減されている。本デー
タ駆動回路３においては、階調電圧Ｖ１、Ｖ３、Ｖ４、
Ｖ６に対応する出力は、前記振動電圧駆動法によって作
成される。

【００１３】図３のデータ駆動回路３に入力される画像
データと、データ駆動回路３から得られる階調電圧との
関係を下記表１に示す。

【００１４】

【表１】

【００１５】画像信号データの値が「１、２、５、７」
のいずれかの時に、前記外部から入力される外部階調用
電圧Ｖ₀，…，Ｖ₇のいずれか一つが、データラインＯn
に出力される。画像信号データの値が「１、２、５、
７」以外の時には、前記外部階調用電圧Ｖ₀，…，Ｖ₇の
いずれか一対の階調用電圧の間を振動する振動電圧がデ
ータラインＯnに出力される。このようにして、４レベ
ルの外部階調用電圧から、８階調の表示レベルが得られ
る。

【００１６】以下、振動電圧駆動法について説明する。
図４（１）に階調電圧Ｖ１に対応する出力波形を示し、
図４（２）に前記外部階調用電圧Ｖ０、Ｖ２の波形を示
す。即ち、例として１水平走査期間などの１出力期間に
おいて、外部階調用電圧Ｖ０、Ｖ２の間で、複数回振動
する振動電圧が出力されている。データ駆動回路と表示
パネルを構成する絵素との間の配線抵抗及び容量などに
よって低周波通過フィルタ（ＬＰＦ）が構成され、前記
振動電圧が該低周波通過フィルタを通過することによ
り、絵素に前記振動電圧の平均値として階調電圧Ｖ１の
電圧が加えられる。

【００１７】図５に外部階調用電圧Ｖ０、Ｖ７の波形例
を共通電極駆動信号Ｖｃｏｍの波形と同時に示す。な
お、図５は、１水平線横線毎に電圧の極性を反転するラ
イン反転の場合の波形であり、以下この場合について説
明する。このように、外部階調用電圧Ｖ０は、共通電極
駆動信号Ｖｃｏｍと極性が反対で、同一時点で交互に反
転する矩形波であり、画像データが「０」の場合は、階
調電圧Ｖ０と共通電極駆動信号Ｖｃｏｍとの間の電圧で
絵素毎の液晶層などの容量が充電される。

【００１８】ところで、このような階調用電源回路Ｐや
共通電極駆動回路として、図１４に示されるような電源
回路が用いられていた。以下、この電源回路が階調用電
源回路Ｐである場合を説明する。この電源回路は、演算
増幅器ＯＰ１を有しており、演算増幅器ＯＰ１の反転入
力端子に、制御信号ＰＯＬが抵抗Ｒ１を介して入力され
る。演算増幅器ＯＰ１の非反転入力端子に、高電位Ｖ_H
と低電位Ｖ_Lとの間に直列に接続された抵抗Ｒ２、Ｒ３
の間に於ける電位が接続される。演算増幅器ＯＰ１の出
力端は、トランジスタＱ１、Ｑ２の各ベースに共通に接
続される。

【００１９】トランジスタＱ１のコレクタは、高電位Ｖ
_Hに接続され、エミッタは、相互に直列に接続された抵
抗Ｒ４、Ｒ５を介して、トランジスタＱ２のエミッタに
接続される。トランジスタＱ２のコレクタは低電位Ｖ_L
に接続される。前記抵抗Ｒ４、Ｒ５の間に出力ラインが
接続され、前記階調用電圧Ｖｉ（ｉ＝０〜７）が前記ア
ナログスイッチＳＷｉに出力される。前記階調用電圧Ｖ
ｉは、演算増幅器ＯＰ１の反転入力端子に負帰還入力さ
れる。

【００２０】図１４に示される電源回路が、前記共通電
極駆動回路として用いられる場合と階調用電源回路Ｐと
して用いられる場合とに於て、前記電源回路の構成に関
して本質的相違はない。前記電源回路が、共通電極駆動
回路として用いられる場合、電源回路からの出力は、一
定電位あるいは極性が反転する電圧である。電源回路が
階調用電源回路Ｐとして用いられる場合、階調用電源回
路Ｐから出力される階調用電圧Ｖｉは、それぞれ表示デ
ータに対応した振幅となる。また、前記電源回路が共通
電極回路に用いられる場合と比較し、階調用電源回路Ｐ
に用いられる場合、電源回路から出力される階調用電圧
Ｖｉの制御信号ＰＯＬに対する位相が、同相の場合と逆
相の場合がある事が異なる。

【００２１】

【発明が解決しようとする課題】図１４の電源回路が階
調用電源回路Ｐに用いられる場合も共通電極駆動回路に
用いられる場合も、その問題点の本質は同様であるた
め、前記電源回路が共通電極駆動回路である場合に関し
て、その問題点を説明する。

【００２２】従来の共通電源駆動回路では、負荷による
急激な電流及び電圧変動に対する電荷の吸収及び供給の
為に、適切な容量のコンデンサを用いて対処する事は困
難であった。その理由を以下に説明する。

【００２３】図１４に示される電源回路に於て、正また
は負の出力時限の期間内における負荷の電流及び電圧変
動に対して、コンデンサを用いて対処しようとした場
合、データ駆動回路の出力端子から表示パネルの共通電
極入力端子までの間のどこかにコンデンサを並列に接続
することになる。この場合、接続されたコンデンサが、
表示パネルに対して交流駆動を行っている共通電源駆動
回路の負荷となってしまう。従って、交流の正負の交替
時にデータ駆動回路が、該コンデンサを充放電してやる
必要が生じてしまう。この事は、画像データの信号の波
形の鈍り、充放電のための電力消費等の問題を発生させ
る。このため、前記急激な電流及び電圧変動に対する電
荷の吸収及び供給のために、十分に大きい容量のコンデ
ンサを使用する事は事実上、困難であった。

【００２４】この問題は、前記振動電圧駆動法を行わな
い従来の駆動方法においても存在する問題ではあるが、
実用上大きな問題となる迄には至らなかった。しかるに
振動電圧駆動法においては、時として実用上の問題にま
で至ることがある。それは、主として、データラインに
於ける振動電圧によって、共通電極に電圧が誘起されて
しまい、前記正または負の出力時限の期間内における負
荷の急激な電圧変動が発生するからである。

【００２５】図１５に、データラインに振動電圧が出力
されている時の共通電極駆動信号Ｖｃｏｍの電圧変動の
例を示す。共通電極駆動信号Ｖｃｏｍに於て、レベルが
切り替わる各タイミングで信号波形が鈍っている。この
ように共通電極駆動信号の電圧が変動してしまうと、結
果的に絵素に充電される電圧に不均等が生じ、表示品位
の劣化をもたらす事になる。

【００２６】本発明は、かかる問題点を解決する為に行
われたものであり、その第１の目的は、駆動回路の負荷
となることなく、必要十分な電荷蓄積能力を有する電荷
蓄積手段の使用を可能とし、その結果、急な電流及び電
圧変動に対して該変動を吸収することができる駆動回路
を提供する事である。

【００２７】又、本発明の第２の目的は、階調用電源に
適用した場合に於て、振動電圧を原因とする電流及び電
圧変動に対して、該変動を吸収することができる電荷蓄
積能力を有する電荷蓄積手段の使用を可能とし、さらに
共通電極を介して誘起される電圧変動、又はその他の原
因による電圧の変動を吸収することができる電荷蓄積手
段を使用可能とすることができる電源回路を提供する事
にある。

【００２８】

【課題を解決するための手段】本発明の電源回路は、交
流波形の電源信号を出力する電源であって、該電源信号
は該電源信号が第１レベル範囲にある第１期間と、該電
源信号が第２レベル範囲にある第２期間とを交互に有し
ている電源と、電源に接続された電源ラインと、該電源
ラインに接続され、該電源からの電源信号が供給される
負荷と、該電源と負荷との間の電源ラインに並列に接続
された複数の電荷蓄積手段と、該電源ラインと各電荷蓄
積手段との間にそれぞれ配置された複数のスイッチ手段
であって、該電源信号が第１期間であるとき、該複数の
電荷蓄積手段の一部を該電源に接続すると共に、該複数
の電荷蓄積手段の残余の部分を該電源から遮断し、該電
源信号が第２期間であるとき、該複数の電荷蓄積手段の
該残余の部分を該電源に接続すると共に、該複数の電荷
蓄積手段の該一部を該電源から遮断する複数のスイッチ
手段とを備えており、そのことにより、上記目的を達成
することができる。

【００２９】本発明に於て、前記電源ラインに一対の電
荷蓄積手段が並列に接続されている場合がある。

【００３０】本発明に於て、一対の電源と一対の電源ラ
インとが用いられる場合がある。

【００３１】本発明に於て、前記複数のスイッチ手段
は、前記一対の電荷蓄積手段のいずれか一方と前記一対
の電源ラインとの間と、前記一対の電荷蓄積手段のいず
れか他方と前記一対の電源ラインとの間とにそれぞれ配
置されている場合がある。

【００３２】本発明の電源回路は、それぞれ交流波形を
有し、相互にレベルが異なる複数の電源信号を出力する
電源であって、各電源信号は該電源信号が第１レベル範
囲にある第１期間と、該電源信号が第２レベル範囲にあ
る第２期間とを交互に有している電源と、該電源にそれ
ぞれ接続され、該複数の電源信号がそれぞれ供給される
複数の電源ラインと、各電源ラインに接続され、該電源
からの各電源信号がそれぞれ供給される複数の負荷と、
該電源と該複数の負荷との間の該複数の電源ラインの間
に接続され、第１電極及び第２電極を有する電荷蓄積手
段と、該複数の電源ラインと該電荷蓄積手段の第１電極
及び第２電極との間にそれぞれ配置される複数のスイッ
チ手段であって、該複数の電源信号のいずれか一つの電
源信号が第１期間であるとき、該第１電極を、該いずれ
か一つの電源信号が供給される電源ラインに接続すると
共に、該第２電極を、該いずれか一つの電源信号が供給
される電源ライン以外の電源ラインに接続し、該複数の
電源信号のいずれか一つの電源信号が第２期間であると
き、該第１電極を、該いずれか一つの電源信号が供給さ
れる電源ライン以外の電源ラインに接続すると共に、該
第２電極を、該いずれか一つの電源信号が供給される電
源ラインに接続する複数のスイッチ手段とを備えてお
り、そのことによって上記目的を達成することができ
る。

【００３３】本発明に於て、一対の電源と一対の電源ラ
インとが用いられ、各電源ラインに一対の電荷蓄積手段
が並列に接続され、前記複数のスイッチ手段は、第１ス
イッチ素子、第２スイッチ素子、第３スイッチ素子及び
第４スイッチ素子とを備え、該第１スイッチ素子及び第
３スイッチ素子は、前記第１電極と前記一対の電源ライ
ンのいずれか一方との間にそれぞれ配置され、該第２ス
イッチ素子及び第４スイッチ素子は、前記第２電極と前
記一対の電源ラインのいずれか他方との間にそれぞれ配
置され、該第１スイッチ素子及び第４スイッチ素子は連
動し、該第２スイッチ素子及び第３スイッチ素子は連動
している場合がある本発明に於て、前記電源信号は、矩形波である場合があ
る。

【００３４】

【作用】本発明の電源回路に於て、電源からの該電源信
号が第１レベル範囲にある第１期間であるとき、電源ラ
インと各電荷蓄積手段との間にそれぞれ接続された複数
のスイッチ手段は、複数の電荷蓄積手段の一部を電源に
接続すると共に、複数の電荷蓄積手段の残余の部分を該
電源から遮断する。一方、電源信号が第２レベル範囲に
ある第２期間であるとき、前記複数のスイッチ手段は複
数の電荷蓄積手段の前記残余の部分を電源に接続すると
共に、複数の電荷蓄積手段の前記一部を電源から遮断す
る。これにより、複数の電荷蓄積手段の前記一部が電源
に接続されるとき、常に前記第１レベルの電源信号が供
給される。また、複数の電荷蓄積手段の前記残余の部分
が電源に接続されるとき、常に前記第２レベルの電源信
号が供給される。

【００３５】これにより、前記複数の電荷蓄積手段が、
第１レベルと第２レベルとの電源信号によって、前記第
１レベルと第２レベルとの間で、電荷の蓄積及び放出を
行うことがない。従って、前記複数の電荷蓄積手段が、
前記電源に対して負荷となる事態が防止される。これに
より、前記複数の電荷蓄積手段を、負荷の急激な電圧あ
るいは電流の変動を吸収するために用いる場合、前記変
動を十分に吸収できる任意の容量の電荷蓄積手段を用い
ることができ、電源回路の前記電圧あるいは電流の変動
の吸収能力を格段に向上することができる。

【００３６】また、本発明の電源回路に於て、電源から
出力される電源信号のいずれか一つの電源信号が、第１
レベル範囲にある第１期間であるとき、複数のスイッチ
手段は、電荷蓄積手段の第１電極を、前記いずれか一つ
の電源信号が供給される電源ラインに接続すると共に、
電荷蓄積手段の第２電極を、前記いずれか一つの電源信
号が供給される電源ライン以外の電源ラインに接続す
る。

【００３７】一方、電源から出力される複数の電源信号
のいずれか一つの電源信号が第２レベルである第２期間
であるとき、複数のスイッチ手段は、電荷蓄積手段の第
１電極を、前記いずれか一つの電源信号が供給される電
源ライン以外の電源ラインに接続すると共に、電荷蓄積
手段の第２電極を、前記いずれか一つの電源信号が供給
される電源ラインに接続する。これにより、電荷蓄積手
段の前記第１電極が電源ラインを介して電源に接続され
るとき、常に前記第１レベルの電源信号が供給される。
また、電荷蓄積手段の前記第２電極が電源ラインを介し
て電源に接続されるとき、常に前記第２レベルの電源信
号が供給される。

【００３８】これにより、前記電荷蓄積手段が、第１レ
ベルと第２レベルとの電源信号によって、前記第１レベ
ルと第２レベルとの間で、電荷の蓄積及び放出を行うこ
とがない。従って、前記電荷蓄積手段が、前記電源に対
して負荷となる事態が防止される。これにより、前記電
荷蓄積手段を、負荷の急激な電圧あるいは電流の変動を
吸収するために用いる場合、前記変動を十分に吸収でき
る任意の容量の電荷蓄積手段を用いることができ、電源
回路の前記電圧あるいは電流の変動の吸収能力を格段に
向上することができる。

【００３９】

【実施例】以下に本発明の実施例について説明する。本
実施例に於て、マトリクス型の液晶表示装置を表示装置
の例にとって説明を行うが、本発明は他の種類の表示装
置にも適用可能である。

【００４０】図１は本発明の１実施例に従うデータ駆動
回路に備えられる本発明の一実施例の電源回路Ｐ１の回
路図であり、図２は前記データ駆動回路が用いられるア
クティブマトリクス液晶表示装置（以下、表示装置）２
のブロック図であり、図３は本実施例のデータ駆動回路
３のブロック図である。本実施例は、図１に示される電
源回路Ｐ１の構成に特徴を有している。

【００４１】図２に示すように、表示部５は、Ｍ行Ｎ列
に配列されたＭｘＮ個の絵素Ｐ(j,i)（j=1,2,・・・,M;i=
1,2,・・・,N）及び該絵素Ｐ(j,i)にそれぞれ接続されたス
イッチング素子Ｔ(j,i)（j=1,2,・・・,M;i=1,2,・・・,N）を
有する。データ駆動回路３及びゲート駆動回路４を含ん
で、表示部５を駆動するための駆動回路６が構成され
る。表示部５に於けるＮ本のデータラインＯi（i=1,2,・
・・,N）は、それぞれ、該データ駆動回路３の出力端子Ｓ
(i)（i=1,2,・・・,N）と該スイッチング素子Ｔ(j,i)とを
個別に接続している。表示部５に於けるＭ本の走査ライ
ンＬj（j=1,2,・・・,M）は、ゲート駆動回路４の出力端子
Ｇ(j)（j=1,2,・・・,M）と該スイッチング素子Ｔ(j,i)と
をそれぞれ接続している。

【００４２】スイッチング素子Ｔ(j,i)として、薄膜ト
ランジスタ（ＴＦＴ；thin film transistor）を使用す
ることができる。他のスイッチング素子を使用してもよ
い。以下では、スイッチング素子は薄膜トランジスタで
あるとして説明するので、上記の走査ラインＬjをゲー
トラインＬjと呼ぶ。

【００４３】該ゲート駆動回路４の出力端子Ｇ(j)から
ゲートラインＬjに、順次、特定の期間において、その
電圧レベルがハイレベルである電圧が出力される。以
下、該特定の期間を１水平走査期間jＨ（j=1,2,・・・,M）
という。また、変数j=1,2,・・・,Mに亘り、１水平期間jＨ
の長さをすべて加算した期間を１垂直走査期間と呼ぶ。

【００４４】該出力端子Ｇ(j)からゲートラインＬjに出
力されるゲート信号の電圧レベルがハイレベルであると
き、該スイッチング素子Ｔ(j,i)はオン状態となる。該
スイッチング素子Ｔ(j,i)がオン状態のとき、該絵素Ｐ
(j,i)はデータ駆動回路３の出力端子Ｓ(i)からデータラ
インＯiに出力される電圧に応じて充電される。該充電
された電圧の電圧レベルは、該１垂直期間中、一定の電
圧レベルに保たれ、該電圧レベルの電圧が該絵素Ｐ(j,
i)に印加される。

【００４５】図３は、本発明の基礎となる構成のデータ
駆動回路３の内部構成を示すブロック図である。以下、
画像データが３ビット（Ｄ₀，Ｄ₁，Ｄ₂）で構成されて
いる場合を例示する。即ち、画像信号データは、０〜７
の８種類の値を有しており、各絵素に与えられる信号電
圧は、外部の電源回路Ｐ１から入力される外部階調用電
圧Ｖ₀，Ｖ₂，Ｖ₅，Ｖ₇の４レベル及び後述するように、
前記各外部階調用電圧Ｖ₀，Ｖ₂，Ｖ₅，Ｖ₇の内のいずれ
か一対の外部階調用電圧から作成される該一対の外部階
調用電圧の間の１つまたは複数の階調電圧のいずれかと
なる。

【００４６】このデータ駆動回路３は、画像データの各
ビット（Ｄ₀，Ｄ₁，Ｄ₂）毎に設けられ、サンプリング
動作用に用いられる第１段目のＤ型フリップフロップＭ
_SMPと、ホールド動作用に用いられる第２段目のＤ型フ
リップフロップＭ_Hと、選択制御回路ＳＣＯＬと、４種
の外部電源電圧Ｖ₀〜Ｖ₇とデータラインＯｉとの間に各
々設けられたアナログスイッチＡＳＷ₀、ＡＳＷ₂、ＡＳ
Ｗ₅、ＡＳＷ₇とを含んで構成される。アナログスイッチ
ＡＳＷ₀〜ＡＳＷ₇に於いて、４種類の前記外部階調用電
圧Ｖ₀，…，Ｖ₇と、前記選択制御回路ＳＣＯＬからの制
御信号Ｓ₀，Ｓ₂，Ｓ₅，Ｓ₇とが入力される。また、選択
制御回路ＳＣＯＬには、予め定めるデューティー比を有
する信号t₃が与えられている。

【００４７】一方、図３のデータ駆動回路３に於て、８
階調の階調表示を実現するために、外部から供給が必要
な外部階調用電圧数は、第１の従来技術の半分の４つに
削減されている。本データ駆動回路３においては、階調
電圧Ｖ１、Ｖ３、Ｖ４、Ｖ６に対応する出力は、前記振
動電圧駆動法によって作成される。

【００４８】図３のデータ駆動回路３に入力される画像
データと、データ駆動回路３から得られる階調電圧との
関係は、前記表１に示されている。

【００４９】画像信号データの値が「１、２、５、７」
のいずれかの時に、前記外部から入力される外部階調用
電圧Ｖ₀，…，Ｖ₇のいずれか一つが、データラインＯn
に出力される。画像信号データの値が「１、２、５、
７」以外の時には、前記外部階調用電圧Ｖ₀，…，Ｖ₇の
いずれか一対の階調用電圧の間を振動する振動電圧がデ
ータラインＯnに出力される。このようにして、４レベ
ルの外部階調用電圧から、８階調の表示レベルが得られ
る。

【００５０】以下、振動電圧駆動法について説明する。
図４（１）に階調電圧Ｖ１に対応する出力波形を示し、
図４（２）に前記外部階調用電圧Ｖ０、Ｖ２の波形を示
す。即ち、例として１水平走査期間などの１出力期間に
おいて、外部階調用電圧Ｖ０、Ｖ２の間で、複数回振動
する振動電圧が出力されている。データ駆動回路と表示
パネルを構成する絵素との間の配線抵抗及び容量などに
よって低周波通過フィルタ（ＬＰＦ）が構成される。従
って、前記振動電圧が該低周波通過フィルタを通過する
ことにより、絵素に前記振動電圧の平均値として階調電
圧Ｖ１の電圧が加えられる。

【００５１】図５に外部階調用電圧Ｖ０、Ｖ７の波形例
を共通電極駆動信号Ｖｃｏｍの波形と同時に示す。な
お、図５は、１水平線横線毎に電圧の極性を反転するラ
イン反転の場合の波形であり、以下この場合について説
明する。このように、外部階調用電圧Ｖ０は、共通電極
駆動信号Ｖｃｏｍと極性が反対で、同一時点で交互に反
転する矩形波であり、画像データが「０」の場合は、階
調電圧Ｖ０と共通電極駆動信号Ｖｃｏｍとの間の電圧で
絵素毎の液晶層などの容量が充電される。

【００５２】以下の説明に於いて、図１を参照する。図
１の電源回路Ｐ１において、電源７は、矩形波又はそれ
に準じた波形を出力し、例として図１４に示した電源回
路Ｐと同一の構成を有していてもよい。電源７からの出
力は、スイッチＳＷ１、ＳＷ２の各入力端子にそれぞれ
入力され、各スイッチＳＷ１、ＳＷ２の出力端子は、そ
れぞれコンデンサＣ１、Ｃ２をそれぞれ介して所定の基
準電位Ｖｃｎｓに接続されている。スイッチＳＷ１は、
制御信号ＰＯＬによって導通／遮断状態が切り替えら
れ、スイッチＳＷ２は、制御信号ＰＯＬが反転回路８に
よって反転された反転信号／ＰＯＬ（以下、記号／は反
転を表す）によって導通／遮断状態が切り替えられる。
各スイッチＳＷ１、ＳＷ２は、それぞれ正、負の一方の
時限でのみ、相補的に導通／遮断状態が切り替えられ
る。

【００５３】図６は、前記制御信号ＰＯＬのタイムチャ
ートである。図６の制御信号ＰＯＬの波形に基づいて、
図１の電源回路Ｐ１の動作を説明する。ここで、制御信
号ＰＯＬは正負の時限を示す信号である。制御信号ＰＯ
Ｌがハイレベルの時、絵素が正電圧で充電される時限を
表し、ローレベルの時は絵素が負電圧で充電される時限
を表す。又、電源７は、この制御信号ＰＯＬに従って、
出力される電圧のレベルを正レベルと負レベルとの間で
切り替える。

【００５４】図１において、制御信号ＰＯＬがハイレベ
ルの時、スイッチＳＷ１はオン状態となり、コンデンサ
Ｃ１は電源７に接続され、その時限中の負荷の電流変動
に対応して、電荷を吸収／供給するように作用する。
又、その期間、スイッチＳＷ２はオフ状態となり、コン
デンサＣ２は電源７から切り離されている。このため、
コンデンサＣ２は、電源７の負荷に成らない。

【００５５】制御信号ＰＯＬがローレベルの時、前記の
説明と逆の作用となる。スイッチＳＷ１はオフ状態とな
り、コンデンサＣ１は電源７から切り離されている。ス
イッチＳＷ２は、電源７に接続され、その時限中の負荷
の電流変動に対応して、電荷を吸収／供給するように作
用する。このため、コンデンサＣ１は、電源７の負荷に
成らない。

【００５６】このように、本実施例の電源回路Ｐ１に於
て、コンデンサＣ１、Ｃ２が、電源７から供給される電
位に一旦充電された後、電源回路３からの出力の正レベ
ルと負レベルとの間の切り替え時に、これらのコンデン
サＣ１、Ｃ２の充放電は行われない。これらのコンデン
サＣ１、Ｃ２が矩形波状の電源電圧を出力している電源
７の負荷となる事はない。従って、負荷による急激な電
流及び電圧変動を十分に吸収することができる程度の大
きな容量を有するコンデンサＣ１、Ｃ２を選択すること
ができる。

【００５７】尚、本実施例に於いて、コンデンサＣ１、
Ｃ２を目的の電位に充電する処理は、電源回路Ｐ１の動
作開始時の最初の一回のみとして説明したが、変形例と
して、複数の正又は負の時限に亘ってコンデンサＣ１、
Ｃ２を充電し、前記複数の時限に亘る期間によって、コ
ンデンサＣ１、Ｃ２の電位を漸近的に目的の電位に収束
させるようにしてもよい。

【００５８】図７に本発明の第２の実施例の電源回路Ｐ
２の構成を示す。本実施例は、前記第１の実施例の構成
に類似し、対応する部分には同一の参照符号を付す。本
実施例の特徴は、前記スイッチＳＷ１、ＳＷ２としてＦ
ＥＴ（電界効果トランジスタ）を用いたことであり、ま
た、制御信号ＰＯＬ及びその反転信号が、共にレベルシ
フト回路９を介して、ＦＥＴであるスイッチＳＷ１、Ｓ
Ｗ２のゲートに入力されている。ＦＥＴは電流が流れる
方向に関して双方向性であり、且つオン抵抗がきわめて
小さいので、本実施例のスイッチＳＷ１、ＳＷ２として
用いるのに適している。前記レベルシフト回路９は、論
理レベルで与えられる制御信号ＰＯＬ及びその反転信号
をＦＥＴの制御に適した信号レベルに変換する回路であ
る。レベルシフト回路９は、使用されるＦＥＴの特性に
よっては不要である。

【００５９】このような構成例の電源回路Ｐ２によって
も、前記実施例の効果と同様な効果を達成することがで
きる。

【００６０】図８に本発明の第３の実施例の電源回路Ｐ
３の構成を示す。本実施例は、前記第１実施例の構成に
類似し、対応する部分には同一の参照符号を付す。本実
施例の特徴は、階調用電源回路９と共通電極駆動回路１
０とを設け、階調用電源回路９と共通電極駆動回路１０
との間に、スイッチＳＷ１１、コンデンサＣ１、及びス
イッチＳＷ１２の直列回路を接続し、また、スイッチＳ
Ｗ２１、コンデンサＣ２、及びスイッチＳＷ２２の直列
回路を接続したことである。

【００６１】前記図２に示した表示部５は、結局、共通
電極駆動回路１０からの共通電圧Ｖｃｏｍとデータ駆動
回路３を介した外部階調用電圧との間を振動する駆動電
圧で駆動される。従って、階調電圧Ｖｎ（ｎ＝０、２、
５、７）と共通電圧Ｖｃｏｍとを相互に独立した回路で
作成する場合と比較し、構成が簡略化されると共に、こ
れらの各信号が相互に同期する精度を格段に向上するこ
とができる。

【００６２】本実施例に於いて、前記第１実施例の効果
と同様な効果を達成することができる。更に本実施例に
於いて、電源回路Ｐ３の構成を簡略化できるという独自
の効果を達成することができる。

【００６３】図９に本発明の第４実施例の電源回路Ｐ４
の一部分の構成を示す。本実施例は、前記第１実施例の
構成に類似し、対応する部分には同一の参照符号を付
す。本実施例の特徴は、前記外部階調用電圧Ｖ０、Ｖ２
をそれぞれ出力する一対の階調用電源回路１１、１２を
設け、階調用電源回路１１、１２の間に、スイッチＳＷ
１１、コンデンサＣ１、及びスイッチＳＷ１２の直列回
路を接続し、またスイッチＳＷ２１、コンデンサＣ２、
及びスイッチＳＷ２２の直列回路を接続したことであ
る。前述した振動電圧駆動法に用いられる振動電圧は、
一対の外部階調用電圧間で作成される。

【００６４】従って、前記表１に示される階調電圧Ｖ
１、Ｖ３、Ｖ４、Ｖ６を作成するに必要な一対の外部階
調用電圧Ｖ０、Ｖ２；Ｖ２、Ｖ５；Ｖ５、Ｖ７の間に、
図９に示される電源回路Ｐ４と等価な構成の電源回路を
設けるようにしてもよい。本実施例の電源回路Ｐ４は、
前記外部階調用電圧の対Ｖ０、Ｖ２；Ｖ２、Ｖ５；Ｖ
５、Ｖ７の内の一対の外部階調用電圧Ｖ０、Ｖ２に対応
する回路である。

【００６５】このような実施例によっても、前述した各
実施例で述べた効果と同一の効果を達成することができ
る。

【００６６】尚、以上の各実施例の基本的な動作は、電
源回路から出力される出力電圧の正レベルと負レベルと
の間の切り替わりと同時に、コンデンサＣ１、Ｃ２の電
源回路への導通・遮断の制御を行う事である。実際の応
用において、遮断は切り替わりの直前に行い、導通は切
り替わりの後、適当な時間経過後に行うことが望まし
い。前記適当な時間とは、切り替わりの後、適当な時間
後に行う事が望ましい。前記適当な時間とは、電源回路
から出力された出力電圧のレベルの切り替わり直後の過
渡期がほぼ終了した後を指す。

【００６７】図１０は、本発明の第５実施例の電源回路
Ｐ５の構成を示すブロック図である。電源回路Ｐ５は、
図１に示した電源回路Ｐ１に於いて、各スイッチＳＷ
１、ＳＷ２のスイッチング動作を、制御信号ＳＯＮ１、
ＳＯＮ２により個別に制御するようにしたブロック図で
ある。図１１（１）〜同図（３）に、制御信号ＳＯＮ
１、ＳＯＮ２、及び制御信号ＰＯＬとの関係を示す。制
御信号ＰＯＬは図６の制御信号ＰＯＬと同一の信号であ
る。制御信号ＰＯＬの立ち上がりタイミング、及び立ち
下がりタイミングに同期して、電源回路Ｐ５から出力さ
れる出力電圧の極性が、正負の間で反転する。

【００６８】制御信号ＳＯＮ１、ＳＯＮ２は、制御信号
ＰＯＬに基づいて信号発生回路１３で作成され、それぞ
れハイレベルの期間でスイッチＳＷ１、ＳＷ２がオン状
態になり、コンデンサＣ１、Ｃ２が電源７に接続され
る。本実施例に於いて、スイッチＳＷ１、ＳＷ２の遮断
は、制御信号ＰＯＬがハイレベルからローレベルへの切
り替わるタイミングよりも期間Ｔ１だけ早いタイミング
で行い、スイッチＳＷ１、ＳＷ２の導通は、制御信号Ｐ
ＯＬがローレベルからハイレベルへ切り替わるタイミン
グから、期間Ｌ１経過後に行う。前記期間Ｌ１は、電源
７から出力された出力電圧のレベルの切り替わり直後の
過渡期がほぼ終了し、該出力電圧のレベルが安定した状
態となるまでの期間である。

【００６９】前記信号発生回路１３に於いて、制御信号
ＳＯＮ１の立ち上がりタイミングは、制御信号ＰＯＬの
立ち上がりタイミングから、前記期間Ｌ１を経過したタ
イミングに選ばれる。制御信号ＳＯＮ１の立ち下がりタ
イミングは、制御信号ＰＯＬの立ち上がりタイミングか
ら、期間Ｌ２を経過したタイミングに選ばれる。この期
間Ｌ２は、制御信号ＰＯＬの立ち上がり期間Ｈ１より
も、予め定める期間Ｔ１だけ短い期間に選ばれる。

【００７０】制御信号ＳＯＮ２の立ち上がりタイミング
は、制御信号ＰＯＬの立ち下がりタイミングから、前記
期間Ｌ１と等しいかあるいは期間Ｌ１程度の期間Ｌ３を
経過したタイミングに選ばれる。制御信号ＳＯＮ２の立
ち下がりタイミングは、制御信号ＰＯＬの立ち上がりタ
イミングから、期間Ｌ４を経過したタイミングに選ばれ
る。この期間Ｌ４は、制御信号ＰＯＬの立ち下がり期間
Ｈ２よりも、前記期間Ｔ１だけ短い期間に選ばれる。ま
た、前記期間Ｈ２は、期間Ｈ１と等しいか、あるいは期
間Ｈ１程度の期間に選ばれる。

【００７１】このような実施例に於いても、前記各実施
例の効果と同様な効果を達成でき、更に、制御信号ＳＯ
Ｎ１、ＳＯＮ２を前述のように定めることにより、前記
表示装置２に於ける表示品位を格段に向上することがで
きる。

【００７２】図１２は、本発明の第６の実施例の電源回
路Ｐ６のブロック図である。本実施例は、図８に示す第
３実施例の電源回路Ｐ３の構成に類似し、対応する部分
には、同一の参照符号を付す。本実施例の特徴は、階調
用電源９に出力ラインにスイッチＳＷ１、ＳＷ３の各入
力端子を共通に接続し、共通電極駆動回路１０の出力ラ
インにスイッチＳＷ２、ＳＷ４の各出力端子を共通に接
続する。スイッチＳＷ１、ＳＷ３の各出力端子は、スイ
ッチＳＷ２、ＳＷ４の各入力端子がそれぞれ接続され、
スイッチＳＷ１、ＳＷ３の各出力端子の間にコンデンサ
Ｃを接続する。また、本実施例に於いて、スイッチＳＷ
１、ＳＷ４のオン／オフ動作を制御する制御信号とし
て、図１０と同様の制御信号ＣＯＮ１が用いられ、スイ
ッチＳＷ２、ＳＷ３の制御信号として、制御信号ＣＯＮ
２が用いられている。

【００７３】本実施例に於いて、制御信号ＣＯＮ１がハ
イレベルで制御信号ＣＯＮ２がローレベルのとき、スイ
ッチＳＷ１、ＳＷ４がオン状態、スイッチＳＷ２、ＳＷ
３がオフ状態となり、コンデンサＣのスイッチＳＷ１側
の電極ＣＬは、階調用電源回路９に接続され、コンデン
サＣのスイッチＳＷ３側の電極ＣＲは、共通電極駆動回
路１０側に接続される。制御信号ＣＯＮ１がハイレベル
の時限は正の時限であるから、階調用電源回路９は共通
電極駆動回路１０に対して正の電圧を出力している。コ
ンデンサＣの電極ＣＬは正、他方の電極ＣＲは負の極性
が与えられる。また、制御信号ＣＯＮ１がローレベルで
制御信号ＣＯＮ２がハイレベルの時、スイッチＳＷ１、
ＳＷ４がオフ状態、スイッチＳＷ２、ＳＷ３がオン状態
となり、コンデンサＣの電極ＣＬは共通電極駆動回路１
０側に接続され、他方側の電極ＣＲは階調用電源回路９
側に接続される。制御信号ＣＯＮ２がハイレベルの時限
は負の時限であるから、階調用電源回路９は共通電極駆
動回路１０に対して負の電圧となっている。

【００７４】従って、前記制御信号ＣＯＮ１がハイレベ
ルで制御信号ＣＯＮ２がローレベルのときと同様に、前
記コンデンサＣの電極ＣＬは正の極性となり、電極ＣＲ
は負の極性となる。

【００７５】従って、本実施例に於いても、コンデンサ
Ｃは、前記正の時限及び負の時限のいずれに於いても、
階調用電源回路９及び共通電極駆動回路１０負荷の急激
な電流あるいは電圧の変動に対して、電荷を十分に以上
のように、前記各実施例に於いて、矩形波等の交流電圧
を出力している電源回路の負荷となる事がなく、正時限
及び負時限の時限中における電流変化を吸収する十分大
きな容量の電荷蓄積手段が使用可能となり、正負それぞ
れの時限中における電圧変動を極小化した電源が実現可
能となった。このことによって、特に振動電圧駆動法を
用いた表示装置の表示品位を大きく向上させる。もちろ
ん、本発明は、振動電圧駆動法等による階調補間を行わ
ない、図１のような構成のデータ駆動回路を使用した表
示パネルの従来技術の駆動回路に実施可能である。この
場合、例えばシャドーイング等の発生を抑制し、表示品
位の向上に大きな効果を達成する事ができる。

【００７６】尚、本発明に於いて、電源７、階調用電源
回路９、及び共通電極駆動回路１０の内部回路の回路構
成に関しては何等限定するものではない。各回路７、
９、１０は例えば図１４のような回路構成でも良いし、
他の構成でもよい。他の構成としては、例えば本願出願
人の前述した先願に開示されている構成でもよい。ある
いは、本願の図１３に示されている従来の駆動回路に用
いてもよい。この場合、シャドーイング等の発生を抑制
するという大きな効果を上げる事ができる。

【００７７】

【発明の効果】本発明の電源回路によって、電荷蓄積手
段が、矩形波等の交流波形を有する電源信号を出力して
いる電源の負荷となる事がなくなる。これにより、第１
期間及び第２期間のそれぞれの期間中における電圧ある
いは電流変化を吸収するに十分大きな電荷蓄積能力を有
する電荷蓄積手段が使用可能となる。これにより、第１
期間及び第２期間それぞれの期間中における電流及び電
圧変動を極小化した電源回路を実現可能とする。これは
特に振動電圧法を用いた場合の表示品位を大きく向上さ
せる。もちろん、本発明は、振動電圧法等による階調補
間を行わない、従来の駆動回路に用いても例えばシャド
ーイング等の発生を抑制し、表示品位の向上に関して大
きな効果を上げる事ができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の電源回路Ｐ１のブロック
図である。

【図２】本実施例に従う表示装置２のブロック図であ
る。

【図３】本発明の基礎となる構成のデータ駆動回路３の
ブロック図である。

【図４】振動電圧駆動法による出力電圧の波形を示す波
形図である。

【図５】画像データ信号と共通電極駆動信号との関係を
示す波形図である。

【図６】制御信号ＰＯＬの波形図である。

【図７】本発明の第２実施例の電源回路Ｐ２のブロック
図である。

【図８】本発明の第３実施例の電源回路Ｐ３のブロック
図である。

【図９】本発明の第４実施例の電源回路Ｐ４のブロック
図である。

【図１０】本発明の第５実施例の電源回路Ｐ５のブロッ
ク図である。

【図１１】制御信号ＰＯＬ、ＳＯＮ１、ＳＯＮ２を示す
タイムチャートである。

【図１２】本発明の第６実施例の電源回路Ｐ６のブロッ
ク図である。

【図１３】従来技術のデータ駆動回路のブロック図であ
る。

【図１４】従来技術の電源回路Ｐの回路図である。

【図１５】従来技術の問題点を示す波形図である。

【符号の説明】

２表示装置３データ駆動回路５表示部６駆動回路７電源９、１１、１２階調用電源回路１０共通電極駆動回路１３信号発生回路Ｐ１〜Ｐ６電源回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/133 G09G 3/18 H02M 3/07

Claims

(57)【特許請求の範囲】

【請求項１】交流波形の電源信号を出力する電源であっ
て、該電源信号は該電源信号が第１レベル範囲にある第
１期間と、該電源信号が第２レベル範囲にある第２期間
とを交互に有している電源と、電源に接続された電源ラインと、該電源ラインに接続され、該電源からの電源信号が供給
される負荷と、該電源と負荷との間の電源ラインに並列に接続された複
数の電荷蓄積手段と、該電源ラインと各電荷蓄積手段との間にそれぞれ配置さ
れた複数のスイッチ手段であって、該電源信号が第１期
間であるとき、該複数の電荷蓄積手段の一部を該電源に
接続すると共に、該複数の電荷蓄積手段の残余の部分を
該電源から遮断し、該電源信号が第２期間であるとき、
該複数の電荷蓄積手段の該残余の部分を該電源に接続す
ると共に、該複数の電荷蓄積手段の該一部を該電源から
遮断する複数のスイッチ手段とを備える電源回路。
【請求項２】前記電源ラインに一対の電荷蓄積手段が並
列に接続されている請求項１に記載の電源回路。
【請求項３】一対の電源と一対の電源ラインとが用いら
れる請求項２に記載の電源回路。
【請求項４】前記複数のスイッチ手段は、前記一対の電
荷蓄積手段のいずれか一方と前記一対の電源ラインとの
間と、前記一対の電荷蓄積手段のいずれか他方と前記一
対の電源ラインとの間とにそれぞれ配置されている請求
項３に記載の電源回路。
【請求項５】それぞれ交流波形を有し、相互にレベルが
異なる複数の電源信号を出力する電源であって、各電源
信号は該電源信号が第１レベル範囲にある第１期間と、
該電源信号が第２レベル範囲にある第２期間とを交互に
有している電源と、該電源にそれぞれ接続され、該複数の電源信号がそれぞ
れ供給される複数の電源ラインと、各電源ラインに接続され、該電源からの各電源信号がそ
れぞれ供給される複数の負荷と、該電源と該複数の負荷との間の該複数の電源ラインの間
に接続され、第１電極及び第２電極を有する電荷蓄積手
段と、該複数の電源ラインと該電荷蓄積手段の第１電極及び第
２電極との間にそれぞれ配置される複数のスイッチ手段
であって、該複数の電源信号のいずれか一つの電源信号
が第１期間であるとき、該第１電極を、該いずれか一つ
の電源信号が供給される電源ラインに接続すると共に、
該第２電極を、該いずれか一つの電源信号が供給される
電源ライン以外の電源ラインに接続し、該複数の電源信
号のいずれか一つの電源信号が第２期間であるとき、該
第１電極を、該いずれか一つの電源信号が供給される電
源ライン以外の電源ラインに接続すると共に、該第２電
極を、該いずれか一つの電源信号が供給される電源ライ
ンに接続する複数のスイッチ手段とを備える電源回路。
【請求項６】一対の電源と一対の電源ラインとが用いら
れ、各電源ラインに一対の電荷蓄積手段が並列に接続され、前記複数のスイッチ手段は、第１スイッチ素子、第２ス
イッチ素子、第３スイッチ素子及び第４スイッチ素子と
を備え、該第１スイッチ素子及び第３スイッチ素子は、前記第１
電極と前記一対の電源ラインのいずれか一方との間にそ
れぞれ配置され、該第２スイッチ素子及び第４スイッチ
素子は、前記第２電極と前記一対の電源ラインのいずれ
か他方との間にそれぞれ配置され、該第１スイッチ素子及び第４スイッチ素子が連動し、該
第２スイッチ素子及び第３スイッチ素子が連動している
請求項５に記載の電源回路。
【請求項７】前記電源信号は、矩形波である請求項１ま
たは５のいずれかに記載の電源回路。