JPH06214214A - 能動マトリックス表示装置 - Google Patents

能動マトリックス表示装置

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JPH06214214A JP5279609A JP27960993A JPH06214214A JP H06214214 A JPH06214214 A JP H06214214A JP 5279609 A JP5279609 A JP 5279609A JP 27960993 A JP27960993 A JP 27960993A JP H06214214 A JPH06214214 A JP H06214214A
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Abstract

(57)【要約】 （修正有） 【構成】 画素素子１２の行列配置を有し、その行列配
置に、行および列の導線１８，１９介し、行および列の
駆動回路によって駆動する容量性表示素子、例えば液晶
素子を備えた能動マトリックス表示装置において、列駆
動回路が多ビット・ディジタルデータ信号を列導線１９
に供給すとともに、各画素素子を、表示素子に必要なア
ナログ電圧を供給する順次電荷再配分ディジタル・アナ
ログ変換器回路として構成する。変換器回路には２個の
スイッチ素子Ｔ１、Ｔ２、例えば、ＴＦＴスイッチおよ
び各表示素子を２個の副表示素子ＣＰ１，ＣＰ２に分割
して得た２個の容量素子を備える。各行導線１８は、相
隣る２行の画素素子群の間で共有する。 【効果】 表示素子群を駆動する回路を完全にデジタル
化し、表示パネルと同一基板上に集積化するなどして製
造を容易にしうる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一群の行導線および列
導線と、それぞれ容量性表示素子並びに前記行導線およ
び前記列導線に接続したスイッチ素子を備えた画素素子
の行列配置と、前記行導線にスイッチ信号を印加する行
駆動回路、前記列導線に接続して当該列導線にデータ信
号を印加する列駆動回路および前記データ信号を取出す
列駆動回路にディジタル画像情報信号を供給する手段を
備えて前記画素素子群を駆動する駆動手段とを具備した
能動マトリックス表示装置に関するものである。
【０００２】
【従来の技術】この種の能動マトリックス表示装置、特
に、液晶表示素子を備えたこの種の表示装置は欧州特許
公開公報ＥＰ−Ａ− 0391654号に記載されている。
【０００３】ディジタル画像情報信号すなわちディジタ
ル映像信号で作動する列駆動回路を有する表示装置は、
特に、データ・グラフィック表示装置などの特定の応用
分野において、アナログ映像信号で作動する表示装置よ
り優れた利点を供することができる。ディジタル映像信
号はディジタル映像処理回路によって得られるが、ディ
ジタル映像処理回路はアナログ映像処理回路より柔軟性
が遥かに大きい。ディジタル映像信号は、その積りにな
れば、例えばコンピュータのＲＡＭ記憶装置から供給す
ることもでき、あるいは、アナログ・テレビジョン映像
信号をディジタル形式に変換しても供給することができ
る。
【０００４】上述の欧州特許公開公報に記載の表示装置
は、画素素子を行列配置した従来型のＴＦＴ（薄膜トラ
ンジスタ）液晶表示パネルを備えており、各画素素子
は、ＴＦＴを備えて、一群の行導線および列導線を介
し、各行導線に印加した選択信号によりアドレスし、各
行導線に組合わせた画素素子におけるＴＦＴスイッチを
閉じて列導線上のデータ信号を各画素素子に転送するよ
うになっている。
【０００５】上記公報に記載の表示装置におるけ列駆動
回路においては、ディジタル映像信号を振幅変調のアナ
ログデータ信号に変換し、そのアナログデータ信号を表
示パネルの列導線、次いで、ＴＦＴスイッチを介して表
示素子に印加し、液晶表示素子の駆動に必要なアナログ
電圧を供給している。このアナログ電圧の振幅が、表示
素子がなす表示の効果、例えばグレースケールを決定す
る。列駆動回路におけるディジタル・アナログ変換には
多ビット・ディジタル信号のパルス幅変調パルス信号、
例えば、パルス幅が多ビット・ディジタル信号によって
決まるパルス列への変換が含まれており、かかるパルス
幅変調パルス列により時間的に変化する基準電圧をサン
プルし、時間依存信号の時間幅によって振幅が決まるデ
ータ信号をサンプル出力電圧によって構成する。
【０００６】
【発明が解決しようとする課題】かかる従来の表示装置
は、入力ディジタル映像信号によって作動はするが、幾
多の欠点を有している。列駆動回路は、純粋のディジタ
ル回路ではなく、ディジタル回路とアナログ回路とが混
在しており、アナログ回路部分が列駆動回路の性能に制
限を課するおそれがある。しかも、かかる構成の回路
は、ディジタル回路素子とアナログ回路素子との両方を
用意する必要があるので製造工程が複雑になり、ＴＦＴ
スイッチを用いて適切な性能を呈するアナログ回路は一
般に製造がさらに困難であるから、駆動回路を表示パネ
ル内で十分に集積回路化するとともに、ＴＦＴスイッチ
を用いた表示パネルの構成要素と同時に製造する場合に
特に不利である。
【０００７】
【課題を解決するための手段】本発明の目的は、上述し
た幾多の欠点を少なくともある程度は改善し得るように
改良した、入力ディジタル画像情報信号によって作動可
能の表示装置を提供することにある。
【０００８】本発明の他の目的は、列駆動回路が比較的
簡単で、高速で作動し得る、ディジタル画像情報信号に
よって作動する表示装置を提供することにある。
【０００９】本発明が提供する冒頭に記載した種類の能
動マトリックス表示装置は、前記列駆動回路が多ビット
・ディジタル信号を前記列導線に供給するように作動し
得るとともに、各前記画素素子における前記表示素子お
よび前記スイッチ素子が前記列導線上の多ビット・ディ
ジタルデータ信号を前記表示素子のためのアナログ電圧
に変換する順次電荷再配分ディジタル・アナログ変換器
回路のそれぞれ一部をなすことを特徴とする。
【００１０】したがって、アドレスした画素素子におけ
る表示素子に加わる電圧、延いては、生ずる表示の効
果、例えばグレースケールが、多ビット・ディジタルデ
ータ信号によって決まることになる。かかる技法によ
り、ディジタル画像情報信号すなわち映像信号の電光変
換材料、例えば液晶に必要なアナログ信号への変換が画
素素子群中で行なわれる。したがって、ディジタル映像
信号を、列導線に供給するに先立ち、前述した欧州特許
公開公報の記載のように、列駆動回路でパルス幅変調信
号に、次いで、振幅変調のアナログ信号に変換する必要
がなくなる。結局、必要とする列駆動回路がかなり簡単
になり、純粋のディジタル回路によって容易に構成し得
るようになることは重要である。このことは、表示素子
と組合わせて同時に製造する例えばＴＦＴを用いるの
で、アナログ処理工程が含まれていると十分に達成し難
い、表示パネルの基板上での列駆動回路の集積回路化に
とって特に重要である。さらに、純粋にディジタル化し
た列駆動回路は、アナログ回路の存在によって課せられ
る種類の制限なしに、比較的高速の動作が可能となる。
ディジタル・アナログ変換の機能を画素素子群に有効に
移すことにより、アナログ回路は、映像データの速度よ
りかなり低速で動作する場合にだけ必要とするに過ぎな
くなり、ディジタル列駆動回路の高速性が十分に発揮さ
れるようになる。
【００１１】順次電荷再配分ディジタル・アナログ変換
器回路自体は周知のものである。かかる回路の例および
その作動理論は、ＩＥＥＥジャーナル・固体回路編、19
75年１２月刊、３７９頁乃至３８５頁に記載のＲ．Ｅ．
Suarez他著「Ａ11−ＭＯＳ電荷再配分アナログ・ディジ
タル変換技術−第２部」と題する論文、および、ホルト
・ラインハート・ウィンストン社．1987年刊、P. E. Al
len 、D. R. Holberg共著の「C MOS アナログ回路設
計」と題する書物の５４４頁乃至５５０頁に記載されて
いる。
【００１２】この種の変換器回路は、一般に、少なくと
も２個のスイッチと２個の容量素子とを備えている。本
発明においては、スイッチ素子、例えばＴＦＴスイッチ
素子および画素素子における表示素子を変換器回路にお
けるスイッチおよび容量素子として利用する。変換器回
路にさらに１個もしくはそれ以上のスイッチを必要とす
る場合には、画素素子の位置に余分のＴＦＴスイッチ素
子をはめ込めばよい。
【００１３】表示素子は、それ自体、変換器回路におけ
る容量素子の一つを構成し、その他の容量素子は、基板
上にスイッチ素子とともに容量素子を構成する薄膜層構
造を製作することによって変換器回路に設けることがで
きる。しかしながら、好ましくは、各画素素子における
表示素子に少なくとも２個の表示副素子を設け、そのそ
れぞれが変換器回路の容量素子を構成するようにする。
したがって、必要とする容量素子は、表示素子自体が簡
単かつ便利に構成するので、変換器回路のために余分な
容量素子を製造する必要がなくなる。しかも、このよう
にして設ける容量素子は容量値の決定が容易である。容
量値がほぼ等しい２個の容量素子を設けるには、表示素
子を、簡単に、ほぼ等しい面積の２個の副素子に分割す
る。副素子の面積したがって容量値は、等しくする必要
がないばかりでなく、例えばスイッチ素子と組合わさっ
て回路に生ずる寄生容量の影響を補償するために異なら
せることもできる。表示素子の２個もしくはそれ以上の
副素子へのかかる分割は、各画素素子毎に、通常のよう
な単一区画ではなく、互いに分離した２個もしくはそれ
以上の領域を形成するように電極層を被着することによ
って達成することができる。多数の表示副素子を形成す
るための表示装置における各表示素子の副分割は、従
来、液晶表示装置における他の目的、例えば、副素子群
を個々に付勢し得るようにして表示出力におけるグレー
スケールを制御する手段として用いられていた。
【００１４】本発明の好適な実施例においては、変換器
回路に２個の容量素子および２個のスイッチ素子を設け
てある。かかる回路は各表示素子毎に２個の副素子を設
けることによって都合よく実現することができ、２個の
副素子がそれぞれ容量素子を構成するとともに、２個の
スイッチ素子、例えばＴＦＴスイッチ素子を構成する
が、スイッチ素子の一つは能動マトリックス表示装置に
普通に存在しているスイッチ素子によって構成する。し
たがって、変換器回路の成分要素を揃えるには余分のス
イッチ素子、例えばＴＦＴスイッチ素子を１個だけ必要
とする。各画素素子毎の１個のスイッチ素子の追加は、
製造工程を不当に複雑化するものではない。従来知られ
ているように、表示装置の各画素素子毎に２個のスイッ
チ素子、例えばＴＦＴスイッチ素子を設けることは、誤
った余裕を目的としたものである。変換器回路に必要な
副素子群、スイッチ素子群、および行列各導線群相互間
の接続は、従来の画素素子回路におけると同様に、導電
層群を適切に区画することによって簡単に設けることが
できる。
【００１５】順次電荷再配分ディジタル・アナログ変換
器回路を作動させるには、当該回路のスイッチ素子群を
所定の時系列で開閉させる。そのためには、行毎の画素
素子群に対応した変換器回路中のスイッチ素子群をそれ
ぞれの行導線に接続するとともに、それらの行導線群に
対して行駆動回路により適切な時系列でスイッチ信号を
印加すればよい。したがって、各行の画素素子群に対す
る変換器回路中の２個のスイッチ素子をアドレスするに
は別々の２本の行導線が必要となる。しかしながら、好
ましくは、行導線の本数を最少にするために、各行の画
素素子群に対する各変換器回路中の第１のスイッチ素子
をそれぞれの行導線に接続するとともに、当該画素素子
群に対する各変換器回路中の第２のスイッチ素子を、隣
接行の画素素子群に対する各変換器回路中の第１のスイ
ッチ素子を接続した他の行導線に接続する。したがっ
て、各行導線は、第１行と最終行との画素素子群を除
き、隣接行の画素素子群間で共用することになる。した
がって、行導線の本数は、画素素子群の行列配置におけ
る行数に対応し、第１行もしくは最終行に対して余分の
行導線を必要とすることになる。
【００１６】各行の画素素子群は、順次にアドレスし
て、一つの行の画素素子群に対するディジタル・データ
信号を列導線群に印加した後に、次の行の画素素子群に
対するディジタル・データ信号を列導線群に印加し、以
下同様にすることができる。一つの行のアドレス期間
中、その行の各画素素子における２個のスイッチ素子が
交互に作動して、第１動作でデータビットを変換器回路
に負荷し、第２動作で電荷分担を行なう。利用可能の電
荷注入期間は、入力映像信号のライン走査周期および多
ビット・データ信号のビット数によって決まるので、限
度がある。したがって、都合よく、行駆動回路が、二つ
の行の画素素子群におけるスイッチ素子を、共通のアド
レス期間中順次に作動させるスイッチ信号を供給し、列
駆動回路が、各列導線毎に、当該共通のアドレス期間
中、当該二行の各画素素子に対する多ビット・ディジタ
ル・データを供給し、一方の多ビット・ディジタル・デ
ータのビット群が他方の多ビット・ディジタル・データ
のビット群と交互に入り混るようにする。２行の画素素
子群を同じアドレス期間中に並列にアドレスするのであ
るから、各行のアドレスに用い得る時間、したがって、
電荷注入時間を倍増させることができる。こゝで留意す
べきは、ある行の画素素子群に対して、変換器回路にお
ける第１のスイッチ素子がある間隔をおいて周期的に作
動し、その周期間隔が第２のスイッチ素子の作動してい
る期間であることである。したがって、例えば、二つの
行それぞれの画素素子群に割当てる二つのデータ信号の
各ビットを交互に間在させて、その二つの行の画素素子
群に組合わせた行導線に、同期した適切な時系列で、ス
イッチ信号を与えることにより、利用可能の時間を一層
効率よく使用することになる。
【００１７】多ビット・ディジタル・データ信号におけ
る個々のビットは、二つの所定電圧レベルのいずれか一
つをそれぞれ有している。かかる個々のビットの個数
は、所要の解像度に応じて、例えば４，６もしくは８と
することができる。高解像度に対しては、さらに多くの
ビット数を必要とするとともに、個々の電荷注入時間を
低減させるようにスイッチ素子の性能を増大させる必要
がある。必ずしも個々の電荷注入時間を低減させる必要
なしに、ディジタル・アナログ変換の解像度を増大させ
るには、多ビット・ディジタル・データ信号の各ビット
が、２より大きいｎについてｎ段階の所定レベルのいず
れか一つを有するようにすることができる。したがっ
て、各ビットは、取り得る３段階乃至４段階の電圧レベ
ルの一つを有することになる。例えば、取り得る電圧レ
ベルを４段階に増大させると、変換の解像度は２の幕数
によって増大することになる。かゝる目的のために、列
駆動回路において発生させる多ビット・データ信号にお
ける数ビットを、ディジタル・アナログ変換の各周期毎
に、如何なる電圧レベルを列導線に印加するかを決定す
るのに用いる。例えば、列駆動回路において発生させた
８ビット・データ信号について、４ビットを取り得る４
段階の電圧レベルのいずれか１段階を決定するととも
に、残余の４ビットを適切に決定した電圧レベルで画素
素子に供給してディジタル・アナログ変換を施す。
【００１８】
【作用】したがって、本発明能動マトリックス表示装置
においては、表示画素自体にも変換機能をもたせて簡単
な構成のディジタル・アナログ変換器により効率よく高
速のディジタル画像情報信号の表示を行なうことが可能
となる。
【００１９】
【実施例】以下に図面を参照して実施例につき本発明を
詳細に説明する。
【００２０】図１に示すように、本発明による能動マト
リックス液晶表示装置は、表示領域１４を構成する液晶
画素素子１２の行列配置を有する表示パネルを備えてい
る。画素素子１２は、相互間に被着したＴＮ液晶材料を
挟んで離間した２枚の硝子基板の対向面に離隔してそれ
ぞれ設けた電極を有する容量性表示素子を含んでいる。
一方の基板上の表示素子電極は、行列配置した全表示素
子に共通の連続した反対電極層の各領域によって構成し
てある。表示素子群における他方の電極は、画素素子に
おけるＴＦＴの形態のスイッチ素子とともに他方の基板
に設けた個別の電極からなっている。行列配置の各画素
素子１２は、基板上に個々の表示素子電極とともに設け
た行導線１８および列導線１９の群を介してアドレスす
るが、各要素素子は行導線と列導線との各交点にそれぞ
れ近接して配置する。各行の画素素子群はそれぞれ対の
行導線１８に接続してあり、各行導線は、最先および最
終の行導線を除き、隣接２行間の画素素子群に接続して
ある。同じ列に属する全画素素子群はそれぞれの列導線
１９に接続してある。行配配置には、ｒ行およびｃ列の
画素素子、したがって、合計ｒ・ｃ個の画素素子を備え
ている。多くの点で表示パネルは、一般に、従来の能動
マトリックス・ＴＦＴ・液晶表示パネルにその構成が類
似しており、したがって、その詳細はこゝには記載しな
い。
【００２１】画素素子の行列配置は、行駆動回路２１を
含めて周囲に配置した駆動手段によって駆動し、行駆動
回路２１は、画素素子群の各行を、以下に記載するよう
なパルス波形信号を順次の行導線１８に印加することに
よって順次に走査し、かゝる走査を順次のフイールド周
期毎に繰返す。そのために、行駆動回路は、ＴＦＴ表示
パネルで各行導線に選択パルスすなわちゲートパルスを
加えるためだけの従来の行駆動回路とは異なる構成にし
てある。行駆動回路２１は、映像信号処理回路５０から
ディジタル映像信号を供給したタイミング制御回路２３
からバス２４を介して供給するタイミング信号によって
制御する。タイミング制御回路２３は、スイッチ信号波
形のレベルを決めるに必要な電圧レベルをも供給する。
【００２２】行列配置周辺の駆動手段には、さらに、列
駆動回路２５も含めてあり、列駆動回路２５は、タイミ
ング制御回路２３からバス２６を介してディジタル映像
信号すなわちディジタル画像情報信号を受けて、多ビッ
ト・ディジタル信号の形態のデータ信号を各映像導線に
対し並列にして列導線１９の群に印加する。
【００２３】従来のアナログ列駆動回路におけると同様
に、画素素子の行列配置に対する映像情報の書込みは、
走査線順次に、すなわち行順次に行なわれ、列駆動回路
が、ある走査線の映像情報をサンプルすると、引続き、
その映像情報が選択された行の画素素子群に書込まれる
が、選択される行の識別は行駆動回路によって行なわれ
る。
【００２４】ディジタル映像信号を処理する列駆動回路
自体は、例えば、前述した欧州特許公開公報ＥＰ−Ａ−
0391654号に記載されているように公知であり、この点
に関するその記載内容を参考までに引用する。しかしな
がら、かゝる周知の回路においては、列駆動回路で得た
ディジタル・データ信号をその列駆動回路でアナログ・
データ信号に変換し、次いで、そのアナログ・データ信
号を列導線に印加して画素素子群に転送する。本発明に
おける列駆動回路２５は、ディジタル・アナログ変換回
路が存在せず、その代わりに、多ビット・ディジタル・
データ信号を直接に列導線群に供給する点で、上述した
従来既知の列駆動回路とは相違している。そのために、
多ビット・ディジタル・データ信号群は、各列導線に対
し、並列ではなく、順次に印加する点を除き、例えば上
述の欧州特許公開公報に記載の列駆動回路におけるディ
ジタル・データ・メモリ回路の出力端から得られるのと
同様にして列駆動回路２５から取出される。所要の多ビ
ット信号を列導線群に供給するための列駆動回路のその
他の構成は、当業者に自明のものを採用することができ
る。
【００２５】簡単のために、この実施例においては、表
示装置が白黒表示装置であるものとする。白黒表示装置
は、画素素子の行列配置に三原色（赤、緑、青）マイク
ロフィルタの行列配置を組合わせれば全色彩表示装置と
することができる。その場合には、例えば前述の欧州特
許公開公報に記載されている種類の方法を用いて、赤、
緑、青別々のディジタル映像信号入力を周知のように処
理し得るように列駆動回路を適切に修正する。
【００２６】各画素素子１２は、列導線を介して印加さ
れた多ビット・ディジタル・データ信号を表示素子で用
いるアナログ電圧値に変換するように作動する順次電荷
再配分ディジタル・アナログ変換回路を備えている。図
２には、画素素子の行列配置における典型的な画素素子
群の回路構成を模式的に示してあり、この画素素子群
は、Ｍ列とＭ＋１列との隣接した２列およびＰ行とＰ＋
１行との順次の２行における画素素子１２からなってい
る。行導線および列導線を設けた単一基板上の画素素子
における表示素子電極は副電極を備えており、各表示素
子毎に、ほぼ同面積の副電極片１６′および１６″があ
り、その副電極片１６′および１６″が面基板上に設け
た共通電極１５に対向してほぼ等しい容量値を有する２
個の副表示素子ＣＰ１およびＣＰ２を構成している。要
するに、通常の形態の表示素子は、互いに分離した２部
分に分割されている。表示素子として信号電荷蓄積用容
量素子を備えた表示パネルにおいては、蓄積用容量素子
を、それぞれ副表示素子と組合わさってほぼ等しい容量
値を呈する２個の独立素子に同様に分割してある。
【００２７】各画素素子は、さらに、行導線および列導
線と同じ基板上に設けたＴＦＴスイッチＰ１およびＰ２
を備えている。Ｐ行の画素素子群におけるＴＦＴスイッ
チＴ１は、各ゲート電極を行導線Ｎに接続するととも
に、各ソース電極をそれぞれの列導線１９に接続してあ
る。各ＴＦＴスイッチＰ１のドレイン電極は、組合わせ
た副表示素子ＣＰ１の副電極１６′に接続するとともに
ＴＦＴスイッチＰ２のソース電極にも接続してある。Ｔ
ＦＴスイッチＰ２のドレイン電極は、組合わせた副表示
素子ＣＰ２の副電極１６″に接続してある。ＴＦＴスイ
ッチＰ２のゲート電極は、隣接した次の行導線Ｎ＋１に
接続してあり、その行導線Ｎ＋１には、行列配置におけ
る次の行の画素素子群のＴＦＴスイッチＰ１のゲート電
極も接続してある。各行の画素素子群におけるＴＦＴス
イッチＰ１およびＰ２は、このようにして、それぞれ隣
接する対の行導線にそれぞれ接続してあり、各行導線
は、最先および最終のものを除き、このようにして、２
行の画素素子群に接続してある。各ＴＦＴスイッチ、各
副表示素子並びに各行導線および各列導線間の相互接続
は、少なくとも一層に被着した導電性材料の適切なパタ
ーンによって製作する。各画素素子における副表示素子
すなわち容量素子ＣＰ１およびＣＰ２並びにＴＦＴスイ
ッチＰ１およびＰ２からなる回路装置は、順次電荷再配
分ディジタル・アナログ変換器回路を構成している。
【００２８】２個の副表示素子ＣＰ１とＣＰ２とは、ほ
ぼ等しい面積、したがって、ほぼ等しい容量値を有する
ように記載したが、実際には、故意に、面積、したがっ
て容量値を異ならせて、変換器回路に生ずる寄生容量の
効果を補償するよにすることができる。この点で、副表
示素子ＣＰ２は１個のＴＦＴスイッチＰ２に接続してゲ
ート・ドレイン間容量を付加するのに対し、副表示素子
ＣＰ１は２個のＴＦＴスイッチＰ１およびＰ２に接続し
てゲート・ドレイン間およびゲート・ソース間の容量を
それぞれ付加することの利点が判る。
【００２９】順次電荷再配分型のディジタル・アナログ
変換器は、周知のものであり、従来、能動マトリックス
表示装置以外で採用されていた。かゝる変換器の例は、
先に参照した Suarez 著の論文および Allen & Helberz
共著の書物に記載されており、これらの刊行物を参照
してその回路構成および回路動作に関する情報を紹介す
る。かかる回路の構成例を示した図３および回路動作に
おける典型的な信号波形を示した図４を参照してその回
路動作一般を簡単に説明する。この種の変換器回路は、
３個のスイッチＳ１，Ｓ２およびＳ３並びに図示のよう
に接続したほぼ等しい容量値を有する２個の容量素子Ｃ
１およびＣ２からなっている。容量素子Ｃ１およびＣ２
は、公称の容量値が等しいものとする。
【００３０】ディジタル・アナログ変換を行なうには、
まず、スイッチＳ３を閉じて容量素子Ｃ２を放電すると
ともに、点Ｖ２の電圧を零にセットする。次いで、一定
サイクルの期間スイッチＳ１およびＳ２が作動する。各
サイクルの期間、回路の入力端に電圧 Vi(n)が印加され
る。この電圧は、二つの電圧値の一方をとり、変換すべ
きディジタル・データにおける順次のビットの状態を表
わしている。このディジタル・データを最低位ビットＬ
ＳＢから始めて順次に変換器回路に提示する。ディジタ
ル・アナログ変換の各サイクルの期間には、まず、スイ
ッチＳ１を閉じて容量素子Ｃ１が入力電圧レベルに充電
されるようにする。次いで、スイッチＳ１を開き、スイ
ッチＳ２を閉じて、２個の容量素子Ｃ１，Ｃ２間で電荷
の分担が行なわれるようにする。電圧Ｖ１とＶ２とが均
等化されると、スイッチＳ２を開いて再びそのサイクル
が完結する。かゝる変換の期間を図４にＴC で示してあ
る。
【００３１】サイクルの数Ｎb によってディジタル・ア
ナログ変換の解像度すなわちビット数が決まる。変換の
終端において、電圧Ｖ１およびＶ２は
【数１】 なる式によって与えられることを示し得る電圧値ＶF と
なる。ディジタル入力ビットの時系列は順次に増大する
この羃数によって効率よく増大し、したがって、最終電
圧値ＶF が変換器回路に供給されたディジタル・データ
に等価のアナログ値を表わしている。
【００３２】こゝで、図２を再度参照するに、２個の副
表示素子ＣＰ１およびＣＰ２は変換器回路における２個
の容量素子を構成している。ＴＦＴスイッチＴ１が図３
におけるスイッチＳ１と同じ機能を果たすとともに、Ｔ
ＦＴスイッチＴ２の機能がスイッチＳ２の機能と同じに
なる。表示素子の共通電極１５は、一定の基準電圧
Ｖ CE、例えば接地電位に保持する。したがって、画素素
子１２は、放電用スイッチＳ３を除き、図３に示した変
換器回路におけるすべての構成要素を含有しているもの
と見られる。しかしながら、副表示素子ＣＰ２の電圧
は、なお、列導線電圧を適切なレベルに保持するととも
に、ＴＦＴスイッチＴ１およびＴ２の両方を同時にオン
状態にすることにより、簡単に放電させ、あるいは、リ
セットすることができる。かゝる画素素子・変換器の回
路構成を有する全解像度表示装置をアドレスするための
適切な行駆動電圧波形を図５(a) に示すが、図５におけ
るＶN-1，ＶN ，ＶN+1 およびＶN+2 は、順次の４本の
行導線１８からなる典型的な駆動導線群に印加する電圧
波形を表わすものである。これらの電圧波形は模式的に
示してあり、目盛を付してはない。この図は、列導線に
印加する電圧波形ＶM の例を図示したものである。この
電圧波形例においては、各映像走査周期ＴＬ毎に２行の
画素素子群をアドレスする、いわゆる走査線対駆動法を
用いて駆動するものとするとともに、４ビットのディジ
タル・アナログ変換を画素素子群内で行ない、Ｎb ＝４
とするものとする。
【００３３】かゝる表示装置の動作を説明するに当り、
例として、図２に示した画素素子群におけるＰ行と画素
素子のアドレスについて考察する。他の行の画素素子群
も同じ態様で駆動するものとする。Ｐ行の画素素子群に
おける表示素子の電圧は、各画素素子におけるＴＦＴス
イッチＰ１およびＰ２がともにオン状態になっているＴ
Ａ期間中にリセットされる。このことは、Ｐ行の画素素
子群に接続されている行導線ＮおよびＮ＋１を高電圧に
するとともに各列導線を低ビットＶＯに対応した電圧に
保持する行駆動回路によって達成する。このＴＡ期間の
終端においては、行導線Ｎ＋１は、ＴＦＴスイッチＴ２
をオフ状態にする低電圧に復帰する。ディジタルデータ
・アナログ変換はＴＢ期間中に行なわれる。映像データ
の各ビットを表わす電圧が列導線上に順次に設定され
る。ｔ１ａ期間中には、最低位ビット１を表わす電圧が
列導線に印加され、ｔ２ａ期間中には、ビット２を表わ
す電圧が列導線に印加され、以下同様となる。これらの
各期間においては、行導線Ｎは、ＴＦＴスイッチＴ１を
オン状態にするとともに副表示素子ＣＰ１を充電するた
めに高電圧にする。これらの期間の中間の期間において
は、行導線Ｎは低電圧となり、行導線Ｎ＋１は高電圧と
なる。その結果として、ＴＦＴスイッチＴ２はオン状態
となり、副表示素子ＣＰ１とＣＰ２との間で電荷分担が
生ずる。Ｐ＋１行の画素素子群がリセットされている間
に、Ｐ行の画素素子群におけるディジタル・アナログ変
換の際のかゝる電荷分担の最終期間が到来する。各画素
素子における容量素子すなわち副表示素子の電圧は、変
位の終端においてほぼ等しくなり、列導線に印加したデ
ィジタル情報に等価のアナログ値に呈する。こゝで留意
すべきこととして、かゝる変換が完了した後において
は、次のＰ＋１行の画素素子群がアドレスされたときに
生ずるように、ＴＦＴスイッチＴ２がさらに如何に作動
しても、Ｐ行の画素素子における最終電圧値には影響し
ない。
【００３４】このようにして、表示パネルにおける各行
の画素素子群が順次に駆動されて、引続くフイールド期
間毎にかゝる回路動作が繰返される。
【００３５】図５(a) に示した駆動法においは、２値の
みの列導線電圧ＶＯおよびＶ１を用いたが、ＬＣ共振回
路に必要なように正極性と負極性との信号によって画素
素子群をアドレスする場合には、それぞれ異なった値の
列導線電圧ＶＯおよびＶ１を用いるのが望ましい。この
ことは、走査線転換形式で駆動する表示装置に用い得る
ようにして列導線に印加する正負交互形態の電圧波形信
号ＶM として図５(b)に図示するとおりである。かゝる
電圧波形を用いれば、変換基準レベルからの最小電圧段
差は同じ値に保持したまゝで、表示素子群に供給する電
圧の範囲を増大させることができる。この種の電圧波形
は、例えば、欧州特許公開公報ＥＰ−Ａ− 0391654号に
記載のものと同様に、復号器回路に接続されて電圧レベ
ルＶCCとＶddとを切替える列駆動回路２５中のレベルシ
フタ回路によって得られる。
【００３６】副表示素子中の容量素子ＣＰ１の充電に用
い得る時間は、ディジタル・アナログ変換の解像度Ｎb
と映像信号の線走査周期ＰＬとによって決まる。図５
(a) に示した駆動法に関する限り、副表示素子電圧のリ
セットに用い得る周期ＴＡは充電周期Ｔchの２倍に等し
い。したがって、上述した表示装置については充電周期
はつぎの式で与えられる。 Ｔch＝ＴＬ／（４Ｎb ＋２）
【００３７】ＰＡＬ方式のテレビジョン表示に必要なよ
うに、映像線走査周期６４μS で４ビット変換を行な
い、変換解像度Ｎb ＝４とすると、充電周期はほぼ 3.6
μS となる。行および列の駆動信号を修正すれば、使用
し得る充電時間を増大させることができ。上述の駆動法
においては、各画素素子における第１ＴＦＴスイッチＰ
１がオン状態にある間だけ、表示パネルの列導線上にデ
ィジタル情報が存在する必要がある。したがって、例え
ば表示パネルの次の行の画素素子群のためのデータを列
導線群に供給するのに中間の期間を使用することができ
る。その場合、これら２行におけるデータの変換は、充
電時間Ｔchに等しい時間だけ遅れた第２行の作動周期に
適切に同期した時系列で該当する行導線にスイッチ信号
を供給するようにすれば、並行して行なうことができ
る。２行の画素素子群を並行してアドレスすることによ
り、表示パネルにおける各行のアドレスに使用し得る時
間を倍増させることができる。
【００３８】次に、替わりの駆動を用いた実施例を図６
を参照して説明するが、図６には、図５(a) の対応する
電圧波形と比較しながら、典型的な電圧波形を模式的に
示す。この駆動法では、同じ変換周期ＴＢの間に、行導
線ＮおよびＮ＋１とＮ＋１およびＮ＋２とをそれぞれ用
いてＰ行およびＰ＋１行の画素素子群をアドレスする。
充電周期ｔ１ａ，ｔ２ａ，ｔ３ａおよびｔ４ａの各期間
中に、列導線群はＰ行の画素素子用の情報を伝送する。
充電周期ｔ１ｂ，ｔ２ｂ，ｔ３ｂおよびｔ４ｂの各期間
中には、列導線上のデータはＰ＋１行の画素素子用の情
報である。この方法で表示パネルをアドレスすれば、充
電時間Ｔchはつぎの値に増大する。 Ｔch＝ＴＬ／（２Ｎb ＋２） ＰＡＬ方式表示パネルにおける４ビット変換について
は、この駆動法による充電周期が 6.4μS となり、ま
た、走査線対駆動法以外にこの駆動法を用いる場合に
は、列駆動回路にライン・メモリを設けることが必要と
なる。
【００３９】画素素子充電時間の上述した各式から、変
換の解像度と利用可能の画素素子充電時間との間には直
接の関係が存在することが判る。実際にテレビジョンに
適用するには、少なくとも６ビットの解像度が望まし
く、高品位表示には８ビットもしくはそれ以上の解像度
が必要である。上述の駆動法を用いるには、オン時の電
流を増大させ、オフ時の電流を低減してＴＦＴスイッチ
を高性能にする必要がある。
【００４０】しかしながら、列導線に印加するディジタ
ル・データ信号に用いる電圧レベルの段数を増大させれ
ばせ、充電時間Ｔchを減少させずにディジタル・アナロ
グ変換の解像度を増大させることができる。前述した実
施例においては、入力データ信号における単一ビットの
値を表わすために一行の画素素子群をアドレスする際
に、個々に分離した２段階の列導線電圧ＶＯとＶ１もし
くはＶＯ−とＶ１−とを用いてある。列導線電圧レベル
を４段階に増やせば、変換の解像度を２の幕数だけ増大
させることができる。必要な４段階の電圧レベルの値
は、２レベルのデータ信号に用いた電圧レベルから算出
することができる。２段階の電圧レベルに必要な列導線
電圧がＶＯとＶ１とである場合を取上げると、４電圧レ
ベルの列駆動に必要な電圧値はつぎのようになる。 ＶＯ ＶＯ＋（Ｖ１−ＶＯ）／２Nb Ｖ１ Ｖ１＋（Ｖ１−ＶＯ）／２Nb この場合には４段階の列導線電圧レベルが存在し得るの
で、これらの列導線電圧レベルのいずれを画素素子ディ
ジタル・アナログ変換の各サイクル毎に列駆動回路によ
って列導線に印加するのかを２ビットの情報によって決
める必要がある。画素素子内での４ビット変換には列駆
動回路に８ビットのデータが必要であるから、このこと
は変換の総合解像度の倍増と一致する。列導線電圧レベ
ルの段数をさらに増大させることも可能である。一般
に、２L 段階の列導線電圧レベルを用いた場合には、総
合解像度はＮb ・Ｌビットとなる。しかしながら、電圧
レベルの段数が増える程、列駆動回路の機能がそれだけ
複雑になる。
【００４１】ディジタル映像信号によって作動する従来
の表示装置におけるように列駆動回路で行なうよりも、
上述したようにして画素素子群で所要のディジタル・ア
ナログ変換を行なうときの結果として、従来の表示装置
に比べて列駆動回路の構成がかなり簡単になる。かゝる
ディジタル・アナログ変換を達成するために順次電荷再
配分型ディジタル・アナログ変換器を備えるようにする
画素素子回路の変更には、各画素素子毎に１個の余分の
ＴＦＴスイッチと個々に分離した２個の容量性副表示素
子を作るための表示素子の副分割とが必要となるに過ぎ
ず、かゝる必要事項は、両方とも、表示パネルの製作時
に簡単に達成し得るものである。
【００４２】列駆動回路は２段階もしくはそれより多い
段階の電圧レベルからなるディジタル信号を列導線に供
給する必要があるので、その回路構成は純粋なディジタ
ル回路とすることができる。列駆動回路を表示パネルと
は分離して製造する場合に、列駆動回路の簡単さとその
回路動作の純粋なディジタル性とはなお幾多の利点を生
ずるにも拘わらず、画素素子群の行列配置および列駆動
回路の両方を製造する共通の処理技術を用いた表示パネ
ル上の回路の集積化が、これによって極めて容易にな
る。
【００４３】行駆動回路によって行導線に供給する信号
の性質は、従来のＴＦＴ表示パネルにおけるものとは相
違しており、その信号の形成には、典型的には従来型の
ディジタル・シフトレジスタ回路よりなる従来型の行駆
動回路に変更を施す必要がある。しかしながら、その回
路変更は、さらにディジタル回路を用いて簡単に行なう
ことができる。
【００４４】行駆動回路２１および列駆動回路２５は、
ともに、ＴＦＴを用いて構成することができ、画素素子
のＴＦＴ並びに行および列のアドレス導線１８および１
９と同じ基板上に集積化するのが好適であり、かゝるＴ
ＦＴ群および各駆動回路は、例えば多結晶シリコンのＴ
ＦＴ群を用いた共通の処理過程によって同時に形成す
る。
【００４５】表示装置に対する応用には、情報がディジ
タル形式で存在する、例えば、コンパクト・ジィスク情
報（ＣＤ−Ｉ）の技術分野あるいはデータグラフィック
・ディスプレイの分野、さらには、アナログ、ディジタ
ルいずれかの形で供給された情報を表示する表示システ
ムへの応用が含まれる。集積化した駆動回路を備えた表
示装置においては、従来のアナログ回路よりも、上述し
たように完全なディジタル回路を補充する方が容易と考
えられる。
【００４６】上述した表示装置としては、液晶表示装置
を取上げたが、他の電気光学材料、例えば、電界発光材
料あるいは電界発色材料も用い得るものと考えられる。
【００４７】本発明につき上述したところからすれば、
他の変形例も当業者には明らかである。かゝる変形例に
は、映像マトリックス表示装置の技術分野で既知の他の
特徴、および、既に述べたところに替え、あるいは、加
えて採用し得る特徴も含まれる。
【００４８】以上の説明から明らかなように、本発明に
よれば、ディジタル映像信号をアナログ化して表示する
表示素子自体にディジタル・アナログ変換の機能を付与
するなどして行列配置の表示素子群を駆動する回路を完
全にディジタル化し、表示パネルと同一基板上に集積化
するなどして表示装置全体を純ディジタル化して製造容
易にし得る、という格別の効果を挙げることができる。
【図面の簡単な説明】
【図１】本発明による能動マトリックス液晶表示装置の
構成例を模式的に示すブロック線図である。
【図２】図１に示した表示装置の表示パネルにおいてそ
れぞれ順次電荷再配分ディジタル・アナログ変換器をな
す画素素子の典型的行列配置を模式的に示す回路図であ
る。
【図３】順次電荷再配分型ディジタル・アナログ変換器
の回路構成を模式的に示す回路図である。
【図４】同じくそのディジタル・アナログ変換器の動作
を説明するために当該変換器に加える信号波形の例を模
式的に示す信号波形図である。
【図５】(a) は第１駆動案を用いて図１に示した表示装
置の表示パネルにおけ行および列の導線にそれぞれ加え
る信号波形の例、（b)は同じくその第１駆動案を用いて
図１に示した表示装置の表示パネルにおける列導線に加
える信号波形の例をそれぞれ示す信号波形図である。
【図６】第２駆動案を用いて図１に示した表示装置の表
示パネルにおける行および列の導線にそれぞれ加える信
号波形の例を示す信号波形図である。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 一群の行導線および列導線と、それぞれ
    容量性表示素子並びに前記行導線および前記列導線に接
    続したスイッチ素子を備えた画素素子の行列配置と、前
    記行導線にスイッチ信号を印加する行駆動回路、前記列
    導線に接続して当該列導線にデータ信号を印加する列駆
    動回路および前記データ信号を取出す列駆動回路にディ
    ジタル画像情報信号を供給する手段を備えて前記画素素
    子群を駆動する駆動手段とを具備した能動マトリックス
    表示装置において、前記列駆動回路が多ビット・ディジ
    タル信号を前記列導線に供給するように作動し得るとと
    もに、各前記画素素子における前記表示素子および前記
    スイッチ素子が前記列導線上の多ビット・ディジタルデ
    ータ信号を前記表示素子のためのアナログ電圧に変換す
    る順次電荷再配分ディジタル・アナログ変換器回路のそ
    れぞれ一部をなすことを特徴とする能動マトリックス表
    示装置。
  2. 【請求項２】 各前記画素素子における前記表示素子が
    それぞれ前記変換器回路の容量成分をなす少なくとも２
    個の副素子からなることを特徴とする請求項１記載の能
    動マトリックス表示装置。
  3. 【請求項３】 各前記変換器回路が２個の容量素子およ
    び２個の前記スイッチ素子を備えるとともに、前記各ビ
    ット・データ信号のビット数に応じた所定の時系列で前
    記スイッチ素子を作動させるためのスイッチ信号をそれ
    ぞれ前記行導線を介して前記２個のスイッチ素子に供給
    するように作動し得ることを特徴とする請求項１または
    ２記載の能動マトリックス表示装置。
  4. 【請求項４】 一つの行中の前記画素素子の前記変換器
    回路における第１の前記スイッチ素子をそれぞれ当該行
    の行導線に接続するとともに、当該画素素子の当該変換
    器回路における第２の前記スイッチ素子を隣接した行中
    の前記画素素子における前記第１のスイッチ素子を接続
    した他の前記行導線に接続することを特徴とする請求項
    ３記載の能動マトリックス表示装置。
  5. 【請求項５】 前記行駆動回路が二つの行中の前記画素
    素子における前記スイッチ素子を時系列で作動させるた
    めのスイッチ信号を共通のアドレス期間中に供給すると
    ともに、前記列駆動回路が当該二つの行中の各前記画素
    素子のための多ビット・ディジタルデータ信号を、一方
    の多ビット・ディジタルデータ信号中の各ビットが他方
    の多ビット・ディジタルデータ信号中の各ビットと交互
    に間在するようにして、前記共通のアドレス期間中に供
    給することを特徴とする請求項３または４記載の能動マ
    トリックス表示装置。
  6. 【請求項６】 多ビット・ディジタルデータ信号におけ
    る個々の各ビットが２個の所定電圧レベルのいずれか一
    方を有することを特徴とする請求項１乃至５のいずれか
    に記載の能動マトリックス表示装置。
  7. 【請求項７】 多ビット・ディジタルデータ信号におけ
    る個々の各ビットが２個より多いｎ個の所定電圧レベル
    のいずれか１個を有することを特徴とする請求項１乃至
    ５のいずれかに記載の能動マトリックス表示装置。
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