JP2598474Y2 - アクティブマトリックス型液晶表示装置の階調駆動回路 - Google Patents
アクティブマトリックス型液晶表示装置の階調駆動回路Info
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- JP2598474Y2 JP2598474Y2 JP1992050232U JP5023292U JP2598474Y2 JP 2598474 Y2 JP2598474 Y2 JP 2598474Y2 JP 1992050232 U JP1992050232 U JP 1992050232U JP 5023292 U JP5023292 U JP 5023292U JP 2598474 Y2 JP2598474 Y2 JP 2598474Y2
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Description
【０００１】
【産業上の利用分野】本考案は、液晶ディスプレイの駆
動回路に係り、特にアクティブマトリックス型液晶表示
装置の階調駆動回路に関するものである。
動回路に係り、特にアクティブマトリックス型液晶表示
装置の階調駆動回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば「フラットパネルディスプレイ，１９９１（日経
エレクトロニクス，日経マイクロデバイス編），Ｐ．１
６８〜Ｐ．１８０」に開示されるものがあり、アクティ
ブマトリックス型液晶ディスプレイで階調表示を得る場
合、上記文献に開示されるように、（１）アナログ・ド
ライバ方式、（２）マルチレベル・ドライバ方式、
（３）ＦＲＣ（ｆｒａｍｅｒａｔｅ ｃｏｎｔｒｏｌ）
方式、（４）ディザ方式等が挙げられる。
例えば「フラットパネルディスプレイ，１９９１（日経
エレクトロニクス，日経マイクロデバイス編），Ｐ．１
６８〜Ｐ．１８０」に開示されるものがあり、アクティ
ブマトリックス型液晶ディスプレイで階調表示を得る場
合、上記文献に開示されるように、（１）アナログ・ド
ライバ方式、（２）マルチレベル・ドライバ方式、
（３）ＦＲＣ（ｆｒａｍｅｒａｔｅ ｃｏｎｔｒｏｌ）
方式、（４）ディザ方式等が挙げられる。
【０００３】ところで、８階調程度の階調数であれば、
（２）、（３）、（４）の方式でもって対応することが
できるが、それ以上の多階調、例えば６４階調や２５６
階調となると、（１）のアナログ・ドライバ方式が有力
である。
（２）、（３）、（４）の方式でもって対応することが
できるが、それ以上の多階調、例えば６４階調や２５６
階調となると、（１）のアナログ・ドライバ方式が有力
である。
【０００４】図５に従来のアナログ・ドライバ（沖電気
工業社製 ＭＳＭ５２８０）の回路例を示す。
工業社製 ＭＳＭ５２８０）の回路例を示す。
【０００５】かかる従来のアナログ・ドライバ回路２０
は、６０ビットのダイナミックシフトレジスタ２１、６
０ビット入出力のレベルシフタ２２、６０個のアナログ
スイッチ２３、６０個のサンプリングコンデンサ２４、
６０個のバッファアンプ２５、電流源２６より構成され
ている。
は、６０ビットのダイナミックシフトレジスタ２１、６
０ビット入出力のレベルシフタ２２、６０個のアナログ
スイッチ２３、６０個のサンプリングコンデンサ２４、
６０個のバッファアンプ２５、電流源２６より構成され
ている。
【０００６】そのアナログ・ドライバ回路２０の動作
を、図６の信号波形図を用いて詳細に説明する。
を、図６の信号波形図を用いて詳細に説明する。
【０００７】この図に示すように、スタートパルスＳＴ
Ｈ及び５ＭＨｚのクロックパルスＣＰＨは、ダイナミッ
クシフトレジスタ２１に入力される。そのクロックパル
スＣＰＨにより、順次シフトするダイナミックシフトレ
ジスタ２１の出力は、アナログスイッチ２３を駆動でき
る電圧レベルへ、レベルシフタ２２により変換され、ア
ナログスイッチ２３に供給される。そのアナログスイッ
チ２３では２００ｎｓ期間の導通状態が順次シフトされ
ることになる。
Ｈ及び５ＭＨｚのクロックパルスＣＰＨは、ダイナミッ
クシフトレジスタ２１に入力される。そのクロックパル
スＣＰＨにより、順次シフトするダイナミックシフトレ
ジスタ２１の出力は、アナログスイッチ２３を駆動でき
る電圧レベルへ、レベルシフタ２２により変換され、ア
ナログスイッチ２３に供給される。そのアナログスイッ
チ２３では２００ｎｓ期間の導通状態が順次シフトされ
ることになる。
【０００８】導通状態となったアナログスイッチ２３に
より、そのアナログスイッチ２３に接続されるサンプリ
ングコンデンサ２４には、基準電圧信号ＣＯＭとビデオ
信号ＶＩＤＥＯ（Ａ，Ｂ，Ｃ）との電位差に比例した電
荷が蓄積される。つまり、ビデオ信号のサンプリングが
行われる。所定の画素数分のビデオ信号のサンプリング
が終了した後、出力イネーブル信号ＯＥを“Ｈ”状態と
して、サンプリングしたビデオ信号電圧をバッファアン
プ２５を介してアナログ出力信号ＶＳを得る。
より、そのアナログスイッチ２３に接続されるサンプリ
ングコンデンサ２４には、基準電圧信号ＣＯＭとビデオ
信号ＶＩＤＥＯ（Ａ，Ｂ，Ｃ）との電位差に比例した電
荷が蓄積される。つまり、ビデオ信号のサンプリングが
行われる。所定の画素数分のビデオ信号のサンプリング
が終了した後、出力イネーブル信号ＯＥを“Ｈ”状態と
して、サンプリングしたビデオ信号電圧をバッファアン
プ２５を介してアナログ出力信号ＶＳを得る。
【０００９】
【考案が解決しようとする課題】しかしながら、上記し
た従来のアクティブマトリックス型液晶表示装置の階調
駆動回路では、たかだか５ＭＨｚ程度の周波数特性のア
ナログスイッチで、アナログビデオ信号の転送を行なわ
なければならず、１０ＭＨｚ〜２５ＭＨｚという高速の
周波数特性が要求される大容量・高精細の液晶パネルを
駆動することは困難であり、また、バッファアンプ回路
で出力信号を得るため、バッファアンプ回路が発熱し、
放熱のため階調駆動回路の面積を大きくしなければなら
ず、その結果、高集積化が困難であったり、コスト高と
なってしまうという問題点があった。
た従来のアクティブマトリックス型液晶表示装置の階調
駆動回路では、たかだか５ＭＨｚ程度の周波数特性のア
ナログスイッチで、アナログビデオ信号の転送を行なわ
なければならず、１０ＭＨｚ〜２５ＭＨｚという高速の
周波数特性が要求される大容量・高精細の液晶パネルを
駆動することは困難であり、また、バッファアンプ回路
で出力信号を得るため、バッファアンプ回路が発熱し、
放熱のため階調駆動回路の面積を大きくしなければなら
ず、その結果、高集積化が困難であったり、コスト高と
なってしまうという問題点があった。
【００１０】本考案の目的は、多階調な表示が行なえ、
かつ外部電源入力ライン数及びアナログスイッチ数を削
減し、データ転送速度に優れ、発熱が少なく、高集積化
が可能で、低コストのアクティブマトリックス型液晶表
示装置の階調駆動回路を提供することにある。
かつ外部電源入力ライン数及びアナログスイッチ数を削
減し、データ転送速度に優れ、発熱が少なく、高集積化
が可能で、低コストのアクティブマトリックス型液晶表
示装置の階調駆動回路を提供することにある。
【００１１】
【課題を解決するための手段】本考案は、上記目的を達
成するために、各表示画素を２n レベル（ｎは２以上の
整数）で階調表示を行なうアクティブマトリックス型液
晶表示装置の階調駆動回路において、１表示画素に対し
てｎビットの階調表示データを各色毎のシフトレジスタ
回路に順次転送後、同時に各シフトレジスタ回路の内容
を格納するラインメモリ回路と、そのラインメモリ回路
に記憶された階調表示データをその階調表示データに応
じた幅のパルスに変換するパルス幅制御回路と、そのパ
ルス幅制御回路の出力が、ＯＮ／ＯＦＦを制御するスイ
ッチ信号として入力され、ランプ状の階調駆動電圧が一
端に入力され、前記階調駆動電圧が各色毎に分離されて
入力されるアナログスイッチとを具備するようにしたも
のである。
成するために、各表示画素を２n レベル（ｎは２以上の
整数）で階調表示を行なうアクティブマトリックス型液
晶表示装置の階調駆動回路において、１表示画素に対し
てｎビットの階調表示データを各色毎のシフトレジスタ
回路に順次転送後、同時に各シフトレジスタ回路の内容
を格納するラインメモリ回路と、そのラインメモリ回路
に記憶された階調表示データをその階調表示データに応
じた幅のパルスに変換するパルス幅制御回路と、そのパ
ルス幅制御回路の出力が、ＯＮ／ＯＦＦを制御するスイ
ッチ信号として入力され、ランプ状の階調駆動電圧が一
端に入力され、前記階調駆動電圧が各色毎に分離されて
入力されるアナログスイッチとを具備するようにしたも
のである。
【００１２】
【作用】本考案によれば、階調表示データと各色毎に分
離してデジタル信号で入力し、かつ転送クロックも３本
目クロックに分離し、前記階調表示データをパルス幅変
換した信号をアナログスイッチのＯＮ／ＯＦＦを制御す
るスイッチ信号とし、アナログスイッチの一端にランプ
状の液晶駆動電圧を各色毎に分離して入力し、アナログ
スイッチを介してデジタル信号をアナログ電圧にＤ／Ａ
変換し、液晶パネルが有する寄生容量を利用してアナロ
グ電圧値を保持させるようにしたので、高速、高集積
化、低消費電力、低コスト化が可能な多階調駆動回路が
実現できる。また、液晶駆動電圧をＲ、Ｇ、Ｂ毎に分離
することにより、パネルの大容量化に対し、外部電源回
路の負担を低減することができる。
離してデジタル信号で入力し、かつ転送クロックも３本
目クロックに分離し、前記階調表示データをパルス幅変
換した信号をアナログスイッチのＯＮ／ＯＦＦを制御す
るスイッチ信号とし、アナログスイッチの一端にランプ
状の液晶駆動電圧を各色毎に分離して入力し、アナログ
スイッチを介してデジタル信号をアナログ電圧にＤ／Ａ
変換し、液晶パネルが有する寄生容量を利用してアナロ
グ電圧値を保持させるようにしたので、高速、高集積
化、低消費電力、低コスト化が可能な多階調駆動回路が
実現できる。また、液晶駆動電圧をＲ、Ｇ、Ｂ毎に分離
することにより、パネルの大容量化に対し、外部電源回
路の負担を低減することができる。
【００１３】
【実施例】以下、本考案の実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
【００１４】図１は本考案の第１の実施例を示すアクテ
ィブマトリックス型液晶表示装置の階調駆動回路の構成
を示す図である。
ィブマトリックス型液晶表示装置の階調駆動回路の構成
を示す図である。
【００１５】この図に示すように、１は、例えば８ビッ
トの階調データ信号Ｄ0 ，Ｄ1 ，…，Ｄ7 と、水平同期
信号であるスタート信号ＳＴと、データシフトクロック
ＣＰとが入力される、例えば８ビット×６０のシフトレ
ジスタ、２はシフトレジスタ１の出力が入力される、例
えば８ビット×６０のラッチ回路で、ＬＯＡＤ信号でシ
フトレジスタ１の出力が、ラッチ回路２に格納される。
トの階調データ信号Ｄ0 ，Ｄ1 ，…，Ｄ7 と、水平同期
信号であるスタート信号ＳＴと、データシフトクロック
ＣＰとが入力される、例えば８ビット×６０のシフトレ
ジスタ、２はシフトレジスタ１の出力が入力される、例
えば８ビット×６０のラッチ回路で、ＬＯＡＤ信号でシ
フトレジスタ１の出力が、ラッチ回路２に格納される。
【００１６】ラッチ回路２の出力は、パルス幅変調回路
３に入力される。そのパルス幅変調回路３には、パルス
幅制御クロックＣＰＧと、リセット信号として前記ＬＯ
ＡＤ信号とが入力される。パルス幅変調回路３の出力
は、レベルシフタ回路４でレベル変換され、アナログス
イッチ５へＯＮ／ＯＦＦ制御信号として供給される。ま
た、アナログスイッチ５の一方には、階調基準電圧Ｖ
ref が供給され、もう一方より出力ＶＳを得る。
３に入力される。そのパルス幅変調回路３には、パルス
幅制御クロックＣＰＧと、リセット信号として前記ＬＯ
ＡＤ信号とが入力される。パルス幅変調回路３の出力
は、レベルシフタ回路４でレベル変換され、アナログス
イッチ５へＯＮ／ＯＦＦ制御信号として供給される。ま
た、アナログスイッチ５の一方には、階調基準電圧Ｖ
ref が供給され、もう一方より出力ＶＳを得る。
【００１７】図２は本考案の第１の実施例を示すアクテ
ィブマトリックス型液晶表示装置の階調駆動回路におけ
るパルス幅変調回路の構成を示す図である。ここでは、
説明を簡単にするため、１画素に対する１チャンネル分
（８ビット）のみについて述べている。ここで、３−１
はクロック数カウンタ、３−２は排他的ＮＯＲ回路（Ｅ
Ｘ・ＮＯＲ）とＡＮＤ回路からなる一致回路、３−３は
パルス幅記憶回路としてのフリップ・フロップ回路（Ｆ
／Ｆ）である。
ィブマトリックス型液晶表示装置の階調駆動回路におけ
るパルス幅変調回路の構成を示す図である。ここでは、
説明を簡単にするため、１画素に対する１チャンネル分
（８ビット）のみについて述べている。ここで、３−１
はクロック数カウンタ、３−２は排他的ＮＯＲ回路（Ｅ
Ｘ・ＮＯＲ）とＡＮＤ回路からなる一致回路、３−３は
パルス幅記憶回路としてのフリップ・フロップ回路（Ｆ
／Ｆ）である。
【００１８】図３は本考案の第１の実施例を示すアクテ
ィブマトリックス型液晶表示装置の階調駆動回路の動作
を説明する波形図である。また、図４は本考案の第１の
実施例を示すアクティブマトリックス型液晶表示装置の
回路構成図である。
ィブマトリックス型液晶表示装置の階調駆動回路の動作
を説明する波形図である。また、図４は本考案の第１の
実施例を示すアクティブマトリックス型液晶表示装置の
回路構成図である。
【００１９】図１〜図４に基づいて、本考案の実施例に
よるアクティブマトリックス型液晶表示装置の階調駆動
回路の動作を詳細に説明する。
よるアクティブマトリックス型液晶表示装置の階調駆動
回路の動作を詳細に説明する。
【００２０】まず、シフトレジスタ１にスタート信号Ｓ
Ｔとしてｎライン目の水平同期信号が入力されると、ｎ
ライン目の階調データ信号Ｄ0 〜Ｄ7 は、データシフト
クロックＣＰにより、該シフトレジスタ１内を順次転送
されていく。６０画素分のデータ転送が終了すると、シ
フトエンドパルスＨＯ60が、該シフトレジスタ１より出
力され、次段の階調駆動回路（図示せず）へ、スタート
パルスとして入力される。転送するデータ数に応じて、
同様にして階調駆動回路がカスケード接続される。例え
ば、６００個のデータを転送する場合は、６００÷６０
＝１０個の階調駆動回路がカスケード接続されることに
なる。
Ｔとしてｎライン目の水平同期信号が入力されると、ｎ
ライン目の階調データ信号Ｄ0 〜Ｄ7 は、データシフト
クロックＣＰにより、該シフトレジスタ１内を順次転送
されていく。６０画素分のデータ転送が終了すると、シ
フトエンドパルスＨＯ60が、該シフトレジスタ１より出
力され、次段の階調駆動回路（図示せず）へ、スタート
パルスとして入力される。転送するデータ数に応じて、
同様にして階調駆動回路がカスケード接続される。例え
ば、６００個のデータを転送する場合は、６００÷６０
＝１０個の階調駆動回路がカスケード接続されることに
なる。
【００２１】以上のようにして、ｎライン目のデータ転
送が完了すると、ＬＯＡＤ信号により、ｎライン目のデ
ータをラッチ回路２に格納する。次にスタート信号ＳＴ
として、ｎ＋１ライン目の水平同期信号がシフトレジス
タ１に入力されると、ｎ＋１ライン目の階調データ信号
が、該シフトレジスタ１内を順次転送され、以下同様の
動作を繰り返す。
送が完了すると、ＬＯＡＤ信号により、ｎライン目のデ
ータをラッチ回路２に格納する。次にスタート信号ＳＴ
として、ｎ＋１ライン目の水平同期信号がシフトレジス
タ１に入力されると、ｎ＋１ライン目の階調データ信号
が、該シフトレジスタ１内を順次転送され、以下同様の
動作を繰り返す。
【００２２】図２において、階調表示データＤ0 ，…，
Ｄ7 が、ＬＯＡＤ信号でラッチ回路２に格納されると、
格納されたデータはそのラッチ回路２の出力Ｑ0 ，…，
Ｑ7より、一致回路３−２に入力される。同時に、ＬＯ
ＡＤ信号は、パルス幅変調回路３を構成するクロック数
カウンタ３−１のＲＳＴに入力され、そのクロック数カ
ウンタ３−１はリセットされる。また、パルス幅変調回
路３を構成するフリップ・フロップ３−３のセット入力
ＳにもＬＯＡＤ信号が入力され、そのフリップ・フロッ
プ３−３がセットされる。
Ｄ7 が、ＬＯＡＤ信号でラッチ回路２に格納されると、
格納されたデータはそのラッチ回路２の出力Ｑ0 ，…，
Ｑ7より、一致回路３−２に入力される。同時に、ＬＯ
ＡＤ信号は、パルス幅変調回路３を構成するクロック数
カウンタ３−１のＲＳＴに入力され、そのクロック数カ
ウンタ３−１はリセットされる。また、パルス幅変調回
路３を構成するフリップ・フロップ３−３のセット入力
ＳにもＬＯＡＤ信号が入力され、そのフリップ・フロッ
プ３−３がセットされる。
【００２３】クロック数カウンタ３−１は、パルス幅制
御クロックＣＰＧの数をカウントし、出力ｇ0 ，…，ｇ
7 より、一致回路３−２へ入力される。その一致回路３
−２は、ラッチ回路２の出力Ｑ0 ，…，Ｑ7 のデータ
と、クロック数カウンタ３−１の出力ｇ0 ，…，ｇ7 の
データとをＱm とｇm のデータが対になるように（ｍ＝
０，…，７）ＥＸ・ＮＯＲ回路に入力して得られる信号
と、パルス幅制御クロックＣＰＧとをＡＮＤ回路に入力
して、一致回路出力を得る。一致回路３−２で得られた
出力は、フリップフロップ３−３のリセットＲに入力さ
れ、フリップ・フロップ３−３の出力はリセットされ
る。
御クロックＣＰＧの数をカウントし、出力ｇ0 ，…，ｇ
7 より、一致回路３−２へ入力される。その一致回路３
−２は、ラッチ回路２の出力Ｑ0 ，…，Ｑ7 のデータ
と、クロック数カウンタ３−１の出力ｇ0 ，…，ｇ7 の
データとをＱm とｇm のデータが対になるように（ｍ＝
０，…，７）ＥＸ・ＮＯＲ回路に入力して得られる信号
と、パルス幅制御クロックＣＰＧとをＡＮＤ回路に入力
して、一致回路出力を得る。一致回路３−２で得られた
出力は、フリップフロップ３−３のリセットＲに入力さ
れ、フリップ・フロップ３−３の出力はリセットされ
る。
【００２４】以上のようにして、階調データに応じたパ
ルス幅のパルス幅変調回路出力ＰＯを得る。
ルス幅のパルス幅変調回路出力ＰＯを得る。
【００２５】例えば、ｎ−１ライン目の階調データが１
６進数で００（１０進数で０）の時、パルス幅変調回路
出力ＰＯは、ＬＯＡＤ信号で立ち上がり、１個目のＣＰ
Ｇクロックで立ち下がる信号となる。また、階調データ
が１６進数でＦＦ（１０進数で２５５）の時は、ＬＯＡ
Ｄ信号で立ち上がり、２５６個目のＣＰＧクロックで立
ち下がるＰＯ出力となる。
６進数で００（１０進数で０）の時、パルス幅変調回路
出力ＰＯは、ＬＯＡＤ信号で立ち上がり、１個目のＣＰ
Ｇクロックで立ち下がる信号となる。また、階調データ
が１６進数でＦＦ（１０進数で２５５）の時は、ＬＯＡ
Ｄ信号で立ち上がり、２５６個目のＣＰＧクロックで立
ち下がるＰＯ出力となる。
【００２６】その出力ＰＯは、レベルシフタ回路４を介
してレベル変換された後、アナログスイッチ５に供給さ
れ、そのアナログスイッチ５のＯＮ／ＯＦＦを制御す
る。アナログスイッチ５の一方には階調基準電圧Ｖref
が供給される。前記Ｖref は、水平同期信号周期の例え
ばランプ状電圧波形を有する信号である。
してレベル変換された後、アナログスイッチ５に供給さ
れ、そのアナログスイッチ５のＯＮ／ＯＦＦを制御す
る。アナログスイッチ５の一方には階調基準電圧Ｖref
が供給される。前記Ｖref は、水平同期信号周期の例え
ばランプ状電圧波形を有する信号である。
【００２７】すると、アナログスイッチ５の出力ＶＳ
は、前記出力ＰＯが“Ｈ”の期間だけ基準電圧Ｖref と
同じ電圧となり、出力ＰＯが“Ｌ”の期間は、ハイイン
ピーダンス状態となる。
は、前記出力ＰＯが“Ｈ”の期間だけ基準電圧Ｖref と
同じ電圧となり、出力ＰＯが“Ｌ”の期間は、ハイイン
ピーダンス状態となる。
【００２８】例えば、ｎ−１ライン目のように階調デー
タが００の場合、出力ＶＳは、Ｖ0から徐々に上昇し、
Ｖ1 となった後、ハイインピーダンス状態となり、ま
た、ｎライン目のように階調データがＦＦの場合、出力
ＶＳは、Ｖ0 から徐々に上昇し、Ｖ2 となった後、ハイ
インピーダンス状態となる信号となる。
タが００の場合、出力ＶＳは、Ｖ0から徐々に上昇し、
Ｖ1 となった後、ハイインピーダンス状態となり、ま
た、ｎライン目のように階調データがＦＦの場合、出力
ＶＳは、Ｖ0 から徐々に上昇し、Ｖ2 となった後、ハイ
インピーダンス状態となる信号となる。
【００２９】ところで、アクティブマトリックス型液晶
表示装置は、図４に示す回路構成である。６はデータ信
号回路で、本考案の階調駆動回路で構成されている。７
は走査信号回路、８はデータ信号回路６の出力に接続さ
れるデータバスライン、９は走査信号回路７の出力に接
続される走査バスライン、１０はデータバスライン８と
走査バスライン９との交差部に設けられる、例えばａ−
Ｓｉ薄膜トランジスタ（以下、ＴＦＴと称す）、１１は
その一方がＴＦＴ１０と接続される液晶セルで、その液
晶セル１１の他方は、対向電極１３と接続され、電気的
に、例えば０．１（ｐＦ）程度のコンデンサとなってい
る。１２は液晶セル１１でなるコンデンサと並列に設け
られた蓄積容量で、例えば、０．５（ｐＦ）のコンデン
サである。
表示装置は、図４に示す回路構成である。６はデータ信
号回路で、本考案の階調駆動回路で構成されている。７
は走査信号回路、８はデータ信号回路６の出力に接続さ
れるデータバスライン、９は走査信号回路７の出力に接
続される走査バスライン、１０はデータバスライン８と
走査バスライン９との交差部に設けられる、例えばａ−
Ｓｉ薄膜トランジスタ（以下、ＴＦＴと称す）、１１は
その一方がＴＦＴ１０と接続される液晶セルで、その液
晶セル１１の他方は、対向電極１３と接続され、電気的
に、例えば０．１（ｐＦ）程度のコンデンサとなってい
る。１２は液晶セル１１でなるコンデンサと並列に設け
られた蓄積容量で、例えば、０．５（ｐＦ）のコンデン
サである。
【００３０】また、前記データバスライン８及び走査バ
スライン９は、液晶を介して、対向電極１３と対向配置
しており、それぞれコンデンサ１４及び１５を形成して
いる。対角１０インチの液晶表示装置ならば、データバ
スライン８の電気容量は、例えば１０（ｐＦ）程度で、
走査バスライン９の電気容量は、例えば２０（ｐＦ）程
度である。
スライン９は、液晶を介して、対向電極１３と対向配置
しており、それぞれコンデンサ１４及び１５を形成して
いる。対角１０インチの液晶表示装置ならば、データバ
スライン８の電気容量は、例えば１０（ｐＦ）程度で、
走査バスライン９の電気容量は、例えば２０（ｐＦ）程
度である。
【００３１】図３におけるアナログスイッチ５の出力Ｖ
Ｓが、図４におけるデータバスライン８に供給される
と、そのデータバスライン８の電位は、アナログスイッ
チ５の出力ＶＳが確定している期間はＶＳと同電位であ
る。この時、コンデンサ１４は前記出力ＶＳに応じて充
電される。出力ＶＳがハイインピーダンス状態となると
充電されたコンデンサ１４で決まる電位となる。すなわ
ち、ハイインピーダンス状態となる直前の電位に保持さ
れることになる。例えば、図３のｎ−１ライン目の場
合、ハイインピーダンス期間は電位Ｖ1 に保持され、ｎ
ライン目の場合、ハイインピーダンス期間は電位Ｖ2 に
保持される。
Ｓが、図４におけるデータバスライン８に供給される
と、そのデータバスライン８の電位は、アナログスイッ
チ５の出力ＶＳが確定している期間はＶＳと同電位であ
る。この時、コンデンサ１４は前記出力ＶＳに応じて充
電される。出力ＶＳがハイインピーダンス状態となると
充電されたコンデンサ１４で決まる電位となる。すなわ
ち、ハイインピーダンス状態となる直前の電位に保持さ
れることになる。例えば、図３のｎ−１ライン目の場
合、ハイインピーダンス期間は電位Ｖ1 に保持され、ｎ
ライン目の場合、ハイインピーダンス期間は電位Ｖ2 に
保持される。
【００３２】したがって、ｎ−１ライン目のＶＳ出力期
間では、走査バスライン９を介して走査信号ＶＧn-1 が
ＴＦＴ１０を導通状態にし、最終的に電位Ｖ1 が液晶セ
ル１１及び蓄積容量１２に印加され、ｎライン目の出力
期間では、走査信号ＶＧn がＴＦＴ１０を導通状態とし
て、最終的に電位Ｖ2 が印加される。
間では、走査バスライン９を介して走査信号ＶＧn-1 が
ＴＦＴ１０を導通状態にし、最終的に電位Ｖ1 が液晶セ
ル１１及び蓄積容量１２に印加され、ｎライン目の出力
期間では、走査信号ＶＧn がＴＦＴ１０を導通状態とし
て、最終的に電位Ｖ2 が印加される。
【００３３】図７は本考案の第２実施例を示すアクティ
ブマトリックス型液晶表示装置の階調駆動回路の構成を
示す図である。ここで、第１の実施例と同じ部分につい
ては、同じ番号を付してその部分の説明は省略する。
ブマトリックス型液晶表示装置の階調駆動回路の構成を
示す図である。ここで、第１の実施例と同じ部分につい
ては、同じ番号を付してその部分の説明は省略する。
【００３４】この実施例においては、パルス幅変調回路
３の出力は、レベルシフタ回路４でレベル変換され、バ
ッファアンプ２８へ出力イネーブル信号として供給され
る。また、バッファアンプ２８の入力部には、階調基準
電圧Ｖref が供給され、出力ＶＳを得る。
３の出力は、レベルシフタ回路４でレベル変換され、バ
ッファアンプ２８へ出力イネーブル信号として供給され
る。また、バッファアンプ２８の入力部には、階調基準
電圧Ｖref が供給され、出力ＶＳを得る。
【００３５】図８は本考案の第２実施例を示すアクティ
ブマトリックス型液晶表示装置の階調駆動回路の波形図
である。
ブマトリックス型液晶表示装置の階調駆動回路の波形図
である。
【００３６】この実施例においては、第１の実施例のア
ナログスイッチ５に代えて、バッファアンプ２８が用い
られているが、動作は第１の実施例と同様である。
ナログスイッチ５に代えて、バッファアンプ２８が用い
られているが、動作は第１の実施例と同様である。
【００３７】すなわち、パルス幅変調回路の出力ＰＯ
は、レベルシフタ回路４を介してレベル変換された後、
バッファアンプ２８の出力イネーブル入力に供給され
る。そのバッファアンプ２８の信号入力部には、階調基
準電圧Ｖref が供給される。そのＶref は、水平同期信
号周期の例えばランプ状電圧波形を有する信号である。
は、レベルシフタ回路４を介してレベル変換された後、
バッファアンプ２８の出力イネーブル入力に供給され
る。そのバッファアンプ２８の信号入力部には、階調基
準電圧Ｖref が供給される。そのＶref は、水平同期信
号周期の例えばランプ状電圧波形を有する信号である。
【００３８】するとバッファアンプ２８の出力ＶＳは、
前記出力ＰＯが“Ｈ”の期間だけ基準電圧Ｖref と同じ
電圧となり、ＰＯが“Ｌ”の期間は、ハイインピーダン
ス状態となる。
前記出力ＰＯが“Ｈ”の期間だけ基準電圧Ｖref と同じ
電圧となり、ＰＯが“Ｌ”の期間は、ハイインピーダン
ス状態となる。
【００３９】例えば、ｎ−１ライン目のように階調デー
タが００の場合、出力ＶＳは、Ｖ0から徐々に上昇し、
Ｖ1 となった後、ハイインピーダンス状態となり、ま
た、ｎライン目のように階調データがＦＦの場合、出力
ＶＳは、Ｖ0 から徐々に上昇し、Ｖ2 となった後、ハイ
インピーダンス状態となる信号となる。
タが００の場合、出力ＶＳは、Ｖ0から徐々に上昇し、
Ｖ1 となった後、ハイインピーダンス状態となり、ま
た、ｎライン目のように階調データがＦＦの場合、出力
ＶＳは、Ｖ0 から徐々に上昇し、Ｖ2 となった後、ハイ
インピーダンス状態となる信号となる。
【００４０】図９は本考案の第３の実施例によるアクテ
ィブマトリックス型液晶表示装置の階調駆動回路の構成
を示す図である。
ィブマトリックス型液晶表示装置の階調駆動回路の構成
を示す図である。
【００４１】この図に示すように、この液晶ディスプレ
イには、液晶パネル４１と、その液晶パネル４１のゲー
ト線３７に走査パルスを提供する走査回路４２と、液晶
パネル４１のデータ線３８に電圧変調信号を供給する階
調駆動回路３０とが備えられている。液晶パネル４１の
回路構成は、複数行の走査電極Ｇ1 〜ＧN とこれに直交
する方向に延びる複数本のデータ電極線Ｄ1 〜ＤM とこ
れらの交差部に設けられたＴＦＴ（薄膜トランジスタ）
４５とＴＦＴ４５と接続される液晶表示素子４７は、他
方が対向電極４３と接続され、電気的に例えば０．１Ｐ
Ｆ程度のコンデンサとなっている。
イには、液晶パネル４１と、その液晶パネル４１のゲー
ト線３７に走査パルスを提供する走査回路４２と、液晶
パネル４１のデータ線３８に電圧変調信号を供給する階
調駆動回路３０とが備えられている。液晶パネル４１の
回路構成は、複数行の走査電極Ｇ1 〜ＧN とこれに直交
する方向に延びる複数本のデータ電極線Ｄ1 〜ＤM とこ
れらの交差部に設けられたＴＦＴ（薄膜トランジスタ）
４５とＴＦＴ４５と接続される液晶表示素子４７は、他
方が対向電極４３と接続され、電気的に例えば０．１Ｐ
Ｆ程度のコンデンサとなっている。
【００４２】液晶表示素子４７には並列に設けられた蓄
積容量４６が接続されている。前記したデータ線３８、
ゲート線３７は、各電極線の交差部に寄生容量４９が存
在する。また、各データ線３８とゲート線３７は液晶を
介して、前記対向電極４３と対向配置されており、コン
デンサ４８、５０を形成している。各コンデンサの電気
容量値は、４９で０．３ＰＦ程度、４８で０．０１ＰＦ
程度、５０で０．０２ＰＦ程度である。
積容量４６が接続されている。前記したデータ線３８、
ゲート線３７は、各電極線の交差部に寄生容量４９が存
在する。また、各データ線３８とゲート線３７は液晶を
介して、前記対向電極４３と対向配置されており、コン
デンサ４８、５０を形成している。各コンデンサの電気
容量値は、４９で０．３ＰＦ程度、４８で０．０１ＰＦ
程度、５０で０．０２ＰＦ程度である。
【００４３】階調駆動回路３０は、８ビットの階調表示
データとシフトクロックが各色毎に分離して、シフトレ
ジスタ回路３１に入力する。シフトレジスタ回路３１内
には、ドライバチップ選択信号として入力信号のＥＩ
と、出力信号のＥＯとデータレジスタ回路から構成され
る。シフトレジスタ回路３１の出力が入力されるライン
メモリ回路３２は、ラッチクロック信号で、シフトレジ
スタ回路３１の出力がそのラインメモリ回路３２に格納
される。
データとシフトクロックが各色毎に分離して、シフトレ
ジスタ回路３１に入力する。シフトレジスタ回路３１内
には、ドライバチップ選択信号として入力信号のＥＩ
と、出力信号のＥＯとデータレジスタ回路から構成され
る。シフトレジスタ回路３１の出力が入力されるライン
メモリ回路３２は、ラッチクロック信号で、シフトレジ
スタ回路３１の出力がそのラインメモリ回路３２に格納
される。
【００４４】前記ラインメモリ回路３２の出力は、パル
ス幅制御回路３３に入力される。そのパルス幅制御回路
３３にはパルス幅制御クロックと、パルス幅セット信号
としてラッチクロック信号が入力される。パルス幅制御
回路３３の出力は、レベルシフタ回路３４でレベル変換
され、駆動電圧出力回路３５内のアナログスイッチ３５
−１のＯＮ／ＯＦＦ制御信号として供給される。
ス幅制御回路３３に入力される。そのパルス幅制御回路
３３にはパルス幅制御クロックと、パルス幅セット信号
としてラッチクロック信号が入力される。パルス幅制御
回路３３の出力は、レベルシフタ回路３４でレベル変換
され、駆動電圧出力回路３５内のアナログスイッチ３５
−１のＯＮ／ＯＦＦ制御信号として供給される。
【００４５】前記アナログスイッチ３５−１の入力端子
には、各色に対応した駆動電圧が供給され、前記アナロ
グスイッチ３５−１の出力端子から、パルス幅値に応じ
た駆動電圧値が出力される。
には、各色に対応した駆動電圧が供給され、前記アナロ
グスイッチ３５−１の出力端子から、パルス幅値に応じ
た駆動電圧値が出力される。
【００４６】図１０は本考案の第３の実施例を示すアク
ティブマトリックス型液晶表示装置の階調駆動回路の構
成図、図１１はそのアクティブマトリックス型液晶表示
装置の階調駆動回路のパルス幅制御回路の構成図、図１
２はそのアクティブマトリックス型液晶表示装置の階調
駆動回路の駆動電圧出力回路の入力駆動電圧波形図、図
１３はそのアクティブマトリックス型液晶表示装置の液
晶のＶ−Ｔ特性図、図１４は本考案のアクティブマトリ
ックス型液晶表示装置の階調駆動回路の動作を説明する
波形図である。
ティブマトリックス型液晶表示装置の階調駆動回路の構
成図、図１１はそのアクティブマトリックス型液晶表示
装置の階調駆動回路のパルス幅制御回路の構成図、図１
２はそのアクティブマトリックス型液晶表示装置の階調
駆動回路の駆動電圧出力回路の入力駆動電圧波形図、図
１３はそのアクティブマトリックス型液晶表示装置の液
晶のＶ−Ｔ特性図、図１４は本考案のアクティブマトリ
ックス型液晶表示装置の階調駆動回路の動作を説明する
波形図である。
【００４７】図１０〜図１４に基づいて本考案の第３の
実施例によるアクティブマトリックス型液晶表示装置の
階調駆動回路の動作を詳細に説明する。
実施例によるアクティブマトリックス型液晶表示装置の
階調駆動回路の動作を詳細に説明する。
【００４８】図１０に示すように、シフトレジスタ回路
３１は各色毎のシフトクロック信号（Ｒシフトクロッ
ク，Ｇシフトクロック，Ｂシフトクロック）をシフト回
路３１−１に順次転送し、各色毎の階調表示データ８ビ
ット（Ｒ階調データ，Ｇ階調データ，Ｂ階調データ）信
号を８ビットラッチ回路３１−２に各色のシフトクロッ
クのタイミングに同期して順次格納する。
３１は各色毎のシフトクロック信号（Ｒシフトクロッ
ク，Ｇシフトクロック，Ｂシフトクロック）をシフト回
路３１−１に順次転送し、各色毎の階調表示データ８ビ
ット（Ｒ階調データ，Ｇ階調データ，Ｂ階調データ）信
号を８ビットラッチ回路３１−２に各色のシフトクロッ
クのタイミングに同期して順次格納する。
【００４９】シフト回路３１−１に入力するチップ選択
信号ＥＩは、階調駆動回路３０（図９参照）を複数個カ
スケード接続して、駆動回路を構成する場合、次段の階
調駆動回路３０へのチップ選択信号として使用する。例
えば、初段の階調駆動回路３０の選択信号ＥＩ（“Ｌ”
でチップ選択）を“Ｌ”に設定し、選択信号ＥＯを次段
の選択信号ＥＩに入力する。初段のシフトレジスタ回路
にデータ転送終了前後に選択信号ＥＯを“Ｌ”に設定
し、次段の階調駆動回路３０がデータ入力可能にする。
信号ＥＩは、階調駆動回路３０（図９参照）を複数個カ
スケード接続して、駆動回路を構成する場合、次段の階
調駆動回路３０へのチップ選択信号として使用する。例
えば、初段の階調駆動回路３０の選択信号ＥＩ（“Ｌ”
でチップ選択）を“Ｌ”に設定し、選択信号ＥＯを次段
の選択信号ＥＩに入力する。初段のシフトレジスタ回路
にデータ転送終了前後に選択信号ＥＯを“Ｌ”に設定
し、次段の階調駆動回路３０がデータ入力可能にする。
【００５０】データ格納済の階調駆動回路３０は、全デ
ータ転送終了後、ラインメモリ回路３２へデータ格納信
号であるラッチクロックがセットされて、全階調駆動回
路３０のシフトレジスタ回路３１は動作可能となる。ラ
インメモリ回路３２はｎライン目のデータ転送が完了す
ると、ラッチクロック信号により、ｎライン目のデータ
をラインメモリ回路３２に格納する。ｎ＋１ライン目の
階調表示データは、再度シフトレジスタ回路３１に順次
転送され、以下同様にラインメモリ回路３２に格納され
る。
ータ転送終了後、ラインメモリ回路３２へデータ格納信
号であるラッチクロックがセットされて、全階調駆動回
路３０のシフトレジスタ回路３１は動作可能となる。ラ
インメモリ回路３２はｎライン目のデータ転送が完了す
ると、ラッチクロック信号により、ｎライン目のデータ
をラインメモリ回路３２に格納する。ｎ＋１ライン目の
階調表示データは、再度シフトレジスタ回路３１に順次
転送され、以下同様にラインメモリ回路３２に格納され
る。
【００５１】次に、パルス幅制御回路３３を図１１に基
づいて説明する。
づいて説明する。
【００５２】ラインメモリ回路３２に格納された１水平
走査線分の階調表示データは、全ドット同時にパルス幅
制御回路３３内の一致回路３３−２に入力される。ラッ
チクロック信号は、パルス幅記憶回路３３−３を構成す
るフリップフロップ回路のセット端子Ｓに入力され、か
つパルス幅制御クロックのクロック数を計測するカウン
タ３３−１のリセット端子（ＲＳＴ）に入力される。ク
ロック数カウンタ３３−１はパルス幅制御クロックの数
を計測し、計測結果（ｇ1 〜ｇ8 ）の反転信号を一致回
路３３−２へ入力する。
走査線分の階調表示データは、全ドット同時にパルス幅
制御回路３３内の一致回路３３−２に入力される。ラッ
チクロック信号は、パルス幅記憶回路３３−３を構成す
るフリップフロップ回路のセット端子Ｓに入力され、か
つパルス幅制御クロックのクロック数を計測するカウン
タ３３−１のリセット端子（ＲＳＴ）に入力される。ク
ロック数カウンタ３３−１はパルス幅制御クロックの数
を計測し、計測結果（ｇ1 〜ｇ8 ）の反転信号を一致回
路３３−２へ入力する。
【００５３】一致回路３３−２は、ラインメモリ回路３
２とクロック数カウンタ３３−１の各出力ビット間（Ｑ
1 と−ｇ1 、Ｑ7 と−ｇ7 、Ｑ8 と−ｇ8 ）の排他論理
和結果と、パルス幅制御クロックの論理積より出力され
る信号を、パルス幅記憶回路３３−３のリセット端子Ｒ
に入力する。パルス幅記憶回路３３−３はラッチクロッ
ク信号でセットされた後、一致回路３３−２の出力信号
でリセットされる間の状態を保持し、パルス幅制御回路
３３の出力信号（ＰＯＸ）としている。
２とクロック数カウンタ３３−１の各出力ビット間（Ｑ
1 と−ｇ1 、Ｑ7 と−ｇ7 、Ｑ8 と−ｇ8 ）の排他論理
和結果と、パルス幅制御クロックの論理積より出力され
る信号を、パルス幅記憶回路３３−３のリセット端子Ｒ
に入力する。パルス幅記憶回路３３−３はラッチクロッ
ク信号でセットされた後、一致回路３３−２の出力信号
でリセットされる間の状態を保持し、パルス幅制御回路
３３の出力信号（ＰＯＸ）としている。
【００５４】出力信号（ＰＯＸ）はレベルシフタ回路３
４を介してレベル変換された後、駆動電圧出力回路３５
内のアナログスイッチ３５−１に供給され、該アナログ
スイッチ３５−１のＯＮ／ＯＦＦを制御する。アナログ
スイッチ３５−１の一端には、各色毎の液晶駆動電圧が
入力される。例えば、駆動電圧出力回路３５に入力され
るパルス幅信号（ＰＯＸ）が赤（Ｒ）色の階調表示デー
タの場合は、アナログスイッチ３５−１の一端に、赤
（Ｒ）色液晶駆動電圧を入力する。同様に緑（Ｇ）色、
青（Ｂ）色も各液晶駆動電圧を入力する。
４を介してレベル変換された後、駆動電圧出力回路３５
内のアナログスイッチ３５−１に供給され、該アナログ
スイッチ３５−１のＯＮ／ＯＦＦを制御する。アナログ
スイッチ３５−１の一端には、各色毎の液晶駆動電圧が
入力される。例えば、駆動電圧出力回路３５に入力され
るパルス幅信号（ＰＯＸ）が赤（Ｒ）色の階調表示デー
タの場合は、アナログスイッチ３５−１の一端に、赤
（Ｒ）色液晶駆動電圧を入力する。同様に緑（Ｇ）色、
青（Ｂ）色も各液晶駆動電圧を入力する。
【００５５】図１２に示すように、液晶駆動電圧は、１
水平走査周期（ＴＨｎ）の直線状のランプ状駆動波形を
入力している。ランプ状駆動波形は、１走査周期毎に対
向電極４３（図９参照）の電圧に対して正負の電圧を入
力し、液晶表示素子４７を交流駆動している。
水平走査周期（ＴＨｎ）の直線状のランプ状駆動波形を
入力している。ランプ状駆動波形は、１走査周期毎に対
向電極４３（図９参照）の電圧に対して正負の電圧を入
力し、液晶表示素子４７を交流駆動している。
【００５６】液晶駆動電圧を各色毎に分離して入力して
いる理由を図１３の液晶のＶ−Ｔ特性を用いて説明す
る。
いる理由を図１３の液晶のＶ−Ｔ特性を用いて説明す
る。
【００５７】図１３の横軸は液晶駆動電圧、縦軸は液晶
の各色の透過率を１００％で規格化したものである。液
晶駆動電圧に対して、各色の透過率特性が異なってい
る。
の各色の透過率を１００％で規格化したものである。液
晶駆動電圧に対して、各色の透過率特性が異なってい
る。
【００５８】１つは液晶の透過開始電圧である
（Ｖth）。赤、緑、青の順にＶth電圧が高くなってい
る。赤色はＶBR、緑色はＶBG、青色はＶBBである。もう
１つは、透過率の飽和時の電圧値も各色により異なる。
各色のＶ−Ｔ特性が異なるため、各色毎に液晶駆動電圧
を入力する。各液晶駆動電圧はバイアス電圧ＶB と書き
込み電圧ＶD を調整可能としている。
（Ｖth）。赤、緑、青の順にＶth電圧が高くなってい
る。赤色はＶBR、緑色はＶBG、青色はＶBBである。もう
１つは、透過率の飽和時の電圧値も各色により異なる。
各色のＶ−Ｔ特性が異なるため、各色毎に液晶駆動電圧
を入力する。各液晶駆動電圧はバイアス電圧ＶB と書き
込み電圧ＶD を調整可能としている。
【００５９】また、液晶駆動電圧を制御している（図示
しない）外部電源回路の充電電流は液晶パネルの表示ド
ット数でほぼ決定する。例えば、データライン数３００
０ドット、走査ライン数１０００ドットクラスの液晶パ
ネルを１フレーム６０Ｈｚ（１６．７ｍｓ）で駆動する
場合、１ラインの走査周期（ＴＨ）ＴＨ＝１６．７ｍｓ
／１０００ドット＝１６．７μｓ、ゲート線とデータ線
の寄生容量（ＣgD）＝０．３ＰＦ、液晶パネルの全ＣgD
＝０．３ＰＦ×３×１０6 ドット＝０．９μＦ
（ＣgD1 ）、走査ライン時に外部電源回路の出力する充
電電流をｉとすると、ｉ＝ＣgD1 ×ｖ／ＴＨ，液晶駆動
電圧ｖを１０Ｖとすると、 ｉ＝０．９×１０-6×１０／１６．７-6≒０．５（Ａ） この実施例では、液晶駆動電圧をＲ、Ｇ、Ｂの各色毎に
分離しているので、各電源回路出力電流は１／３にな
る。
しない）外部電源回路の充電電流は液晶パネルの表示ド
ット数でほぼ決定する。例えば、データライン数３００
０ドット、走査ライン数１０００ドットクラスの液晶パ
ネルを１フレーム６０Ｈｚ（１６．７ｍｓ）で駆動する
場合、１ラインの走査周期（ＴＨ）ＴＨ＝１６．７ｍｓ
／１０００ドット＝１６．７μｓ、ゲート線とデータ線
の寄生容量（ＣgD）＝０．３ＰＦ、液晶パネルの全ＣgD
＝０．３ＰＦ×３×１０6 ドット＝０．９μＦ
（ＣgD1 ）、走査ライン時に外部電源回路の出力する充
電電流をｉとすると、ｉ＝ＣgD1 ×ｖ／ＴＨ，液晶駆動
電圧ｖを１０Ｖとすると、 ｉ＝０．９×１０-6×１０／１６．７-6≒０．５（Ａ） この実施例では、液晶駆動電圧をＲ、Ｇ、Ｂの各色毎に
分離しているので、各電源回路出力電流は１／３にな
る。
【００６０】図１４を用いて本考案の第３の実施例のア
クティブマトリックス型液晶表示装置の階調駆動回路の
動作の概要を説明する。
クティブマトリックス型液晶表示装置の階調駆動回路の
動作の概要を説明する。
【００６１】この実施例において、ｎライン目の階調表
示データをシフトレジスタ回路３１に転送時、ラインメ
モリ回路３２には、ｎ−１ライン目の階調表示データが
格納されている。この実施例では、ｎ−１ライン目の任
意のドットの階調表示データが１６進数で４レベルとす
る。パルス幅制御回路出力（ＰＯＸ）は、ラッチクロッ
ク信号によりセットされ、“Ｈ”レベルに設定される。
一方パルス幅制御回路３３内の一致回路３３−２の出力
は、階調表示データと階調制御クロック数の一致条件
（例えばデータが４レベルの時は階調制御クロック数４
で一致回路の出力が“Ｈ”にセットされる）により、パ
ルス幅制御回路出力（ＰＯＸ）をリセットする。出力Ｐ
ＯＸは、レベルシフタ回路３４を介して、アナログスイ
ッチ３５−１をＯＮ／ＯＦＦ制御する。
示データをシフトレジスタ回路３１に転送時、ラインメ
モリ回路３２には、ｎ−１ライン目の階調表示データが
格納されている。この実施例では、ｎ−１ライン目の任
意のドットの階調表示データが１６進数で４レベルとす
る。パルス幅制御回路出力（ＰＯＸ）は、ラッチクロッ
ク信号によりセットされ、“Ｈ”レベルに設定される。
一方パルス幅制御回路３３内の一致回路３３−２の出力
は、階調表示データと階調制御クロック数の一致条件
（例えばデータが４レベルの時は階調制御クロック数４
で一致回路の出力が“Ｈ”にセットされる）により、パ
ルス幅制御回路出力（ＰＯＸ）をリセットする。出力Ｐ
ＯＸは、レベルシフタ回路３４を介して、アナログスイ
ッチ３５−１をＯＮ／ＯＦＦ制御する。
【００６２】出力ＰＯＸが“Ｈ”レベルの時、アナログ
スイッチ３５−１を、ＯＮ制御し、“Ｌ”レベルの時、
アナログスイッチ３５−１を、ＯＦＦ制御する。アナロ
グスイッチ３５−１の出力は、“ＯＮ”状態の期間は、
液晶駆動電圧と同じ電位となり、“ＯＦＦ”状態の期間
は、ハイインピーダンス状態となる。例えば、ｎ−１ラ
イン目の階調表示データ０４Ｈの場合、アナログスイッ
チの出力はＶB レベルから上昇し、Ｖ1 となった後、ハ
イインピーダンス状態となる。ｎライン目の場合は、−
ＶB レベルから下降し、Ｖ2 となった後、ハイインピー
ダンス状態となる。アナログスイッチ３５−１の出力電
位は、データ線電位となる。
スイッチ３５−１を、ＯＮ制御し、“Ｌ”レベルの時、
アナログスイッチ３５−１を、ＯＦＦ制御する。アナロ
グスイッチ３５−１の出力は、“ＯＮ”状態の期間は、
液晶駆動電圧と同じ電位となり、“ＯＦＦ”状態の期間
は、ハイインピーダンス状態となる。例えば、ｎ−１ラ
イン目の階調表示データ０４Ｈの場合、アナログスイッ
チの出力はＶB レベルから上昇し、Ｖ1 となった後、ハ
イインピーダンス状態となる。ｎライン目の場合は、−
ＶB レベルから下降し、Ｖ2 となった後、ハイインピー
ダンス状態となる。アナログスイッチ３５−１の出力電
位は、データ線電位となる。
【００６３】データ線電位は、前記したデータ線上の寄
生容量に充電される。アナログスイッチ３５−１がハイ
インピーダンス状態になると、寄生容量に充電された電
位にデータ線電位は保持される。したがって、ｎ−１ラ
イン目のデータ線電位Ｖ1 を走査信号ＶGN-1がＴＦＴを
導通状態にし、データ線電位Ｖ1 を液晶表示素子と蓄積
容量に印加する。ｎライン目においては、データ線電位
Ｖ2 が印加される。
生容量に充電される。アナログスイッチ３５−１がハイ
インピーダンス状態になると、寄生容量に充電された電
位にデータ線電位は保持される。したがって、ｎ−１ラ
イン目のデータ線電位Ｖ1 を走査信号ＶGN-1がＴＦＴを
導通状態にし、データ線電位Ｖ1 を液晶表示素子と蓄積
容量に印加する。ｎライン目においては、データ線電位
Ｖ2 が印加される。
【００６４】また、本考案は上記実施例に限定されるも
のではなく、本考案の趣旨に基づき種々の変形が可能で
あり、それらを本考案の範囲から排除するものではな
い。
のではなく、本考案の趣旨に基づき種々の変形が可能で
あり、それらを本考案の範囲から排除するものではな
い。
【００６５】
【考案の効果】以上、詳細に説明したように、本考案に
よれば、階調表示データを各色毎に分離してデジタル信
号で入力し、かつ転送クロックも３相クロックに分離
し、前記階調表示データをパルス幅変換した信号をアナ
ログスイッチのＯＮ／ＯＦＦを制御するスイッチ信号と
し、アナログスイッチの一端にランプ状の液晶駆動電圧
を各色毎に分離して入力し、アナログスイッチを介して
デジタル信号をアナログ電圧にＤ／Ａ変換し、液晶パネ
ルが有する寄生容量を利用してアナログ電圧値を保持さ
せるようにしたので、高速、高集積化、低消費電力、低
コスト化が可能な多階調駆動回路が実現できる。また、
液晶駆動電圧をＲ、Ｇ、Ｂ毎に分離することにより、パ
ネルの大容量化に対し、外部電源回路の負担を低減する
ことができる。
よれば、階調表示データを各色毎に分離してデジタル信
号で入力し、かつ転送クロックも３相クロックに分離
し、前記階調表示データをパルス幅変換した信号をアナ
ログスイッチのＯＮ／ＯＦＦを制御するスイッチ信号と
し、アナログスイッチの一端にランプ状の液晶駆動電圧
を各色毎に分離して入力し、アナログスイッチを介して
デジタル信号をアナログ電圧にＤ／Ａ変換し、液晶パネ
ルが有する寄生容量を利用してアナログ電圧値を保持さ
せるようにしたので、高速、高集積化、低消費電力、低
コスト化が可能な多階調駆動回路が実現できる。また、
液晶駆動電圧をＲ、Ｇ、Ｂ毎に分離することにより、パ
ネルの大容量化に対し、外部電源回路の負担を低減する
ことができる。
【図１】本考案の実施例を示すアクティブマトリックス
型液晶表示装置の階調駆動回路の構成を示す図である。
型液晶表示装置の階調駆動回路の構成を示す図である。
【図２】本考案の実施例を示すアクティブマトリックス
型液晶表示装置の階調駆動回路におけるパルス幅変調回
路の構成を示す図である。
型液晶表示装置の階調駆動回路におけるパルス幅変調回
路の構成を示す図である。
【図３】本考案の実施例を示すアクティブマトリックス
型液晶表示装置の階調駆動回路の動作を説明する波形図
である。
型液晶表示装置の階調駆動回路の動作を説明する波形図
である。
【図４】本考案の実施例を示すアクティブマトリックス
型液晶表示装置の回路構成図である。
型液晶表示装置の回路構成図である。
【図５】従来のアクティブマトリックス型液晶表示装置
の階調駆動回路のアナログドライバ回路の構成を示す図
である。
の階調駆動回路のアナログドライバ回路の構成を示す図
である。
【図６】従来のアクティブマトリックス型液晶表示装置
の階調駆動回路のドライバ回路の動作を説明する信号波
形図である。
の階調駆動回路のドライバ回路の動作を説明する信号波
形図である。
【図７】本考案の第２実施例を示すアクティブマトリッ
クス型液晶表示装置の階調駆動回路の構成を示す図であ
る。
クス型液晶表示装置の階調駆動回路の構成を示す図であ
る。
【図８】本考案の第２実施例を示すアクティブマトリッ
クス型液晶表示装置の階調駆動回路の波形図である。
クス型液晶表示装置の階調駆動回路の波形図である。
【図９】本考案の第３の実施例によるアクティブマトリ
ックス型液晶表示装置の階調駆動回路の構成を示す図で
ある。
ックス型液晶表示装置の階調駆動回路の構成を示す図で
ある。
【図１０】本考案の第３の実施例を示すアクティブマト
リックス型液晶表示装置の階調駆動回路の構成図であ
る。
リックス型液晶表示装置の階調駆動回路の構成図であ
る。
【図１１】本考案の第３の実施例を示すアクティブマト
リックス型液晶表示装置の階調駆動回路のパルス幅制御
回路の構成図である。
リックス型液晶表示装置の階調駆動回路のパルス幅制御
回路の構成図である。
【図１２】本考案の第３の実施例を示すアクティブマト
リックス型液晶表示装置の階調駆動回路の駆動電圧出力
回路の入力駆動電圧波形図である。
リックス型液晶表示装置の階調駆動回路の駆動電圧出力
回路の入力駆動電圧波形図である。
【図１３】本考案の第３の実施例を示すアクティブマト
リックス型液晶表示装置の液晶のＶ−Ｔ特性図である。
リックス型液晶表示装置の液晶のＶ−Ｔ特性図である。
【図１４】本考案の第３の実施例を示すアクティブマト
リックス型液晶表示装置の階調駆動回路の動作を説明す
る波形図である。
リックス型液晶表示装置の階調駆動回路の動作を説明す
る波形図である。
１ ８ビット×６０のシフトレジスタ ２ ８ビット×６０のラッチ回路 ３ パルス幅変調回路 ３−１，３３−１ クロック数カウンタ ３−２，３３−２ 一致回路 ３−３，３３−３ パルス幅記憶回路（フリップ・フ
ロップ） ４，３４ レベルシフタ回路 ５，３５−１ アナログスイッチ ６ データ信号回路 ７ 走査信号回路 ８ データバスライン ９ 走査バスライン １０ ａ−Ｓｉ薄膜トランジスタ（ＴＦＴ） １１ 液晶セル １２，４６ 蓄積容量 １３，４３ 対向電極 １４，１５，４８，５０ コンデンサ ２８ バッファアンプ ３０ 階調駆動回路 ３１ シフトレジスタ回路 ３１−１ シフト回路 ３１−２ ８ビットラッチ回路 ３２ ラインメモリ回路 ３３ パルス幅制御回路 ３５ 駆動電圧出力回路 ３７ ゲート線 ３８ データ線 ４１ 液晶パネル ４２ 走査回路 ４５ ＴＦＴ（薄膜トランジスタ） ４７ 液晶表示素子 ４９ 寄生容量
ロップ） ４，３４ レベルシフタ回路 ５，３５−１ アナログスイッチ ６ データ信号回路 ７ 走査信号回路 ８ データバスライン ９ 走査バスライン １０ ａ−Ｓｉ薄膜トランジスタ（ＴＦＴ） １１ 液晶セル １２，４６ 蓄積容量 １３，４３ 対向電極 １４，１５，４８，５０ コンデンサ ２８ バッファアンプ ３０ 階調駆動回路 ３１ シフトレジスタ回路 ３１−１ シフト回路 ３１−２ ８ビットラッチ回路 ３２ ラインメモリ回路 ３３ パルス幅制御回路 ３５ 駆動電圧出力回路 ３７ ゲート線 ３８ データ線 ４１ 液晶パネル ４２ 走査回路 ４５ ＴＦＴ（薄膜トランジスタ） ４７ 液晶表示素子 ４９ 寄生容量
───────────────────────────────────────────────────── フロントページの続き (72)考案者 手呂内 雄二 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)考案者 中村 幸夫 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)考案者 遠山 広 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)考案者 戸倉 和男 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)考案者 濱野 広 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭64−10298（ＪＰ，Ａ) 特開 昭64−86197（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 3/36 G02F 1/133 G09G 3/20
Claims (1)
- 【請求項１】 各表示画素を２n レベル（ｎは２以上の
整数）で階調表示を行なうアクティブマトリックス型液
晶表示装置の階調駆動回路において、 （ａ）１表示画素に対してｎビットの階調表示データを
各色毎のシフトレジスタ回路に順次転送後、同時に各シ
フトレジスタ回路の内容を格納するラインメモリ回路
と、 （ｂ）該ラインメモリ回路に記憶された階調表示データ
をその階調表示データに応じた幅のパルスに変換するパ
ルス幅制御回路と、 （ｃ）該パルス幅制御回路の出力が、ＯＮ／ＯＦＦ制御
するスイッチ信号として入力され、ランプ状の階調駆動
電圧が一端に入力され、前記階調駆動電圧が各色毎に分
離されて入力されるアナログスイッチとを具備すること
を特徴とするアクティブマトリックス型液晶表示装置の
階調駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992050232U JP2598474Y2 (ja) | 1992-07-17 | 1992-07-17 | アクティブマトリックス型液晶表示装置の階調駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992050232U JP2598474Y2 (ja) | 1992-07-17 | 1992-07-17 | アクティブマトリックス型液晶表示装置の階調駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0610991U JPH0610991U (ja) | 1994-02-10 |
| JP2598474Y2 true JP2598474Y2 (ja) | 1999-08-09 |
Family
ID=12853276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992050232U Expired - Fee Related JP2598474Y2 (ja) | 1992-07-17 | 1992-07-17 | アクティブマトリックス型液晶表示装置の階調駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2598474Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3792238B2 (ja) * | 2004-07-16 | 2006-07-05 | シャープ株式会社 | 映像信号線駆動回路およびそれを備える表示装置 |
-
1992
- 1992-07-17 JP JP1992050232U patent/JP2598474Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0610991U (ja) | 1994-02-10 |
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