JP2001331152A - 液晶表示装置の駆動回路及び該回路で駆動される液晶表示装置 - Google Patents
液晶表示装置の駆動回路及び該回路で駆動される液晶表示装置Info
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Abstract
(57)【要約】
【課題】 従来に比して低消費電力で液晶表示装置を駆
動できる駆動回路、及び該駆動回路によって駆動される
液晶表示装置を提供する。 【解決手段】 液晶表示装置６を駆動する駆動回路１
は、画像データを記憶するフレームメモリ２と、フレー
ムメモリ２からのディジタルデータをアナログ信号に変
換するＤＡＣ３と、ＤＡＣ３の出力を電流増幅して出力
するバッファ回路４と、外部からのロジック信号に応答
してフレームメモリ２、ＤＡＣ３、及び外部回路を制御
するロジックコントローラ５とを備える。フレームメモ
リ２に記憶された画像データは、パラレル−シリアル変
換されること無くＤＡＣ３に出力され、且つ、液晶表示
装置６を駆動する際に使用される駆動回路内のＤＡＣ３
及びバッファ回路４の各総数が夫々データバスライン１
３の本数よりも少ない。
動できる駆動回路、及び該駆動回路によって駆動される
液晶表示装置を提供する。 【解決手段】 液晶表示装置６を駆動する駆動回路１
は、画像データを記憶するフレームメモリ２と、フレー
ムメモリ２からのディジタルデータをアナログ信号に変
換するＤＡＣ３と、ＤＡＣ３の出力を電流増幅して出力
するバッファ回路４と、外部からのロジック信号に応答
してフレームメモリ２、ＤＡＣ３、及び外部回路を制御
するロジックコントローラ５とを備える。フレームメモ
リ２に記憶された画像データは、パラレル−シリアル変
換されること無くＤＡＣ３に出力され、且つ、液晶表示
装置６を駆動する際に使用される駆動回路内のＤＡＣ３
及びバッファ回路４の各総数が夫々データバスライン１
３の本数よりも少ない。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置（Ｌ
ＣＤ）の駆動回路及び該回路で駆動される液晶表示装置
に関し、特に、マトリクス状に配置された液晶画素によ
り画像表示を行う液晶表示装置を駆動する駆動回路、及
び、該駆動回路によって駆動される液晶表示装置に関す
る。
ＣＤ）の駆動回路及び該回路で駆動される液晶表示装置
に関し、特に、マトリクス状に配置された液晶画素によ
り画像表示を行う液晶表示装置を駆動する駆動回路、及
び、該駆動回路によって駆動される液晶表示装置に関す
る。
【０００２】
【従来の技術】従来、液晶表示装置を駆動するデータド
ライバＩＣとして、図９に示す構造を備えるものがあ
る。同図のデータドライバＩＣ５１は、マトリクス状に
配置された液晶画素部に能動素子が配置されない単純マ
トリクス形式のＬＣＤに使用されるもので、ＩＣチップ
に内蔵された画像データ用フレームメモリ５２から画像
データを読み出すことで、低消費電力を図っている。
ライバＩＣとして、図９に示す構造を備えるものがあ
る。同図のデータドライバＩＣ５１は、マトリクス状に
配置された液晶画素部に能動素子が配置されない単純マ
トリクス形式のＬＣＤに使用されるもので、ＩＣチップ
に内蔵された画像データ用フレームメモリ５２から画像
データを読み出すことで、低消費電力を図っている。
【０００３】データドライバＩＣ５１は、フレームメモ
リ５２からの所定数ビット（例えば160×240×２ビッ
ト）の画像データを、ロジックコントローラ５７からの
信号に従ってラッチする各160組のデータラッチ５３、
５４と、データラッチ５４からの画像データをデコード
する160組のデコーダ５５と、デコーダ５５からの画像
データを160本のデータバスラインに供給する160個の液
晶駆動回路とを有する。フレームメモリ５２は、160×2
40×２ビット分の記憶容量を有するＲＡＭから成り、ゲ
ートバスライン240本、データバスライン160本分の領域
の表示に対応している。
リ５２からの所定数ビット（例えば160×240×２ビッ
ト）の画像データを、ロジックコントローラ５７からの
信号に従ってラッチする各160組のデータラッチ５３、
５４と、データラッチ５４からの画像データをデコード
する160組のデコーダ５５と、デコーダ５５からの画像
データを160本のデータバスラインに供給する160個の液
晶駆動回路とを有する。フレームメモリ５２は、160×2
40×２ビット分の記憶容量を有するＲＡＭから成り、ゲ
ートバスライン240本、データバスライン160本分の領域
の表示に対応している。
【０００４】例えば、フレームメモリがデータドライバ
ＩＣの外部に配設される構造では、フレームメモリとデ
ータドライバＩＣとを接続する接続ケーブルの本数を減
少させるために、画像データを一旦シリアルデータに変
換してデータドライバＩＣに転送し、このデータドライ
バＩＣで再びパラレルデータに展開することになる。こ
の展開部分は、信号線の本数が減少する分だけ高速動作
が要求されるため、消費電力が増大するという問題を生
ずる。更に、表示に変化の有無に拘わらず液晶に電圧を
印加するので、上記高速データ転送を常に行わなくては
ならない。
ＩＣの外部に配設される構造では、フレームメモリとデ
ータドライバＩＣとを接続する接続ケーブルの本数を減
少させるために、画像データを一旦シリアルデータに変
換してデータドライバＩＣに転送し、このデータドライ
バＩＣで再びパラレルデータに展開することになる。こ
の展開部分は、信号線の本数が減少する分だけ高速動作
が要求されるため、消費電力が増大するという問題を生
ずる。更に、表示に変化の有無に拘わらず液晶に電圧を
印加するので、上記高速データ転送を常に行わなくては
ならない。
【０００５】これに対し、上記データドライバＩＣ５１
では、外部から回路を見た場合に、内蔵したフレームメ
モリ５２に対してアクセスすることと同等であり、ま
た、フレームメモリ５２からパラレルデータのままで転
送できるので、消費電力を増大させる上記シリアル転送
部が不要になる。特に、静止画の場合には、フレームメ
モリ５２から画像データを順次に送出するだけなので、
外部からのアクセスが不要になる。これらにより、デー
タドライバＩＣ５１では、消費電力が低減できる。とこ
ろで、単純マトリクスＬＣＤでは、デコーダ５５により
複数の電圧源から所要の電圧を選択する方式を採って、
階調表示を行っている。このため、階調数の増加に伴っ
て電圧源の数が増大するという問題がある。
では、外部から回路を見た場合に、内蔵したフレームメ
モリ５２に対してアクセスすることと同等であり、ま
た、フレームメモリ５２からパラレルデータのままで転
送できるので、消費電力を増大させる上記シリアル転送
部が不要になる。特に、静止画の場合には、フレームメ
モリ５２から画像データを順次に送出するだけなので、
外部からのアクセスが不要になる。これらにより、デー
タドライバＩＣ５１では、消費電力が低減できる。とこ
ろで、単純マトリクスＬＣＤでは、デコーダ５５により
複数の電圧源から所要の電圧を選択する方式を採って、
階調表示を行っている。このため、階調数の増加に伴っ
て電圧源の数が増大するという問題がある。
【０００６】上記問題を解決するために、図１０に示す
構造のデータドライバＩＣが知られている。このデータ
ドライバＩＣ６１は、画素部に能動素子が配置されたア
クティブマトリクス形式のＬＣＤに使用される。このＬ
ＣＤは、相互に対向する一対の基板の少なくとも一方に
配設された、相互に直交する方向に延在する複数のデー
タバスライン及びゲートバスラインと、データバスライ
ン及びゲートバスラインの各交差部分に配設された複数
の画素電極及び各画素電極への信号供給を制御する複数
の能動素子（スイッチング素子）とを有する。
構造のデータドライバＩＣが知られている。このデータ
ドライバＩＣ６１は、画素部に能動素子が配置されたア
クティブマトリクス形式のＬＣＤに使用される。このＬ
ＣＤは、相互に対向する一対の基板の少なくとも一方に
配設された、相互に直交する方向に延在する複数のデー
タバスライン及びゲートバスラインと、データバスライ
ン及びゲートバスラインの各交差部分に配設された複数
の画素電極及び各画素電極への信号供給を制御する複数
の能動素子（スイッチング素子）とを有する。
【０００７】データドライバＩＣ６１は、300本のデー
タバスラインを駆動するもので、５０ビット用のシフト
レジスタ６２と、シフトレジスタ６２の出力と６ビット
のディジタルパラレルデータとを受け取るデータレジス
タ６３と、データレジスタ６３の出力をラッチする６ビ
ットラッチ回路６４と、ラッチ回路６４の出力を受け30
0個の出力を送出するレベルシフタ６５と、レベルシフ
タ６５の各出力に対応する300個のディジタルアナログ
変換器（ＤＡＣ）６６と、ＤＡＣ６６の各出力に対応す
る300個のボルテージホロワ回路（バッファ回路）６７
とを備える。各ボルテージホロワ回路６７の出力は、30
0本のデータバスラインに夫々供給される。このような
データドライバＩＣ６１により、画像用のディジタルデ
ータが、多階調化に対応してアナログデータに変換され
る。
タバスラインを駆動するもので、５０ビット用のシフト
レジスタ６２と、シフトレジスタ６２の出力と６ビット
のディジタルパラレルデータとを受け取るデータレジス
タ６３と、データレジスタ６３の出力をラッチする６ビ
ットラッチ回路６４と、ラッチ回路６４の出力を受け30
0個の出力を送出するレベルシフタ６５と、レベルシフ
タ６５の各出力に対応する300個のディジタルアナログ
変換器（ＤＡＣ）６６と、ＤＡＣ６６の各出力に対応す
る300個のボルテージホロワ回路（バッファ回路）６７
とを備える。各ボルテージホロワ回路６７の出力は、30
0本のデータバスラインに夫々供給される。このような
データドライバＩＣ６１により、画像用のディジタルデ
ータが、多階調化に対応してアナログデータに変換され
る。
【０００８】ここで、データドライバＩＣ６１の出力段
に用いられるＤＡＣ６６及びボルテージホロワ回路６７
を、図９のデータドライバＩＣ５１の出力段に備えるこ
とで、多階調表示が可能なデータドライバＩＣの構成を
得ることができる。
に用いられるＤＡＣ６６及びボルテージホロワ回路６７
を、図９のデータドライバＩＣ５１の出力段に備えるこ
とで、多階調表示が可能なデータドライバＩＣの構成を
得ることができる。
【０００９】
【発明が解決しようとする課題】ところで、ボルテージ
ホロワ回路６７等を出力段に備えることで多階調表示を
可能にした上記データドライバＩＣにおいて、ボルテー
ジホロワ回路６７には通常、電流供給能力やダイナミッ
クレンジ等を考慮してオペアンプが使用されることにな
る。オペアンプは、入力信号の有無に拘わらず、回路内
部に定常電流（アイドリング電流）を流して動作させ
る。ＬＣＤを駆動するのに必要なオペアンプの数は、ど
のような場合においてもデータバスラインの本数と同じ
になる。このため、データバスラインの本数が増加する
と、これに伴いＤＡＣ６６及びボルテージホロワ回路６
７の個数も夫々増えることになり、アイドリング電流の
総量が増えて、消費電力の増大を招くという問題が生ず
る。
ホロワ回路６７等を出力段に備えることで多階調表示を
可能にした上記データドライバＩＣにおいて、ボルテー
ジホロワ回路６７には通常、電流供給能力やダイナミッ
クレンジ等を考慮してオペアンプが使用されることにな
る。オペアンプは、入力信号の有無に拘わらず、回路内
部に定常電流（アイドリング電流）を流して動作させ
る。ＬＣＤを駆動するのに必要なオペアンプの数は、ど
のような場合においてもデータバスラインの本数と同じ
になる。このため、データバスラインの本数が増加する
と、これに伴いＤＡＣ６６及びボルテージホロワ回路６
７の個数も夫々増えることになり、アイドリング電流の
総量が増えて、消費電力の増大を招くという問題が生ず
る。
【００１０】本発明は、上記に鑑み、従来に比して低消
費電力で液晶表示装置を駆動できる駆動回路、及び該駆
動回路によって駆動される液晶表示装置を提供すること
を目的とする。
費電力で液晶表示装置を駆動できる駆動回路、及び該駆
動回路によって駆動される液晶表示装置を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の液晶表示装置の駆動回路は、相互に直交す
る複数のゲートバスライン及び複数のデータバスライン
と、前記ゲートバスライン及び前記データバスラインの
各交差部分にスイッチング素子を介して接続されてマト
リクス状に配置された複数の画素電極とを有する第１の
基板と、該第１の基板の前記画素電極に対向して設けら
れた第２の基板と、前記第１の基板と前記第２の基板と
によって挟持された液晶セルとを備えた液晶表示装置を
駆動する駆動回路において、画像データを記憶するフレ
ームメモリと、該フレームメモリからのディジタルデー
タをアナログ信号に変換するディジタルアナログ変換器
と、該ディジタルアナログ変換器の出力を電流増幅して
出力するバッファ回路と、外部からのロジック信号に応
答して前記フレームメモリ、前記ディジタルアナログ変
換器、及び外部回路を制御する制御回路とを備え、前記
フレームメモリに記憶された前記画像データはパラレル
−シリアル変換されること無く前記ディジタルアナログ
変換器に出力され、且つ、前記液晶表示装置を駆動する
際に使用される前記駆動回路内の前記ディジタルアナロ
グ変換器及び前記バッファ回路の各総数が夫々前記デー
タバスラインの本数よりも少ないことを特徴とする。
に、本発明の液晶表示装置の駆動回路は、相互に直交す
る複数のゲートバスライン及び複数のデータバスライン
と、前記ゲートバスライン及び前記データバスラインの
各交差部分にスイッチング素子を介して接続されてマト
リクス状に配置された複数の画素電極とを有する第１の
基板と、該第１の基板の前記画素電極に対向して設けら
れた第２の基板と、前記第１の基板と前記第２の基板と
によって挟持された液晶セルとを備えた液晶表示装置を
駆動する駆動回路において、画像データを記憶するフレ
ームメモリと、該フレームメモリからのディジタルデー
タをアナログ信号に変換するディジタルアナログ変換器
と、該ディジタルアナログ変換器の出力を電流増幅して
出力するバッファ回路と、外部からのロジック信号に応
答して前記フレームメモリ、前記ディジタルアナログ変
換器、及び外部回路を制御する制御回路とを備え、前記
フレームメモリに記憶された前記画像データはパラレル
−シリアル変換されること無く前記ディジタルアナログ
変換器に出力され、且つ、前記液晶表示装置を駆動する
際に使用される前記駆動回路内の前記ディジタルアナロ
グ変換器及び前記バッファ回路の各総数が夫々前記デー
タバスラインの本数よりも少ないことを特徴とする。
【００１２】本発明の液晶表示装置の駆動回路では、駆
動回路内部に備えたディジタルアナログ変換器及びバッ
ファ回路の各総数がデータバスラインの本数よりも大幅
に低減されるので、バッファ回路に流れるアイドリング
電流の合計を減らして消費電力を低減することができ
る。
動回路内部に備えたディジタルアナログ変換器及びバッ
ファ回路の各総数がデータバスラインの本数よりも大幅
に低減されるので、バッファ回路に流れるアイドリング
電流の合計を減らして消費電力を低減することができ
る。
【００１３】ここで、本発明の好ましい液晶表示装置の
駆動回路では、前記フレームメモリ、前記ディジタルア
ナログ変換器、前記バッファ回路、及び前記制御回路を
同一のウェハ内に形成する。これにより、駆動回路をコ
ンパクトにすることができると同時に、各回路間の配線
に起因する寄生容量が大幅に低減されるので、駆動回路
のトータルの消費電力を削減することができる。
駆動回路では、前記フレームメモリ、前記ディジタルア
ナログ変換器、前記バッファ回路、及び前記制御回路を
同一のウェハ内に形成する。これにより、駆動回路をコ
ンパクトにすることができると同時に、各回路間の配線
に起因する寄生容量が大幅に低減されるので、駆動回路
のトータルの消費電力を削減することができる。
【００１４】本発明の液晶表示装置は、前記駆動回路に
よって駆動される液晶表示装置であって、ゲートバスラ
イン駆動用の第１のシフトレジスタ回路と、データバス
ライン駆動用の第２のシフトレジスタ回路と、前記デー
タバスラインに夫々接続された複数のアナログスイッチ
とを備え、前記第１のシフトレジスタ回路の出力が前記
ゲートバスラインに接続され、前記アナログスイッチの
制御端子はｍ本づつ（ｍは自然数）まとめられて前記第
２のシフトレジスタ回路の出力に接続され、前記制御回
路からの信号によって前記第１及び第２のシフトレジス
タ回路が夫々制御され、前記バッファ回路の出力が前記
アナログスイッチに接続されることを特徴とする。
よって駆動される液晶表示装置であって、ゲートバスラ
イン駆動用の第１のシフトレジスタ回路と、データバス
ライン駆動用の第２のシフトレジスタ回路と、前記デー
タバスラインに夫々接続された複数のアナログスイッチ
とを備え、前記第１のシフトレジスタ回路の出力が前記
ゲートバスラインに接続され、前記アナログスイッチの
制御端子はｍ本づつ（ｍは自然数）まとめられて前記第
２のシフトレジスタ回路の出力に接続され、前記制御回
路からの信号によって前記第１及び第２のシフトレジス
タ回路が夫々制御され、前記バッファ回路の出力が前記
アナログスイッチに接続されることを特徴とする。
【００１５】本発明の液晶表示装置では、第２のシフト
レジスタ回路に接続されたアナログスイッチ群により、
駆動回路の出力を時分割でデータバスラインに順次供給
することで、良好な液晶表示動作を得ることができる。
レジスタ回路に接続されたアナログスイッチ群により、
駆動回路の出力を時分割でデータバスラインに順次供給
することで、良好な液晶表示動作を得ることができる。
【００１６】本発明の好ましい液晶表示装置では、前記
第１のシフトレジスタ回路、前記第２のシフトレジスタ
回路、及び前記アナログスイッチが、前記第１の基板上
及び第２の基板上の少なくとも一方に、ポリシリコン薄
膜電界効果型トランジスタにより形成される。この場
合、液晶表示装置を小型化することができると共に、基
板、例えばガラス基板上に回路の一部を形成することに
より外部回路の規模が小さくなり、液晶表示装置のコス
トを低減することができる。
第１のシフトレジスタ回路、前記第２のシフトレジスタ
回路、及び前記アナログスイッチが、前記第１の基板上
及び第２の基板上の少なくとも一方に、ポリシリコン薄
膜電界効果型トランジスタにより形成される。この場
合、液晶表示装置を小型化することができると共に、基
板、例えばガラス基板上に回路の一部を形成することに
より外部回路の規模が小さくなり、液晶表示装置のコス
トを低減することができる。
【００１７】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の一実施形態例に係る駆動回路及びこの駆動
回路で駆動される液晶表示装置の全体構成を示すブロッ
クダイアグラムである。
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の一実施形態例に係る駆動回路及びこの駆動
回路で駆動される液晶表示装置の全体構成を示すブロッ
クダイアグラムである。
【００１８】波線で囲んだ１で示す部分は駆動回路（デ
ータドライバＩＣ）であり、この駆動回路１は、フレー
ムメモリ２、ＤＡＣ３、バッファ回路（ボルテージホロ
ワ回路）４、及びロジックコントローラ５を有してい
る。これらの要素は同一のウェハ内に形成され、駆動回
路１が単一のＩＣチップとしてコンパクトに構成されて
いる。
ータドライバＩＣ）であり、この駆動回路１は、フレー
ムメモリ２、ＤＡＣ３、バッファ回路（ボルテージホロ
ワ回路）４、及びロジックコントローラ５を有してい
る。これらの要素は同一のウェハ内に形成され、駆動回
路１が単一のＩＣチップとしてコンパクトに構成されて
いる。
【００１９】フレームメモリ２は、外部から転送入力さ
れたパラレル画像データを記憶し、この画像データをパ
ラレル−シリアル変換することなく出力する。ＤＡＣ３
は、フレームメモリ２から出力されるディジタルデータ
（画像データ）をアナログ電圧（信号）に変換するもの
で、本実施形態例ではｍ個（ｍは自然数）が配設され
る。バッファ回路４は、各ＤＡＣ３に対応してｍ個配設
され、ＤＡＣ３からのアナログ電圧を電流増幅（電圧増
幅率１倍）し、アナログスイッチ１１を介してデータバ
スライン１３に供給する。ロジックコントローラ５は、
外部から入力される制御信号（ロジック信号）に応答し
て、駆動回路１内部のフレームメモリ２、ＤＡＣ３、及
び、液晶パネル６側の回路（外部回路）を夫々制御す
る。
れたパラレル画像データを記憶し、この画像データをパ
ラレル−シリアル変換することなく出力する。ＤＡＣ３
は、フレームメモリ２から出力されるディジタルデータ
（画像データ）をアナログ電圧（信号）に変換するもの
で、本実施形態例ではｍ個（ｍは自然数）が配設され
る。バッファ回路４は、各ＤＡＣ３に対応してｍ個配設
され、ＤＡＣ３からのアナログ電圧を電流増幅（電圧増
幅率１倍）し、アナログスイッチ１１を介してデータバ
スライン１３に供給する。ロジックコントローラ５は、
外部から入力される制御信号（ロジック信号）に応答し
て、駆動回路１内部のフレームメモリ２、ＤＡＣ３、及
び、液晶パネル６側の回路（外部回路）を夫々制御す
る。
【００２０】上記のように、ＤＡＣ３及びバッファ回路
４は夫々ｍ個づつ設けられるので、駆動回路１からは、
ｍ個のアナログ電圧(V1〜Vm）が同時に出力される。ま
た、ロジックコントローラ５からは複数の制御信号（GS
T,GCLK,DST,DCLK）が出力される。
４は夫々ｍ個づつ設けられるので、駆動回路１からは、
ｍ個のアナログ電圧(V1〜Vm）が同時に出力される。ま
た、ロジックコントローラ５からは複数の制御信号（GS
T,GCLK,DST,DCLK）が出力される。
【００２１】図１の波線で囲んだ６で示す部分は、基板
上に配設された液晶パネル（液晶表示装置）である。こ
の液晶表示装置６は、ゲートバスライン駆動用の第１の
シフトレジスタ９と、データバスライン駆動用の第２の
シフトレジスタ１０と、アナログスイッチ１１と、表示
部２０とを有している。
上に配設された液晶パネル（液晶表示装置）である。こ
の液晶表示装置６は、ゲートバスライン駆動用の第１の
シフトレジスタ９と、データバスライン駆動用の第２の
シフトレジスタ１０と、アナログスイッチ１１と、表示
部２０とを有している。
【００２２】第１のシフトレジスタ９はｋ段に、第２の
シフトレジスタ１０はｎ段に夫々構成されている。表示
部２０は、ｋ×ｍ×ｎドットの液晶セルを有する。アナ
ログスイッチ１１は、ｍ個づつにまとめられたｎ個のブ
ロックに分割されている。各ブロック毎のｍ個のアナロ
グスイッチ１１は、第２のシフトレジスタ１０の対応す
る段から供給される駆動信号DOUTに応答して一斉にオン
となる。ここでｋ及びｎは、ｍと同様自然数である。
シフトレジスタ１０はｎ段に夫々構成されている。表示
部２０は、ｋ×ｍ×ｎドットの液晶セルを有する。アナ
ログスイッチ１１は、ｍ個づつにまとめられたｎ個のブ
ロックに分割されている。各ブロック毎のｍ個のアナロ
グスイッチ１１は、第２のシフトレジスタ１０の対応す
る段から供給される駆動信号DOUTに応答して一斉にオン
となる。ここでｋ及びｎは、ｍと同様自然数である。
【００２３】表示部２０では、相互に対向する第１及び
第２の基板７、８間に液晶が封入され、基板７、８の少
なくとも一方に配設された、相互に直交する方向に延在
するデータバスライン及びゲートバスラインと、双方の
バスラインの各交差部分に接続された複数の画素電極及
び各画素電極への信号供給を制御する複数のスイッチン
グ素子とが配設される。各スイッチング素子は、ポリシ
リコン薄膜電界効果型トランジスタ（以下、ポリシリコ
ンＴＦＴと呼ぶ）等で形成されている。
第２の基板７、８間に液晶が封入され、基板７、８の少
なくとも一方に配設された、相互に直交する方向に延在
するデータバスライン及びゲートバスラインと、双方の
バスラインの各交差部分に接続された複数の画素電極及
び各画素電極への信号供給を制御する複数のスイッチン
グ素子とが配設される。各スイッチング素子は、ポリシ
リコン薄膜電界効果型トランジスタ（以下、ポリシリコ
ンＴＦＴと呼ぶ）等で形成されている。
【００２４】第１のシフトレジスタ９は、ゲートバスラ
インを駆動するためにポリシリコンＴＦＴを用いて、ま
た、第２のシフトレジスタ１０は、アナログスイッチ１
１を駆動するためにポリシリコンＴＦＴを用いて第１の
基板７上に夫々形成されている。アナログスイッチ１１
は、バッファ回路４から出力されるアナログ電圧（書込
み電圧）をデータバスラインに選択的に供給する。
インを駆動するためにポリシリコンＴＦＴを用いて、ま
た、第２のシフトレジスタ１０は、アナログスイッチ１
１を駆動するためにポリシリコンＴＦＴを用いて第１の
基板７上に夫々形成されている。アナログスイッチ１１
は、バッファ回路４から出力されるアナログ電圧（書込
み電圧）をデータバスラインに選択的に供給する。
【００２５】図２は、図１に示した構成をより詳細に示
すブロックダイアグラムである。表示部２０は、基板上
の行列方向に夫々延在する複数のゲートバスライン１２
及びデータバスライン１３を有する。バスライン１２、
１３の各交差部分には、液晶に駆動電圧を印加する、２
つの電極を有する画素電極（画素容量）１４と、ゲート
電極がゲートバスライン１２に接続されドレイン電極が
データバスライン１３に接続されソース電極が画素電極
１４に接続されたＴＦＴ１５とを有する。画素電極１４
には更に、共通電極１６が接続されている。ＴＦＴ１５
は、対応するゲートバスライン１２が選択された際に、
データバスライン１３に印加された電圧を画素電極１４
に供給する。
すブロックダイアグラムである。表示部２０は、基板上
の行列方向に夫々延在する複数のゲートバスライン１２
及びデータバスライン１３を有する。バスライン１２、
１３の各交差部分には、液晶に駆動電圧を印加する、２
つの電極を有する画素電極（画素容量）１４と、ゲート
電極がゲートバスライン１２に接続されドレイン電極が
データバスライン１３に接続されソース電極が画素電極
１４に接続されたＴＦＴ１５とを有する。画素電極１４
には更に、共通電極１６が接続されている。ＴＦＴ１５
は、対応するゲートバスライン１２が選択された際に、
データバスライン１３に印加された電圧を画素電極１４
に供給する。
【００２６】図２におけるGST及びGCLKは夫々、第１の
シフトレジスタ９の動作を開始するためのスタートパル
ス、及び、動作速度を規定するためのクロック信号を示
し、DST及びDCLKは夫々、第２のシフトレジスタ１０の
動作を開始するためのスタートパルス、及び、動作速度
を規定するためのクロック信号を示す。GOUT1〜GOUTk
は、第１のシフトレジスタ９の各段９1〜９kから夫々出
力される選択信号を示し、DOUT1〜DOUTnは、第２のシフ
トレジスタ１０の各段１０1〜１０nから夫々出力される
駆動信号を示す。
シフトレジスタ９の動作を開始するためのスタートパル
ス、及び、動作速度を規定するためのクロック信号を示
し、DST及びDCLKは夫々、第２のシフトレジスタ１０の
動作を開始するためのスタートパルス、及び、動作速度
を規定するためのクロック信号を示す。GOUT1〜GOUTk
は、第１のシフトレジスタ９の各段９1〜９kから夫々出
力される選択信号を示し、DOUT1〜DOUTnは、第２のシフ
トレジスタ１０の各段１０1〜１０nから夫々出力される
駆動信号を示す。
【００２７】図２では、便宜上ゲートバスライン１２及
びデータバスライン１３を１本づつのみ記載したが、実
際には、選択信号GOUT2〜GOUTkにもゲートバスライン１
２が夫々接続され、アナログスイッチ１１の各出力にも
データバスライン１３が夫々接続され、各交差部分には
画素電極１４及びＴＦＴ１５が夫々設けられている。
びデータバスライン１３を１本づつのみ記載したが、実
際には、選択信号GOUT2〜GOUTkにもゲートバスライン１
２が夫々接続され、アナログスイッチ１１の各出力にも
データバスライン１３が夫々接続され、各交差部分には
画素電極１４及びＴＦＴ１５が夫々設けられている。
【００２８】次に、本実施形態例に係る駆動回路による
液晶表示装置の動作を図２〜図４を参照して説明する。
図３は、第１のシフトレジスタ９側の各信号のタイミン
グチャートを、図４は、主に第２のシフトレジスタ１０
側の各信号のタイミングチャートを夫々示す。
液晶表示装置の動作を図２〜図４を参照して説明する。
図３は、第１のシフトレジスタ９側の各信号のタイミン
グチャートを、図４は、主に第２のシフトレジスタ１０
側の各信号のタイミングチャートを夫々示す。
【００２９】図３に示すように、駆動回路１（図１）の
ロジックコントローラ５からのスタートパルスGSTが第
１のシフトレジスタ９に入力されると、クロック信号GC
LKの供給が開始される。１発目のクロック信号GCLKの立
上がりに同期して、１段目のシフトレジスタ９1から最
初のゲートバスライン１２に選択信号GOUT1が供給さ
れ、このゲートバスライン１２に接続されるＴＦＴ１５
が全てオンとなる（選択される）。選択信号GOUT1は、
２発目のクロック信号GCLKの立上がりに同期して立下が
る。
ロジックコントローラ５からのスタートパルスGSTが第
１のシフトレジスタ９に入力されると、クロック信号GC
LKの供給が開始される。１発目のクロック信号GCLKの立
上がりに同期して、１段目のシフトレジスタ９1から最
初のゲートバスライン１２に選択信号GOUT1が供給さ
れ、このゲートバスライン１２に接続されるＴＦＴ１５
が全てオンとなる（選択される）。選択信号GOUT1は、
２発目のクロック信号GCLKの立上がりに同期して立下が
る。
【００３０】更に、２発目のクロック信号GCLKの立上が
りに同期して、２段目のシフトレジスタ９2から次のゲ
ートバスライン１２に、同じパルス幅の選択信号GOUT2
が供給され、同様に、このゲートバスライン１２に接続
されるＴＦＴ１５が全て選択される。この後も同様に、
選択信号GOUT3〜GOUTkが、シフトレジスタ９の３段目９
3〜ｋ段目９kから各対応するゲートバスライン１２に夫
々供給される。選択信号GOUTkが出力されて、１回目の
書込みが終了する。この後、所定のタイミングでスター
トパルスGSTが再度立上がり、選択信号GOUT1〜GOUTkの
出力が繰り返される。
りに同期して、２段目のシフトレジスタ９2から次のゲ
ートバスライン１２に、同じパルス幅の選択信号GOUT2
が供給され、同様に、このゲートバスライン１２に接続
されるＴＦＴ１５が全て選択される。この後も同様に、
選択信号GOUT3〜GOUTkが、シフトレジスタ９の３段目９
3〜ｋ段目９kから各対応するゲートバスライン１２に夫
々供給される。選択信号GOUTkが出力されて、１回目の
書込みが終了する。この後、所定のタイミングでスター
トパルスGSTが再度立上がり、選択信号GOUT1〜GOUTkの
出力が繰り返される。
【００３１】第１のシフトレジスタ９の各出力期間はＴ
１であるとする。ここで、例えば、選択信号GOUT1が出
力される期間Ｔ１では、対応するゲートバスライン１２
に接続された各ＴＦＴ１５がオンとなる。このとき、図
４に示すように、選択信号GOUT1の立上がりの直後に、
ロジックコントローラ５（図１）からスタートパルスDS
Tが供給されるので、図３における最初のスタートパル
スGSTに応答して供給されているクロック信号DCLKに同
期して、出力期間Ｔ２の駆動信号DOUT1が、第２のシフ
トレジスタ１０の１段目１０1から出力される。このと
き、駆動信号DOUT1は、ｍ個がまとめられた最初のブロ
ックのアナログスイッチ１１に供給されて、このブロッ
クにおけるｍ個のアナログスイッチ１１が一斉にオンと
なる（選択される）。この際、バッファ回路４からのア
ナログ電圧V1〜Vmは、駆動信号DOUT1に応答した最初の
ブロックの各アナログスイッチ１１を介してｍ本のデー
タバスライン１３に供給される。各データバスライン１
３に印加されたアナログ電圧V1〜Vmは、ＴＦＴ１５を介
して各画素電極１４に供給されて液晶を駆動する。
１であるとする。ここで、例えば、選択信号GOUT1が出
力される期間Ｔ１では、対応するゲートバスライン１２
に接続された各ＴＦＴ１５がオンとなる。このとき、図
４に示すように、選択信号GOUT1の立上がりの直後に、
ロジックコントローラ５（図１）からスタートパルスDS
Tが供給されるので、図３における最初のスタートパル
スGSTに応答して供給されているクロック信号DCLKに同
期して、出力期間Ｔ２の駆動信号DOUT1が、第２のシフ
トレジスタ１０の１段目１０1から出力される。このと
き、駆動信号DOUT1は、ｍ個がまとめられた最初のブロ
ックのアナログスイッチ１１に供給されて、このブロッ
クにおけるｍ個のアナログスイッチ１１が一斉にオンと
なる（選択される）。この際、バッファ回路４からのア
ナログ電圧V1〜Vmは、駆動信号DOUT1に応答した最初の
ブロックの各アナログスイッチ１１を介してｍ本のデー
タバスライン１３に供給される。各データバスライン１
３に印加されたアナログ電圧V1〜Vmは、ＴＦＴ１５を介
して各画素電極１４に供給されて液晶を駆動する。
【００３２】同様に、２発目のスタートパルスDSTが立
上がるまでの間（出力期間Ｔ１）において、駆動信号DO
UT2〜DOUTnが、第２のシフトレジスタ１０の２段目１０
2〜ｎ段目１０nから順次に出力される。その場合、駆動
信号DOUT2によって２番目のブロックにおける全アナロ
グスイッチ１１が一斉にオンとなり、アナログ電圧V1〜
Vmは、各アナログスイッチ１１を介してその対応するデ
ータバスライン１３に供給される。同様の処理が引き続
き実行されて、３番目のブロック、・・・、ｎ番目のブ
ロックにおけるｍ個づつのアナログスイッチ１１が順次
に一斉にオンとなり、その都度に、アナログ電圧V1〜Vm
がデータバスライン１３のｍ本毎に供給される。これに
より、選択信号GOUT1で選択された１行目のゲートバス
ライン１２に対応する各画素電極１４への書込みが終了
する。
上がるまでの間（出力期間Ｔ１）において、駆動信号DO
UT2〜DOUTnが、第２のシフトレジスタ１０の２段目１０
2〜ｎ段目１０nから順次に出力される。その場合、駆動
信号DOUT2によって２番目のブロックにおける全アナロ
グスイッチ１１が一斉にオンとなり、アナログ電圧V1〜
Vmは、各アナログスイッチ１１を介してその対応するデ
ータバスライン１３に供給される。同様の処理が引き続
き実行されて、３番目のブロック、・・・、ｎ番目のブ
ロックにおけるｍ個づつのアナログスイッチ１１が順次
に一斉にオンとなり、その都度に、アナログ電圧V1〜Vm
がデータバスライン１３のｍ本毎に供給される。これに
より、選択信号GOUT1で選択された１行目のゲートバス
ライン１２に対応する各画素電極１４への書込みが終了
する。
【００３３】以下、GOUT2、……、GOUTkまで同様の処理
が行われることにより、表示部２０における全画素電極
１４への１回目の書込みが終了する。
が行われることにより、表示部２０における全画素電極
１４への１回目の書込みが終了する。
【００３４】本実施形態例では、駆動回路１が、画像デ
ータを記憶するフレームメモリ２と、フレームメモリ２
からのディジタルデータをアナログ信号に変換するＤＡ
Ｃ３と、ＤＡＣ３の出力を電流増幅して出力するバッフ
ァ回路４と、外部からのロジック信号に応答してフレー
ムメモリ２、ＤＡＣ３、及び液晶パネル６側の回路（外
部回路）を制御するロジックコントローラ（制御回路）
５とを備え、フレームメモリ２に記憶された画像データ
がパラレル−シリアル変換されること無くＤＡＣ３に出
力され、且つ、液晶表示装置６を駆動する際に使用され
る駆動回路１内のＤＡＣ３及びバッファ回路４の各総数
が夫々データバスライン１３の本数よりも少ない。
ータを記憶するフレームメモリ２と、フレームメモリ２
からのディジタルデータをアナログ信号に変換するＤＡ
Ｃ３と、ＤＡＣ３の出力を電流増幅して出力するバッフ
ァ回路４と、外部からのロジック信号に応答してフレー
ムメモリ２、ＤＡＣ３、及び液晶パネル６側の回路（外
部回路）を制御するロジックコントローラ（制御回路）
５とを備え、フレームメモリ２に記憶された画像データ
がパラレル−シリアル変換されること無くＤＡＣ３に出
力され、且つ、液晶表示装置６を駆動する際に使用され
る駆動回路１内のＤＡＣ３及びバッファ回路４の各総数
が夫々データバスライン１３の本数よりも少ない。
【００３５】このように、駆動回路１における消費電力
のかなりの部分を占める出力段のＤＡＣ３やバッファ回
路４の各総数をデータバスライン１３の本数よりも大幅
に少なくした上で、時分割で各データバスライン１３に
順次接続して電圧の書込みを行う構成としたので、バッ
ファ回路４に流れるアイドリング電流の合計を減らしト
ータルの消費電力を低減でき、アクティブマトリクス型
の液晶表示装置６における消費電力を低減することがで
きる。
のかなりの部分を占める出力段のＤＡＣ３やバッファ回
路４の各総数をデータバスライン１３の本数よりも大幅
に少なくした上で、時分割で各データバスライン１３に
順次接続して電圧の書込みを行う構成としたので、バッ
ファ回路４に流れるアイドリング電流の合計を減らしト
ータルの消費電力を低減でき、アクティブマトリクス型
の液晶表示装置６における消費電力を低減することがで
きる。
【００３６】本実施形態例では、第１及び第２のシフト
レジスタ９、１０と、各ブロック毎にｍ個が配置された
アナログスイッチ１１とを第１の基板７上にポリシリコ
ンＴＦＴを用いて直接に形成した例を挙げたが、本発明
はこれに限定されない。つまり、第１の基板７上に単結
晶シリコンで同等の動作を行う回路を形成し、或いは、
別途同等の動作を行うＩＣをゲートバスライン及びデー
タバスラインに夫々接続した構成としても、本発明の特
徴である低消費電力の特性を失うことなく、同様の動作
を行うことができる。
レジスタ９、１０と、各ブロック毎にｍ個が配置された
アナログスイッチ１１とを第１の基板７上にポリシリコ
ンＴＦＴを用いて直接に形成した例を挙げたが、本発明
はこれに限定されない。つまり、第１の基板７上に単結
晶シリコンで同等の動作を行う回路を形成し、或いは、
別途同等の動作を行うＩＣをゲートバスライン及びデー
タバスラインに夫々接続した構成としても、本発明の特
徴である低消費電力の特性を失うことなく、同様の動作
を行うことができる。
【００３７】また、本実施形態例では、フレームメモリ
２とＤＡＣ３とがダイレクトに接続された例を示した
が、本発明はこれに限らず、フレームメモリ２とＤＡＣ
３との間にバッファ回路を挿入・接続し、このバッファ
回路で画像データを一旦保持した後にＤＡＣ３に出力す
る構成とすることができる。この場合にも、前述と同様
の作用効果を得ることができる。
２とＤＡＣ３とがダイレクトに接続された例を示した
が、本発明はこれに限らず、フレームメモリ２とＤＡＣ
３との間にバッファ回路を挿入・接続し、このバッファ
回路で画像データを一旦保持した後にＤＡＣ３に出力す
る構成とすることができる。この場合にも、前述と同様
の作用効果を得ることができる。
【００３８】次に、本実施形態例に係る具体例について
詳細に説明する。図５は、本発明を１６０×１２０×３
（ＲＧＢ）ドットのアクティブマトリクス型ＬＣＤに使
用した場合のブロックダイアグラムであり、波線で囲ん
だ部分６は、ガラス基板上に配置された液晶パネル（液
晶表示装置）である。
詳細に説明する。図５は、本発明を１６０×１２０×３
（ＲＧＢ）ドットのアクティブマトリクス型ＬＣＤに使
用した場合のブロックダイアグラムであり、波線で囲ん
だ部分６は、ガラス基板上に配置された液晶パネル（液
晶表示装置）である。
【００３９】液晶表示装置６を駆動する駆動回路１は、
画像データを記憶する少なくとも１２０×１６０×３×
６ビットの記憶容量を有するフレームメモリ２５と、フ
レームメモリ２５からのディジタルデータをアナログ電
圧に変換する６個のＤＡＣ２７とを備える。駆動回路１
は更に、フレームメモリ２５、ＤＡＣ２７及びシフトレ
ジスタ２２、２４を夫々制御するロジックコントローラ
２６と、ＤＡＣ２７からのアナログ電圧をアナログスイ
ッチＳＷを介してデータバスライン１９に供給する際の
電流アンプとして動作する６個のバッファ回路（ボルテ
ージホロワ回路）２８と、ゲートのオン電圧を発生させ
るＤＣ-ＤＣコンバータ２９とを有する。
画像データを記憶する少なくとも１２０×１６０×３×
６ビットの記憶容量を有するフレームメモリ２５と、フ
レームメモリ２５からのディジタルデータをアナログ電
圧に変換する６個のＤＡＣ２７とを備える。駆動回路１
は更に、フレームメモリ２５、ＤＡＣ２７及びシフトレ
ジスタ２２、２４を夫々制御するロジックコントローラ
２６と、ＤＡＣ２７からのアナログ電圧をアナログスイ
ッチＳＷを介してデータバスライン１９に供給する際の
電流アンプとして動作する６個のバッファ回路（ボルテ
ージホロワ回路）２８と、ゲートのオン電圧を発生させ
るＤＣ-ＤＣコンバータ２９とを有する。
【００４０】また、液晶表示装置６における表示部４０
は、行列方向に延在する複数のゲートバスライン１８及
びデータバスライン１９を有する。表示部４０では、ゲ
ートバスライン１８及びデータバスライン１９の各交差
部分に、液晶を介して２つの電極が形成された画素電極
（画素容量）２０と、ゲートバスライン１８が選択され
たときデータバスライン１９に印加されたアナログ電圧
を画素容量２０に供給するＴＦＴ２１とが配設される。
は、行列方向に延在する複数のゲートバスライン１８及
びデータバスライン１９を有する。表示部４０では、ゲ
ートバスライン１８及びデータバスライン１９の各交差
部分に、液晶を介して２つの電極が形成された画素電極
（画素容量）２０と、ゲートバスライン１８が選択され
たときデータバスライン１９に印加されたアナログ電圧
を画素容量２０に供給するＴＦＴ２１とが配設される。
【００４１】ガラス基板上には、１６０本のゲートバス
ライン１８を順次に選択するための１６０段の第１のシ
フトレジスタ２２と、６個づつのブロックが６０組配列
された計３６０個（１２０×３）のアナログスイッチＳ
Ｗ１〜ＳＷ３６０と、アナログスイッチＳＷの各ブロッ
クに駆動信号を夫々与えるための６０段（３６０／６）
の第２のシフトレジスタ２４とが配置される。
ライン１８を順次に選択するための１６０段の第１のシ
フトレジスタ２２と、６個づつのブロックが６０組配列
された計３６０個（１２０×３）のアナログスイッチＳ
Ｗ１〜ＳＷ３６０と、アナログスイッチＳＷの各ブロッ
クに駆動信号を夫々与えるための６０段（３６０／６）
の第２のシフトレジスタ２４とが配置される。
【００４２】次に、本具体例の駆動回路による液晶表示
装置の動作を図５〜図７を参照して説明する。図６は、
第１のシフトレジスタ２２側の各信号のタイミングチャ
ート、図７は、主に第２のシフトレジスタ２４側の各信
号のタイミングチャートを夫々示す。本具体例では、デ
ィスプレイのフレーム周波数を４０Ｈｚとし、ガラス基
板上のトランジスタには、ｎ-ｃｈの移動度が４０（ｃ
ｍ2／Ｖ・ｓ）、ｐ-ｃｈの移動度が２０（ｃｍ2／Ｖ・
ｓ）であるポリシリコンＴＦＴを用いた。
装置の動作を図５〜図７を参照して説明する。図６は、
第１のシフトレジスタ２２側の各信号のタイミングチャ
ート、図７は、主に第２のシフトレジスタ２４側の各信
号のタイミングチャートを夫々示す。本具体例では、デ
ィスプレイのフレーム周波数を４０Ｈｚとし、ガラス基
板上のトランジスタには、ｎ-ｃｈの移動度が４０（ｃ
ｍ2／Ｖ・ｓ）、ｐ-ｃｈの移動度が２０（ｃｍ2／Ｖ・
ｓ）であるポリシリコンＴＦＴを用いた。
【００４３】図６に示すように、スタートパルスGSTが
駆動回路１に入力されると、以下、周期１５６μｓのク
ロック信号GCLKに同期して、第１のシフトレジスタ２２
の各段から選択信号GOUT1、GOUT2、……、GOUT160が順
次に出力される。このとき、１番目の選択信号GOUT1の
パルスが出力されている１５６μｓの期間では、図７に
示すように、第２のシフトレジスタ２４の出力（駆動信
号）が、クロック信号DCLKに同期してDOUT1、DOUT2、…
…、DOUT59、DOUT60の順序で、２.６μｓ周期で順次に
出力される。このため、所定のタイミングで順次に出力
される各駆動信号DOUTによって、各ブロック毎に、６個
づつのアナログスイッチＳＷが一斉にオンとなる。
駆動回路１に入力されると、以下、周期１５６μｓのク
ロック信号GCLKに同期して、第１のシフトレジスタ２２
の各段から選択信号GOUT1、GOUT2、……、GOUT160が順
次に出力される。このとき、１番目の選択信号GOUT1の
パルスが出力されている１５６μｓの期間では、図７に
示すように、第２のシフトレジスタ２４の出力（駆動信
号）が、クロック信号DCLKに同期してDOUT1、DOUT2、…
…、DOUT59、DOUT60の順序で、２.６μｓ周期で順次に
出力される。このため、所定のタイミングで順次に出力
される各駆動信号DOUTによって、各ブロック毎に、６個
づつのアナログスイッチＳＷが一斉にオンとなる。
【００４４】例えば、駆動信号DOUT1の出力時には、DOU
T1に接続されたブロックのアナログスイッチＳＷ１〜Ｓ
Ｗ６が導通し、バッファ回路２８からの出力（アナログ
電圧V1〜V6）を、列方向に連続する各データバスライン
１９に供給する。次いで、駆動信号DOUT2の出力時に
は、DOUT2に接続されたブロックのアナログスイッチＳ
Ｗ７〜ＳＷ１２が導通し、バッファ回路２８からの出力
をデータバスライン１９に供給する。
T1に接続されたブロックのアナログスイッチＳＷ１〜Ｓ
Ｗ６が導通し、バッファ回路２８からの出力（アナログ
電圧V1〜V6）を、列方向に連続する各データバスライン
１９に供給する。次いで、駆動信号DOUT2の出力時に
は、DOUT2に接続されたブロックのアナログスイッチＳ
Ｗ７〜ＳＷ１２が導通し、バッファ回路２８からの出力
をデータバスライン１９に供給する。
【００４５】引き続き、選択信号GOUT1の１５６μｓの
出力間に、第２のシフトレジスタ２４の出力DOUT60まで
接続されたアナログスイッチＳＷ８〜ＳＷ３６０が６個
の各ブロック毎に順次にオンとなり、アナログ電圧V1〜
V6が、各ブロックを介してその対応する６本づつのデー
タバスライン１９に順次に供給される。これにより、３
６０本のデータバスライン１９の全てが駆動されること
になる。
出力間に、第２のシフトレジスタ２４の出力DOUT60まで
接続されたアナログスイッチＳＷ８〜ＳＷ３６０が６個
の各ブロック毎に順次にオンとなり、アナログ電圧V1〜
V6が、各ブロックを介してその対応する６本づつのデー
タバスライン１９に順次に供給される。これにより、３
６０本のデータバスライン１９の全てが駆動されること
になる。
【００４６】以下、選択信号GOUT2〜GOUT160で選択され
た期間においても同様の動作が行われ、これが繰り返さ
れることによって表示部４０への一連の表示が実行され
る。
た期間においても同様の動作が行われ、これが繰り返さ
れることによって表示部４０への一連の表示が実行され
る。
【００４７】図８は、アナログ電圧が印加された画素電
極２０におけるＴＦＴ２１側の電極の電圧と時間との関
係を示すタイミングチャートである。或るゲートバスラ
イン１８の選択状態においてこのバスライン１８に接続
されたＴＦＴ２１に、その対応するデータバスライン１
９からのアナログ電圧が印加されたとき、その対応する
画素電極２０では、ＴＦＴ２１側の電極の電圧Ｖｐが、
アナログスイッチＳＷが非選択（オフ）になる前にデー
タバスライン１９の電圧とほぼ等しくなる。このため、
アナログスイッチＳＷがオフになっても、データバスラ
イン１９の寄生容量と画素容量との間における電荷の再
分配は殆ど発生せず、従って、画素容量の電圧は変動し
ない。
極２０におけるＴＦＴ２１側の電極の電圧と時間との関
係を示すタイミングチャートである。或るゲートバスラ
イン１８の選択状態においてこのバスライン１８に接続
されたＴＦＴ２１に、その対応するデータバスライン１
９からのアナログ電圧が印加されたとき、その対応する
画素電極２０では、ＴＦＴ２１側の電極の電圧Ｖｐが、
アナログスイッチＳＷが非選択（オフ）になる前にデー
タバスライン１９の電圧とほぼ等しくなる。このため、
アナログスイッチＳＷがオフになっても、データバスラ
イン１９の寄生容量と画素容量との間における電荷の再
分配は殆ど発生せず、従って、画素容量の電圧は変動し
ない。
【００４８】本具体例においても、フレームメモリ２
５、ＤＡＣ２７、バッファ回路２８、及びロジックコン
トローラ２６が、単一のＩＣチップに内蔵されて、コン
パクトに構成されていると同時に、更に各回路間の配線
の寄生容量が別々のチップに形成され接続された場合に
比較して大幅に低減しているので、これに起因する消費
電力を削減することができる。
５、ＤＡＣ２７、バッファ回路２８、及びロジックコン
トローラ２６が、単一のＩＣチップに内蔵されて、コン
パクトに構成されていると同時に、更に各回路間の配線
の寄生容量が別々のチップに形成され接続された場合に
比較して大幅に低減しているので、これに起因する消費
電力を削減することができる。
【００４９】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の液晶表示装置の駆動回路及
び該回路で駆動される液晶表示装置は、上記実施形態例
の構成にのみ限定されるものではなく、上記実施形態例
の構成から種々の修正及び変更を施した液晶表示装置の
駆動回路及び該回路で駆動される液晶表示装置も、本発
明の範囲に含まれる。
づいて説明したが、本発明の液晶表示装置の駆動回路及
び該回路で駆動される液晶表示装置は、上記実施形態例
の構成にのみ限定されるものではなく、上記実施形態例
の構成から種々の修正及び変更を施した液晶表示装置の
駆動回路及び該回路で駆動される液晶表示装置も、本発
明の範囲に含まれる。
【００５０】
【発明の効果】以上説明したように、本発明によると、
従来に比して低消費電力で液晶表示装置を駆動できる駆
動回路、及び該駆動回路によって駆動される液晶表示装
置を得ることができる。
従来に比して低消費電力で液晶表示装置を駆動できる駆
動回路、及び該駆動回路によって駆動される液晶表示装
置を得ることができる。
【図１】本発明の一実施形態例に係る駆動回路及び液晶
表示装置の全体構成を示すブロックダイアグラムであ
る。
表示装置の全体構成を示すブロックダイアグラムであ
る。
【図２】図１の構成をより詳細に示すブロックダイアグ
ラムである。
ラムである。
【図３】本実施形態例に係る第１のシフトレジスタ側の
各信号を示すタイミングチャートである。
各信号を示すタイミングチャートである。
【図４】本実施形態例に係る主に第２のシフトレジスタ
側の各信号を示すタイミングチャートである。
側の各信号を示すタイミングチャートである。
【図５】本発明の具体例における液晶表示装置及びその
駆動回路の全体構成を示すブロックダイアグラムであ
る。
駆動回路の全体構成を示すブロックダイアグラムであ
る。
【図６】具体例における第１のシフトレジスタ側の各信
号を示すタイミングチャートである。
号を示すタイミングチャートである。
【図７】具体例における主に第２のシフトレジスタ側の
各信号を示すタイミングチャートである。
各信号を示すタイミングチャートである。
【図８】具体例における駆動時のデータバスラインと画
素電極の双方の電圧変化の様子を示す図である。
素電極の双方の電圧変化の様子を示す図である。
【図９】従来の液晶表示装置を駆動するデータドライバ
ＩＣを示すブロックダイアグラムである。
ＩＣを示すブロックダイアグラムである。
【図１０】従来の別のデータドライバＩＣを示すブロッ
クダイアグラムである。
クダイアグラムである。
１：駆動回路 ２、２５：フレームメモリ ３、２７：ＤＡＣ ４、２８：バッファ回路 ５、２６：ロジックコントローラ ６：液晶表示装置 ７：第１の基板 ８：第２の基板 ９、２２：第１のシフトレジスタ １０、２４：第２のシフトレジスタ １１、ＳＷ：アナログスイッチ １２、１８：ゲートバスライン １３、１９：データバスライン １４、２０：画素電極 １５、２１：ＴＦＴ １６：共通電極 ２９：ＤＣ-ＤＣコンバータ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NC09 NC11 NC15 NC21 NC22 NC29 ND39 5C006 AA16 AC02 AC24 AF01 AF69 AF82 BB16 BC03 BC06 BC13 BC16 BF02 BF03 BF25 BF49 FA43 FA47 5C080 AA10 BB05 DD22 DD26 DD30 FF01 FF09 JJ02 JJ04 KK02
Claims (4)
- 【請求項１】 相互に直交する複数のゲートバスライン
及び複数のデータバスラインと、前記ゲートバスライン
及び前記データバスラインの各交差部分にスイッチング
素子を介して接続されてマトリクス状に配置された複数
の画素電極とを有する第１の基板と、該第１の基板の前
記画素電極に対向して設けられた第２の基板と、前記第
１の基板と前記第２の基板とによって挟持された液晶セ
ルとを備えた液晶表示装置を駆動する駆動回路におい
て、 画像データを記憶するフレームメモリと、該フレームメ
モリからのディジタルデータをアナログ信号に変換する
ディジタルアナログ変換器と、該ディジタルアナログ変
換器の出力を電流増幅して出力するバッファ回路と、外
部からのロジック信号に応答して前記フレームメモリ、
前記ディジタルアナログ変換器、及び外部回路を制御す
る制御回路とを備え、 前記フレームメモリに記憶された前記画像データはパラ
レル−シリアル変換されること無く前記ディジタルアナ
ログ変換器に出力され、且つ、前記液晶表示装置を駆動
する際に使用される前記駆動回路内の前記ディジタルア
ナログ変換器及び前記バッファ回路の各総数が夫々前記
データバスラインの本数よりも少ないことを特徴とする
液晶表示装置の駆動回路。 - 【請求項２】 前記フレームメモリ、前記ディジタルア
ナログ変換器、前記バッファ回路、及び前記制御回路が
同一のウェハ内に形成されていることを特徴とする請求
項１に記載の液晶表示装置の駆動回路。 - 【請求項３】 請求項１又は２に記載の駆動回路によっ
て駆動される液晶表示装置であって、 ゲートバスライン駆動用の第１のシフトレジスタ回路
と、データバスライン駆動用の第２のシフトレジスタ回
路と、前記データバスラインに夫々接続された複数のア
ナログスイッチとを備え、 前記第１のシフトレジスタ回路の出力が前記ゲートバス
ラインに接続され、前記アナログスイッチの制御端子は
ｍ本づつ（ｍは自然数）まとめられて前記第２のシフト
レジスタ回路の出力に接続され、 前記制御回路からの信号によって前記第１及び第２のシ
フトレジスタ回路が夫々制御され、前記バッファ回路の
出力が前記アナログスイッチに接続されることを特徴と
する液晶表示装置。 - 【請求項４】 前記第１のシフトレジスタ回路、前記第
２のシフトレジスタ回路、及び前記アナログスイッチ
が、前記第１の基板上及び第２の基板上の少なくとも一
方に、ポリシリコン薄膜電界効果型トランジスタにより
形成されたことを特徴とする請求項３に記載の液晶表示
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000149243A JP2001331152A (ja) | 2000-05-22 | 2000-05-22 | 液晶表示装置の駆動回路及び該回路で駆動される液晶表示装置 |
| KR10-2001-0027979A KR100430451B1 (ko) | 2000-05-22 | 2001-05-22 | 액정 디스플레이 장치의 구동 회로와 이 회로에 의해구동되는 액정 디스플레이 장치 |
| US09/861,650 US6795051B2 (en) | 2000-05-22 | 2001-05-22 | Driving circuit of liquid crystal display and liquid crystal display driven by the same circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000149243A JP2001331152A (ja) | 2000-05-22 | 2000-05-22 | 液晶表示装置の駆動回路及び該回路で駆動される液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008310892A Division JP2009058977A (ja) | 2008-12-05 | 2008-12-05 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001331152A true JP2001331152A (ja) | 2001-11-30 |
Family
ID=18655130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000149243A Pending JP2001331152A (ja) | 2000-05-22 | 2000-05-22 | 液晶表示装置の駆動回路及び該回路で駆動される液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2001331152A (ja) |
| KR (1) | KR100430451B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100598740B1 (ko) | 2003-12-11 | 2006-07-10 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 |
| JP2009109835A (ja) * | 2007-10-31 | 2009-05-21 | Nec Electronics Corp | 液晶表示装置、ｌｃｄドライバ、及びｌｃｄドライバの動作方法 |
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| US7116738B1 (en) * | 2001-10-12 | 2006-10-03 | Cisco Technology, Inc. | Data synchronization apparatus and method |
| KR100815897B1 (ko) * | 2001-10-13 | 2008-03-21 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 데이터 구동 장치 및 방법 |
| KR100864917B1 (ko) * | 2001-11-03 | 2008-10-22 | 엘지디스플레이 주식회사 | 액정표시장치의 데이터 구동 장치 및 방법 |
| KR100488969B1 (ko) * | 2002-07-16 | 2005-05-11 | 현대모비스 주식회사 | 디지털 아날로그변환기에 의하여 제어되는 박막트랜지스터 액정표시장치 |
| JP2004198928A (ja) * | 2002-12-20 | 2004-07-15 | Seiko Epson Corp | 液晶駆動用ドライバ及びそのドライブ方法 |
| TWI289821B (en) * | 2003-02-10 | 2007-11-11 | Himax Tech Ltd | Data driver for liquid crystal display panel |
| TWI311738B (en) * | 2003-04-04 | 2009-07-01 | Via Tech Inc | Display system and driving method thereof |
| KR100547450B1 (ko) * | 2003-06-23 | 2006-01-31 | 신코엠 주식회사 | 디스플레이 패널 구동용 메모리 장치 및 그 구동방법 |
| JP2005156766A (ja) * | 2003-11-25 | 2005-06-16 | Nec Corp | 表示システムおよびそれを用いた電子機器 |
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| KR100670136B1 (ko) * | 2004-10-08 | 2007-01-16 | 삼성에스디아이 주식회사 | 데이터 구동장치 및 이를 이용한 발광 표시 장치 |
| KR100611508B1 (ko) | 2005-01-31 | 2006-08-11 | 삼성전자주식회사 | 채널을 분리하여 출력하는 디스플레이 구동 회로,디스플레이 구동 방법 및 전류 샘플/홀드 회로 |
| CN101303490B (zh) * | 2007-05-09 | 2010-05-26 | 群康科技(深圳)有限公司 | 液晶显示器及其公共电压调整方法 |
| CN113593492B (zh) * | 2021-07-15 | 2022-10-04 | Tcl华星光电技术有限公司 | 显示面板的驱动系统及显示面板的驱动方法 |
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| JP2743683B2 (ja) * | 1991-04-26 | 1998-04-22 | 松下電器産業株式会社 | 液晶駆動装置 |
| JPH05204339A (ja) * | 1992-01-27 | 1993-08-13 | Hitachi Ltd | 液晶駆動装置 |
| JPH09230834A (ja) * | 1996-02-27 | 1997-09-05 | Sony Corp | アクティブマトリクス表示装置 |
| JPH1021332A (ja) | 1996-07-03 | 1998-01-23 | Tamura Electric Works Ltd | 非線形正規化方法 |
| KR100202171B1 (ko) * | 1996-09-16 | 1999-06-15 | 구본준 | 엘씨디 패널 구동 회로 |
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-
2000
- 2000-05-22 JP JP2000149243A patent/JP2001331152A/ja active Pending
-
2001
- 2001-05-22 KR KR10-2001-0027979A patent/KR100430451B1/ko active IP Right Grant
- 2001-05-22 US US09/861,650 patent/US6795051B2/en not_active Expired - Lifetime
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