JPH09230834A - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
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- JPH09230834A JPH09230834A JP8067080A JP6708096A JPH09230834A JP H09230834 A JPH09230834 A JP H09230834A JP 8067080 A JP8067080 A JP 8067080A JP 6708096 A JP6708096 A JP 6708096A JP H09230834 A JPH09230834 A JP H09230834A
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- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【課題】 アクティブマトリクス表示装置の周辺部に一
体形成される駆動回路の構造を改善して表示不良を抑制
する。 【解決手段】 アクティブマトリクス表示装置は、互い
に直交して画面内に配された複数のゲート線Ｘ及び複数
のデータ線Ｙと、両者の各交点部に配されゲート線Ｘ及
びデータ線Ｙを介して選択駆動される画素ＬＣを備えて
いる。又、垂直駆動回路１が画面外に配され、各ゲート
線Ｘを逐次選択する為の選択パルスを出力する。さらに
水平駆動回路２が同じく画面外に配され各データ線Ｙを
逐次選択する為の選択パルスφを出力する。この水平駆
動回路２は外部から入力されるクロック信号ＨＣＫを計
数して逐次アドレス信号を出力するアドレスカウンタ４
と、このアドレス信号を解読して逐次選択パルスφを出
力する複数のアドレスデコーダ５とを備えている。
体形成される駆動回路の構造を改善して表示不良を抑制
する。 【解決手段】 アクティブマトリクス表示装置は、互い
に直交して画面内に配された複数のゲート線Ｘ及び複数
のデータ線Ｙと、両者の各交点部に配されゲート線Ｘ及
びデータ線Ｙを介して選択駆動される画素ＬＣを備えて
いる。又、垂直駆動回路１が画面外に配され、各ゲート
線Ｘを逐次選択する為の選択パルスを出力する。さらに
水平駆動回路２が同じく画面外に配され各データ線Ｙを
逐次選択する為の選択パルスφを出力する。この水平駆
動回路２は外部から入力されるクロック信号ＨＣＫを計
数して逐次アドレス信号を出力するアドレスカウンタ４
と、このアドレス信号を解読して逐次選択パルスφを出
力する複数のアドレスデコーダ５とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明はマトリクス状に配列
した画素とその周辺に設けられた駆動回路とが一体的に
形成されたアクティブマトリクス表示装置に関する。よ
り詳しくは、周辺の駆動回路の構造に関する。
した画素とその周辺に設けられた駆動回路とが一体的に
形成されたアクティブマトリクス表示装置に関する。よ
り詳しくは、周辺の駆動回路の構造に関する。
【０００２】
【従来の技術】図６を参照して従来のアクティブマトリ
クス表示装置の一例を簡潔に説明する。図示する様に、
表示装置は行列配置した画素ＬＣを有している。個々の
画素ＬＣは一方の基板側に設けられた画素電極と他方の
基板側に設けられた対向電極との間に液晶等の電気光学
物質を挟持して構成される。対向電極には所定の対向電
圧Ｖｃｏｍが印加される。個々の画素ＬＣには付加容量
Ｃｓが平列して接続される。又、各画素ＬＣを駆動する
為のスイッチング素子として薄膜トランジスタＴｒが集
積形成されている。行列配置した画素ＬＣの行方向に沿
って、ゲート線Ｘが配設されていると共に、これと直交
する列方向に沿ってデータ線Ｙが配設されている。個々
の薄膜トランジスタＴｒのソース電極は対応するデータ
線Ｙに接続され、ドレイン電極は対応する画素電極に接
続され、ゲート電極は対応するゲート線Ｘに接続されて
いる。
クス表示装置の一例を簡潔に説明する。図示する様に、
表示装置は行列配置した画素ＬＣを有している。個々の
画素ＬＣは一方の基板側に設けられた画素電極と他方の
基板側に設けられた対向電極との間に液晶等の電気光学
物質を挟持して構成される。対向電極には所定の対向電
圧Ｖｃｏｍが印加される。個々の画素ＬＣには付加容量
Ｃｓが平列して接続される。又、各画素ＬＣを駆動する
為のスイッチング素子として薄膜トランジスタＴｒが集
積形成されている。行列配置した画素ＬＣの行方向に沿
って、ゲート線Ｘが配設されていると共に、これと直交
する列方向に沿ってデータ線Ｙが配設されている。個々
の薄膜トランジスタＴｒのソース電極は対応するデータ
線Ｙに接続され、ドレイン電極は対応する画素電極に接
続され、ゲート電極は対応するゲート線Ｘに接続されて
いる。
【０００３】この表示装置はさらに垂直駆動回路１０１
と水平駆動回路１０２を内蔵している。垂直駆動回路１
０１はゲート線Ｘに対して選択パルスを逐次出力し、同
一ゲート線上の薄膜トランジスタＴｒを導通状態にし行
単位で画素ＬＣを線順次走査する。垂直駆動回路１０１
は外部のタイミングジェネレータから入力される垂直ス
タート信号ＶＳＴを同じくタイミングジェネレータから
入力される垂直クロック信号ＶＣＫに同期して順次転送
する事により前述した選択パルスを出力する。一方、水
平駆動回路１０２は個々のデータ線Ｙに接続されたスイ
ッチＨＳＷの開閉制御を行なう。なお、各データ線Ｙに
はこのスイッチＨＳＷを介してＲ，Ｇ，Ｂの各三原色成
分に分かれた映像信号ＳＩＧが供給される。水平駆動回
路１０２は外部のタイミングジェネレータから入力され
る水平クロック信号ＨＣＫに同期して同じくタイミング
ジェネレータから入力される水平スタート信号ＨＳＴを
一水平期間内で順次転送する事により選択パルスを出力
し、スイッチＨＳＷを開閉制御する。これにより、一水
平期間毎選択された行の画素ＬＣに対して映像信号を書
き込む。
と水平駆動回路１０２を内蔵している。垂直駆動回路１
０１はゲート線Ｘに対して選択パルスを逐次出力し、同
一ゲート線上の薄膜トランジスタＴｒを導通状態にし行
単位で画素ＬＣを線順次走査する。垂直駆動回路１０１
は外部のタイミングジェネレータから入力される垂直ス
タート信号ＶＳＴを同じくタイミングジェネレータから
入力される垂直クロック信号ＶＣＫに同期して順次転送
する事により前述した選択パルスを出力する。一方、水
平駆動回路１０２は個々のデータ線Ｙに接続されたスイ
ッチＨＳＷの開閉制御を行なう。なお、各データ線Ｙに
はこのスイッチＨＳＷを介してＲ，Ｇ，Ｂの各三原色成
分に分かれた映像信号ＳＩＧが供給される。水平駆動回
路１０２は外部のタイミングジェネレータから入力され
る水平クロック信号ＨＣＫに同期して同じくタイミング
ジェネレータから入力される水平スタート信号ＨＳＴを
一水平期間内で順次転送する事により選択パルスを出力
し、スイッチＨＳＷを開閉制御する。これにより、一水
平期間毎選択された行の画素ＬＣに対して映像信号を書
き込む。
【０００４】図７は水平駆動回路の具体的な構成例を示
すブロック図である。なお、垂直駆動回路も同様な構成
を有している。この水平駆動回路は図６に示したスイッ
チＨＳＷを順次開閉制御する為の選択パルスφを出力す
るものである。回路構成は画素の列数に相当する段数の
Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ）を多段直列接続し
たものである。クロック信号ＨＣＫでスタート信号ＨＳ
Ｔを順次転送し選択パルスφを出力する。
すブロック図である。なお、垂直駆動回路も同様な構成
を有している。この水平駆動回路は図６に示したスイッ
チＨＳＷを順次開閉制御する為の選択パルスφを出力す
るものである。回路構成は画素の列数に相当する段数の
Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ）を多段直列接続し
たものである。クロック信号ＨＣＫでスタート信号ＨＳ
Ｔを順次転送し選択パルスφを出力する。
【０００５】
【発明が解決しようとする課題】マトリクス状の画素か
らなる画面に加え周辺の駆動回路を内蔵したアクティブ
マトリクス表示装置においても、その大画面化及び高解
像度化が進んでいる。この場合、駆動回路を構成するシ
フトレジスタに含まれるＤ−Ｆ／Ｆの接続段数が増加す
る。仮に、図７に示す様に直列接続されたＤ−Ｆ／Ｆの
一部もしくは接続個所で欠陥が生じると、ＨＳＴは欠陥
個所以降に転送されなくなり、その後段の全てで選択パ
ルスの出力が行なわれなくなる。従ってこの後段に属す
る画面の部分に画像信号を書き込む事ができず致命的な
表示不良となってしまう。又、従来の様にシフトレジス
タを用いた駆動回路では選択パルスの出力順次が画一的
となり、画面に対して多様な表示を行なう事が困難であ
る。
らなる画面に加え周辺の駆動回路を内蔵したアクティブ
マトリクス表示装置においても、その大画面化及び高解
像度化が進んでいる。この場合、駆動回路を構成するシ
フトレジスタに含まれるＤ−Ｆ／Ｆの接続段数が増加す
る。仮に、図７に示す様に直列接続されたＤ−Ｆ／Ｆの
一部もしくは接続個所で欠陥が生じると、ＨＳＴは欠陥
個所以降に転送されなくなり、その後段の全てで選択パ
ルスの出力が行なわれなくなる。従ってこの後段に属す
る画面の部分に画像信号を書き込む事ができず致命的な
表示不良となってしまう。又、従来の様にシフトレジス
タを用いた駆動回路では選択パルスの出力順次が画一的
となり、画面に対して多様な表示を行なう事が困難であ
る。
【０００６】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かるアクティブマトリクス表示装置は、互いに直交して
画面内に配された複数のゲート線及び複数のデータ線
と、両者の各交点部に配されゲート線及びデータ線を介
して選択駆動される画素とを含んでいる。又、画面外に
配され各ゲート線を逐次選択する選択パルスを出力する
第１の駆動回路（垂直駆動回路）と、同じく画面外に配
され各データ線を逐次選択する選択パルスを出力する第
２の駆動回路（水平駆動回路）とが同一基板上に一体的
に形成されている。かかる構成において、第１及び／又
は第２の駆動回路はアドレスカウンタとアドレスデコー
ダとで構成されている。アドレスカウンタは外部のタイ
ミングジェネレータ等から入力されるクロック信号を計
数して逐次アドレス信号を出力する。アドレスデコーダ
は該アドレス信号を解読して逐次選択パルスを出力す
る。具体的には、前記アドレスカウンタは該アドレス信
号をパラレルビットデータとしてアドレス線に供給し、
各アドレスデコーダは該アドレス線に共通接続され該パ
ラレルビットデータを解読して自己に割り当てられたア
ドレス信号が入力された時選択パルスを出力する。場合
によっては、前記駆動回路は複数のアドレスデコーダを
ブロック単位でまとめて選択するセレクタと、各ブロッ
ク単位を選択指定するブロックデコーダとを含んでい
る。この場合、前記アドレスカウンタはアドレス信号を
上位アドレス信号と下位アドレス信号に分けて供給す
る。一方、前記ブロックデコーダは上位アドレス信号を
解読して指定されたブロック単位に属するセレクタを介
して該ブロックに属するアドレスデコーダを選択する。
該選択されたアドレスデコーダは下位アドレス信号を解
読して選択パルスを逐次出力する。一応用例では、前記
アドレスカウンタは外部から入力されたクロック信号を
計数してアドレス信号を出力する際昇順と降順を切り換
え可能であり、これに応じて画面が正転表示と逆転表示
で切り換え可能である。他の応用例では、前記アドレス
カウンタは外部から入力されたクロック信号を計数して
アドレス信号を出力する際計数範囲を可変設定可能であ
り、これに応じて画面が部分的に表示される。
題を解決する為以下の手段を講じた。即ち、本発明にか
かるアクティブマトリクス表示装置は、互いに直交して
画面内に配された複数のゲート線及び複数のデータ線
と、両者の各交点部に配されゲート線及びデータ線を介
して選択駆動される画素とを含んでいる。又、画面外に
配され各ゲート線を逐次選択する選択パルスを出力する
第１の駆動回路（垂直駆動回路）と、同じく画面外に配
され各データ線を逐次選択する選択パルスを出力する第
２の駆動回路（水平駆動回路）とが同一基板上に一体的
に形成されている。かかる構成において、第１及び／又
は第２の駆動回路はアドレスカウンタとアドレスデコー
ダとで構成されている。アドレスカウンタは外部のタイ
ミングジェネレータ等から入力されるクロック信号を計
数して逐次アドレス信号を出力する。アドレスデコーダ
は該アドレス信号を解読して逐次選択パルスを出力す
る。具体的には、前記アドレスカウンタは該アドレス信
号をパラレルビットデータとしてアドレス線に供給し、
各アドレスデコーダは該アドレス線に共通接続され該パ
ラレルビットデータを解読して自己に割り当てられたア
ドレス信号が入力された時選択パルスを出力する。場合
によっては、前記駆動回路は複数のアドレスデコーダを
ブロック単位でまとめて選択するセレクタと、各ブロッ
ク単位を選択指定するブロックデコーダとを含んでい
る。この場合、前記アドレスカウンタはアドレス信号を
上位アドレス信号と下位アドレス信号に分けて供給す
る。一方、前記ブロックデコーダは上位アドレス信号を
解読して指定されたブロック単位に属するセレクタを介
して該ブロックに属するアドレスデコーダを選択する。
該選択されたアドレスデコーダは下位アドレス信号を解
読して選択パルスを逐次出力する。一応用例では、前記
アドレスカウンタは外部から入力されたクロック信号を
計数してアドレス信号を出力する際昇順と降順を切り換
え可能であり、これに応じて画面が正転表示と逆転表示
で切り換え可能である。他の応用例では、前記アドレス
カウンタは外部から入力されたクロック信号を計数して
アドレス信号を出力する際計数範囲を可変設定可能であ
り、これに応じて画面が部分的に表示される。
【０００７】本発明では、マトリクス配置した画素から
なる画面と周辺の駆動回路を同一基板上に形成したアク
ティブマトリクス表示装置において、画面に含まれるゲ
ート線及びデータ線の選択をアドレスデコード方式で行
なう事により、従来のシフトレジスタの転送不良による
正常段への画面表示不良を回避する事が可能になる。ア
ドレスカウンタとアドレスデコーダを用いた本発明のア
ドレス方式は基本的にランダムアクセスが可能であり、
複数のデータ線を各々独立して選択する事が可能であ
る。又、複数のゲート線についても夫々独立して選択す
る事が可能になっている。この様に、本発明ではシフト
レジスタを用いずこの代わりにアドレスカウンタとアド
レスデコーダの組み合わせで画面を駆動する為、所望の
画像信号を自在に書き込む事が可能になる。
なる画面と周辺の駆動回路を同一基板上に形成したアク
ティブマトリクス表示装置において、画面に含まれるゲ
ート線及びデータ線の選択をアドレスデコード方式で行
なう事により、従来のシフトレジスタの転送不良による
正常段への画面表示不良を回避する事が可能になる。ア
ドレスカウンタとアドレスデコーダを用いた本発明のア
ドレス方式は基本的にランダムアクセスが可能であり、
複数のデータ線を各々独立して選択する事が可能であ
る。又、複数のゲート線についても夫々独立して選択す
る事が可能になっている。この様に、本発明ではシフト
レジスタを用いずこの代わりにアドレスカウンタとアド
レスデコーダの組み合わせで画面を駆動する為、所望の
画像信号を自在に書き込む事が可能になる。
【０００８】
【発明の実施の形態】以下図面を参照して本発明の最良
な実施形態を詳細に説明する。図１は本発明にかかるア
クティブマトリクス表示装置の基本的な構成を示すブロ
ック図である。図示する様に、本アクティブマトリクス
表示装置は互いに直交して画面内に配された複数のゲー
ト線Ｘ及び複数のデータ線Ｙと、両者の各交点部に配さ
れゲート線Ｘ及びデータ線Ｙを介して選択駆動される画
素ＬＣとを含んでいる。画素ＬＣは一方の基板側に設け
られた画素電極と他方の基板側に設けられた対向電極と
の間に液晶等の電気光学物質を挟持して構成される。対
向電極には所定の対向電圧Ｖｃｏｍが印加される。個々
の画素ＬＣには付加容量Ｃｓが平列して接続される。
又、各画素ＬＣを駆動する為のスイッチング素子とし
て、薄膜トランジスタＴｒが集積形成されている。個々
の薄膜トランジスタＴｒのソース電極は対応するデータ
線Ｙに接続され、ドレイン電極は対応する画素電極に接
続され、ゲート電極は対応するゲート線Ｘに接続されて
いる。本アクティブマトリクス表示装置は行列配置した
画素からなる画面の周辺に垂直駆動回路１と水平駆動回
路２とを内蔵している。これらの駆動回路１，２は薄膜
トランジスタＴｒと同一基板上で画面外に集積形成され
ている。垂直駆動回路１は外部のタイミングジェネレー
タから供給される垂直クロック信号ＶＣＫ及び垂直リセ
ット信号ＶＲＴに応じて動作し、各ゲート線Ｘを逐次選
択する為の選択パルスを出力する。水平駆動回路２も外
部のタイミングジェネレータから供給される水平クロッ
ク信号ＨＣＫ及び水平リセット信号ＨＲＴに応じて動作
し、各データ線Ｙを逐次選択する為の選択パルスφを出
力する。具体的には、各データ線ＹはスイッチＨＳＷを
介して共通の入力線３に接続されている。この入力線３
には外部のビデオドライバから画像信号ＳＩＧが供給さ
れる。水平駆動回路２は選択パルスφを順次出力してＨ
ＳＷを開閉制御する。これにより、画像信号ＳＩＧが各
データ線Ｙに順次サンプリングされ、導通状態にある薄
膜トランジスタＴｒを介して画素ＬＣに書き込まれる。
な実施形態を詳細に説明する。図１は本発明にかかるア
クティブマトリクス表示装置の基本的な構成を示すブロ
ック図である。図示する様に、本アクティブマトリクス
表示装置は互いに直交して画面内に配された複数のゲー
ト線Ｘ及び複数のデータ線Ｙと、両者の各交点部に配さ
れゲート線Ｘ及びデータ線Ｙを介して選択駆動される画
素ＬＣとを含んでいる。画素ＬＣは一方の基板側に設け
られた画素電極と他方の基板側に設けられた対向電極と
の間に液晶等の電気光学物質を挟持して構成される。対
向電極には所定の対向電圧Ｖｃｏｍが印加される。個々
の画素ＬＣには付加容量Ｃｓが平列して接続される。
又、各画素ＬＣを駆動する為のスイッチング素子とし
て、薄膜トランジスタＴｒが集積形成されている。個々
の薄膜トランジスタＴｒのソース電極は対応するデータ
線Ｙに接続され、ドレイン電極は対応する画素電極に接
続され、ゲート電極は対応するゲート線Ｘに接続されて
いる。本アクティブマトリクス表示装置は行列配置した
画素からなる画面の周辺に垂直駆動回路１と水平駆動回
路２とを内蔵している。これらの駆動回路１，２は薄膜
トランジスタＴｒと同一基板上で画面外に集積形成され
ている。垂直駆動回路１は外部のタイミングジェネレー
タから供給される垂直クロック信号ＶＣＫ及び垂直リセ
ット信号ＶＲＴに応じて動作し、各ゲート線Ｘを逐次選
択する為の選択パルスを出力する。水平駆動回路２も外
部のタイミングジェネレータから供給される水平クロッ
ク信号ＨＣＫ及び水平リセット信号ＨＲＴに応じて動作
し、各データ線Ｙを逐次選択する為の選択パルスφを出
力する。具体的には、各データ線ＹはスイッチＨＳＷを
介して共通の入力線３に接続されている。この入力線３
には外部のビデオドライバから画像信号ＳＩＧが供給さ
れる。水平駆動回路２は選択パルスφを順次出力してＨ
ＳＷを開閉制御する。これにより、画像信号ＳＩＧが各
データ線Ｙに順次サンプリングされ、導通状態にある薄
膜トランジスタＴｒを介して画素ＬＣに書き込まれる。
【０００９】本発明の特徴事項として、水平駆動回路２
は１個のアドレスカウンタ４と複数個のアドレスデコー
ダ５とを備えている。アドレスカウンタ４は外部から入
力されるクロック信号ＨＣＫを計数して逐次アドレス信
号を出力する。一方、各アドレスデコーダ５はこのアド
レス信号を解読して逐次選択パルスφを出力する。な
お、垂直駆動回路１も同様にアドレスカウンタとアドレ
スデコーダの組み合わせからなる。本例では、アドレス
カウンタ４はアドレス信号をパラレルビットデータＤ
１，Ｄ２，Ｄ３，Ｄ４，…，Ｄｎとしてアドレス線６に
供給する。このアドレスカウンタ４によるクロック信号
ＨＣＫの計数は随時リセット信号ＨＲＴによってリセッ
トされ、一水平期間毎のアドレッシングが繰り返し行な
われる。これに対し、各アドレスデコーダ５はアドレス
線６に共通接続されており、パラレルビットデータＤ
１，Ｄ２，Ｄ３，Ｄ４，…，Ｄｎを解読して、自己に割
り当てられたアドレス信号が入力された時選択パルスφ
を出力する。これにより、スイッチＨＳＷが開閉動作し
外部から入力された画像信号ＳＩＧが対応するデータ線
Ｙにサンプリングされる。
は１個のアドレスカウンタ４と複数個のアドレスデコー
ダ５とを備えている。アドレスカウンタ４は外部から入
力されるクロック信号ＨＣＫを計数して逐次アドレス信
号を出力する。一方、各アドレスデコーダ５はこのアド
レス信号を解読して逐次選択パルスφを出力する。な
お、垂直駆動回路１も同様にアドレスカウンタとアドレ
スデコーダの組み合わせからなる。本例では、アドレス
カウンタ４はアドレス信号をパラレルビットデータＤ
１，Ｄ２，Ｄ３，Ｄ４，…，Ｄｎとしてアドレス線６に
供給する。このアドレスカウンタ４によるクロック信号
ＨＣＫの計数は随時リセット信号ＨＲＴによってリセッ
トされ、一水平期間毎のアドレッシングが繰り返し行な
われる。これに対し、各アドレスデコーダ５はアドレス
線６に共通接続されており、パラレルビットデータＤ
１，Ｄ２，Ｄ３，Ｄ４，…，Ｄｎを解読して、自己に割
り当てられたアドレス信号が入力された時選択パルスφ
を出力する。これにより、スイッチＨＳＷが開閉動作し
外部から入力された画像信号ＳＩＧが対応するデータ線
Ｙにサンプリングされる。
【００１０】以上説明した様に、本発明では例えば水平
駆動回路２において、水平サンプリング用のスイッチＨ
ＳＷをオンさせる為の選択パルスφを、シフトレジスタ
による順次駆動ではなく、アドレスデコード方式によっ
て形成している。外部から入力されるクロック信号によ
りアドレスカウンタ４を動作させ、この出力であるアド
レス信号をデコードする事によって所望の個所のＨＳＷ
をオンさせ画像信号をサンプリング入力する事ができ
る。この様にする事で、アドレスデコーダ５は各データ
線Ｙ毎に独立となり、従来の様なシフトレジスタの転送
不良等による致命的な表示欠陥は回避できる。このアド
レスデコード方式は垂直駆動回路１についても勿論適用
可能である。
駆動回路２において、水平サンプリング用のスイッチＨ
ＳＷをオンさせる為の選択パルスφを、シフトレジスタ
による順次駆動ではなく、アドレスデコード方式によっ
て形成している。外部から入力されるクロック信号によ
りアドレスカウンタ４を動作させ、この出力であるアド
レス信号をデコードする事によって所望の個所のＨＳＷ
をオンさせ画像信号をサンプリング入力する事ができ
る。この様にする事で、アドレスデコーダ５は各データ
線Ｙ毎に独立となり、従来の様なシフトレジスタの転送
不良等による致命的な表示欠陥は回避できる。このアド
レスデコード方式は垂直駆動回路１についても勿論適用
可能である。
【００１１】図２は、図１に示した水平駆動回路の変形
例を示す模式的なブロック図である。対応する部分には
対応する参照番号を付して理解を容易にしている。本例
では複数個のセレクタ７と１個のブロックデコーダ８と
が付加されている。セレクタ７は複数のアドレスデコー
ダ５をブロック９を単位としてまとめて選択するもので
ある。ブロックデコーダ８は各ブロック単位を逐次指定
するものである。この場合、アドレスカウンタ４はアド
レス信号を上位アドレス信号と下位アドレス信号に分け
て供給する。上位アドレス信号はブロックデコーダ８側
に供給され、下位アドレス信号はアドレス線６に供給さ
れる。ブロックデコーダ８は上位アドレス信号を解読し
て指定されたブロック単位に属するセレクタ７を介して
該ブロック９に属するアドレスデコーダ５を選択する。
選択されたアドレスデコーダ５は下位アドレス信号を解
読して選択パルスφを逐次出力する。一般に、アクティ
ブマトリクス表示装置では解像度の増加に伴なってアド
レスを要するデータ線の本数やゲート線の本数が増加す
る。この為、アドレス信号のビット数も大きくなり、ア
ドレス線が増えると共に各アドレスデコーダの素子数も
増加する。これに伴ない、配線パタンが複雑になり歩留
り低下の要因になる。これを避ける為、図２に示した様
にブロック分割して、ブロック毎にアドレスデコードを
行なう様な回路構成を採用している。これにより、解像
度の増加に伴なうパタンの複雑化をある程度解決する事
が可能である。本例の場合、各アドレスデコーダ５の入
力ビット数及びブロックの個数を適切に調整する事で、
全体として最も効率的なパタン設計及び素子設計が可能
なデザインを選択すれば良い。
例を示す模式的なブロック図である。対応する部分には
対応する参照番号を付して理解を容易にしている。本例
では複数個のセレクタ７と１個のブロックデコーダ８と
が付加されている。セレクタ７は複数のアドレスデコー
ダ５をブロック９を単位としてまとめて選択するもので
ある。ブロックデコーダ８は各ブロック単位を逐次指定
するものである。この場合、アドレスカウンタ４はアド
レス信号を上位アドレス信号と下位アドレス信号に分け
て供給する。上位アドレス信号はブロックデコーダ８側
に供給され、下位アドレス信号はアドレス線６に供給さ
れる。ブロックデコーダ８は上位アドレス信号を解読し
て指定されたブロック単位に属するセレクタ７を介して
該ブロック９に属するアドレスデコーダ５を選択する。
選択されたアドレスデコーダ５は下位アドレス信号を解
読して選択パルスφを逐次出力する。一般に、アクティ
ブマトリクス表示装置では解像度の増加に伴なってアド
レスを要するデータ線の本数やゲート線の本数が増加す
る。この為、アドレス信号のビット数も大きくなり、ア
ドレス線が増えると共に各アドレスデコーダの素子数も
増加する。これに伴ない、配線パタンが複雑になり歩留
り低下の要因になる。これを避ける為、図２に示した様
にブロック分割して、ブロック毎にアドレスデコードを
行なう様な回路構成を採用している。これにより、解像
度の増加に伴なうパタンの複雑化をある程度解決する事
が可能である。本例の場合、各アドレスデコーダ５の入
力ビット数及びブロックの個数を適切に調整する事で、
全体として最も効率的なパタン設計及び素子設計が可能
なデザインを選択すれば良い。
【００１２】図３はアドレスデコーダ５の具体的な構成
例を示す模式図である。このアドレスデコーダ５は自己
に割り当てられたアドレスを予め記憶したメモリー１０
を備えている。この例では簡単の為、このメモリー１０
は４ビットメモリーであり、４個のバイナリビットデー
タＭ１，Ｍ２，Ｍ３，Ｍ４を自己のアドレスとして記憶
している。この４ビットメモリ１０の各出力端子には対
応する一致回路１１が接続している。この一致回路１１
は例えば反転出力を有するエクスクルーシブオアゲート
で構成する事ができる。この一致回路１１の他の入力端
子は夫々対応するアドレス線６に接続されており、アド
レスカウンタ４からパラレルビットデータＤ１，Ｄ２，
Ｄ３，Ｄ４のアドレス信号を受け入れる。ビット毎に設
けられた一致回路１１はメモリー１０側のアドレスデー
タＭ１，Ｍ２，Ｍ３，Ｍ４とアドレスカウンタから供給
されるアドレスデータＤ１，Ｄ２，Ｄ３，Ｄ４が一致し
た時、一斉に一致信号を出力し、アンドゲート（ＡＮ
Ｄ）１２から選択パルスφが出力される。
例を示す模式図である。このアドレスデコーダ５は自己
に割り当てられたアドレスを予め記憶したメモリー１０
を備えている。この例では簡単の為、このメモリー１０
は４ビットメモリーであり、４個のバイナリビットデー
タＭ１，Ｍ２，Ｍ３，Ｍ４を自己のアドレスとして記憶
している。この４ビットメモリ１０の各出力端子には対
応する一致回路１１が接続している。この一致回路１１
は例えば反転出力を有するエクスクルーシブオアゲート
で構成する事ができる。この一致回路１１の他の入力端
子は夫々対応するアドレス線６に接続されており、アド
レスカウンタ４からパラレルビットデータＤ１，Ｄ２，
Ｄ３，Ｄ４のアドレス信号を受け入れる。ビット毎に設
けられた一致回路１１はメモリー１０側のアドレスデー
タＭ１，Ｍ２，Ｍ３，Ｍ４とアドレスカウンタから供給
されるアドレスデータＤ１，Ｄ２，Ｄ３，Ｄ４が一致し
た時、一斉に一致信号を出力し、アンドゲート（ＡＮ
Ｄ）１２から選択パルスφが出力される。
【００１３】図４は本発明にかかるアクティブマトリク
ス表示装置の一応用例を示している。この応用例では、
アドレスカウンタは外部から入力されたクロック信号Ｈ
ＣＫを計数してアドレス信号を出力する際昇順と降順を
切り換え可能であり、これに応じて画面２０が正転表示
と反転表示で切り換え可能である。即ち、水平駆動回路
に含まれるアドレスカウンタが昇順でクロック信号を計
数すると画面２０が左から右に向かって順方向走査され
る。これに対し、アドレスカウンタが降順でクロック信
号を計数すると、画面２０は逆方向走査される。この様
に、本発明によれば水平駆動回路を簡単に双方向型とす
る事ができる。ゲート線Ｘの一端側から他端側に向かう
行方向(図では右方向)又は他端側から一端側に向かう逆
方向（図では左方向）に沿って各データ線Ｙを順次走査
し、画面の左右反転表示を可能にしている。この左右反
転機能は、例えばアクティブマトリクス表示装置をプロ
ジェクタのライトバルブに応用した場合必要になる。プ
ロジェクタは三原色の各々が割り当てられた３枚のアク
ティブマトリクス表示装置と共通の拡大投射レンズ系と
から構成される。各表示装置は赤、緑、青の色系統別に
ライトバルブとして機能する。各表示装置は一次画像を
赤、緑、青色成分に分解して表示する。同時に各表示装
置には赤、緑、青色の照明光が入射する。各表示装置の
単色透過光像をダイクロイックプリズム又はダイクロイ
ックミラーによって合成した後、この合成されたフルカ
ラー画像を投射レンズ系でスクリーン上に拡大投影する
ものである。このプロジェクタの光学系では、一次画像
は数回の反射反転を繰り返した後合成される。光学系の
配置構造によっては色系統毎に反射反転回数が異なる。
従って、整合したフルカラー画像を得る為には、予め特
定の色の一次画像を反転表示させておく必要がある。
ス表示装置の一応用例を示している。この応用例では、
アドレスカウンタは外部から入力されたクロック信号Ｈ
ＣＫを計数してアドレス信号を出力する際昇順と降順を
切り換え可能であり、これに応じて画面２０が正転表示
と反転表示で切り換え可能である。即ち、水平駆動回路
に含まれるアドレスカウンタが昇順でクロック信号を計
数すると画面２０が左から右に向かって順方向走査され
る。これに対し、アドレスカウンタが降順でクロック信
号を計数すると、画面２０は逆方向走査される。この様
に、本発明によれば水平駆動回路を簡単に双方向型とす
る事ができる。ゲート線Ｘの一端側から他端側に向かう
行方向(図では右方向)又は他端側から一端側に向かう逆
方向（図では左方向）に沿って各データ線Ｙを順次走査
し、画面の左右反転表示を可能にしている。この左右反
転機能は、例えばアクティブマトリクス表示装置をプロ
ジェクタのライトバルブに応用した場合必要になる。プ
ロジェクタは三原色の各々が割り当てられた３枚のアク
ティブマトリクス表示装置と共通の拡大投射レンズ系と
から構成される。各表示装置は赤、緑、青の色系統別に
ライトバルブとして機能する。各表示装置は一次画像を
赤、緑、青色成分に分解して表示する。同時に各表示装
置には赤、緑、青色の照明光が入射する。各表示装置の
単色透過光像をダイクロイックプリズム又はダイクロイ
ックミラーによって合成した後、この合成されたフルカ
ラー画像を投射レンズ系でスクリーン上に拡大投影する
ものである。このプロジェクタの光学系では、一次画像
は数回の反射反転を繰り返した後合成される。光学系の
配置構造によっては色系統毎に反射反転回数が異なる。
従って、整合したフルカラー画像を得る為には、予め特
定の色の一次画像を反転表示させておく必要がある。
【００１４】図５は本発明にかかるアクティブマトリク
ス表示装置の他の応用例を示すブロック図である。本例
では、アドレスカウンタは外部から入力されたクロック
信号を計数してアドレス信号を出力する際、計数範囲を
可変設定可能であり、これに応じて画面が部分的に表示
される。この計数範囲の可変設定は、例えば外部から入
力されるリセット信号として所定の初期値を与えれば良
い。この例では画面２０はＨＤＴＶ等のワイド規格に従
って１６：９の画角を有している。この画面２０に対
し、場合によってはＮＴＳＣやＰＡＬ等のノーマル規格
に従った画像信号が供給される場合がある。このノーマ
ル規格は画角（アスペクト比）が４：３に設定されてい
る。そこで、水平駆動回路側のアドレスカウンタは外部
から入力されたクロック信号を計数してアドレス信号を
出力する際計数範囲を限定的に設定している。これによ
り、画面２０の水平方向走査範囲をワイド画面２０の略
中央に限定している。この様にすればワイド画面２０に
対して画角が４：３のノーマル画面を部分的に表示させ
る事が可能になる。
ス表示装置の他の応用例を示すブロック図である。本例
では、アドレスカウンタは外部から入力されたクロック
信号を計数してアドレス信号を出力する際、計数範囲を
可変設定可能であり、これに応じて画面が部分的に表示
される。この計数範囲の可変設定は、例えば外部から入
力されるリセット信号として所定の初期値を与えれば良
い。この例では画面２０はＨＤＴＶ等のワイド規格に従
って１６：９の画角を有している。この画面２０に対
し、場合によってはＮＴＳＣやＰＡＬ等のノーマル規格
に従った画像信号が供給される場合がある。このノーマ
ル規格は画角（アスペクト比）が４：３に設定されてい
る。そこで、水平駆動回路側のアドレスカウンタは外部
から入力されたクロック信号を計数してアドレス信号を
出力する際計数範囲を限定的に設定している。これによ
り、画面２０の水平方向走査範囲をワイド画面２０の略
中央に限定している。この様にすればワイド画面２０に
対して画角が４：３のノーマル画面を部分的に表示させ
る事が可能になる。
【００１５】
【発明の効果】以上説明した様に、本発明によれば、ア
クティブマトリクス表示装置の周辺に組み込まれた駆動
回路は外部から入力されるクロック信号を計数して逐次
アドレス信号を出力するアドレスカウンタと、このアド
レス信号を解読して逐次選択パルスを出力する複数のア
ドレスデコーダとから構成されている。かかるアドレス
デコード方式を採用する事で従来問題となっていたシフ
トレジスタの転送不良による表示欠陥を回避する事が可
能になる。又、アドレスデコード方式は基本的にランダ
ムアクセスが可能となる為、画面の反転表示や画面の分
割表示が極めて容易になる。
クティブマトリクス表示装置の周辺に組み込まれた駆動
回路は外部から入力されるクロック信号を計数して逐次
アドレス信号を出力するアドレスカウンタと、このアド
レス信号を解読して逐次選択パルスを出力する複数のア
ドレスデコーダとから構成されている。かかるアドレス
デコード方式を採用する事で従来問題となっていたシフ
トレジスタの転送不良による表示欠陥を回避する事が可
能になる。又、アドレスデコード方式は基本的にランダ
ムアクセスが可能となる為、画面の反転表示や画面の分
割表示が極めて容易になる。
【図１】本発明にかかるアクティブマトリクス表示装置
の基本的な構成を示すブロック図である。
の基本的な構成を示すブロック図である。
【図２】図１に示したアクティブマトリクス表示装置に
組み込まれる水平駆動回路の変形例を示すブロック図で
ある。
組み込まれる水平駆動回路の変形例を示すブロック図で
ある。
【図３】図１に示したアクティブマトリクス表示装置に
含まれるアドレスデコーダの具体的な構成例を示すブロ
ック図である。
含まれるアドレスデコーダの具体的な構成例を示すブロ
ック図である。
【図４】本発明にかかるアクティブマトリクス表示装置
の一応用例を示す模式図である。
の一応用例を示す模式図である。
【図５】同じく本発明にかかるアクティブマトリクス表
示装置の他の応用例を示す模式図である。
示装置の他の応用例を示す模式図である。
【図６】従来のアクティブマトリクス表示装置の一例を
示すブロック図である。
示すブロック図である。
【図７】図６に示したアクティブマトリクス表示装置に
含まれる水平駆動回路の構成例を示すブロック図であ
る。
含まれる水平駆動回路の構成例を示すブロック図であ
る。
１…垂直駆動回路、２…水平駆動回路、４…アドレスカ
ウンタ、５…アドレスデコーダ、６…アドレス線、７…
セレクタ、８…ブロックデコーダ、９…ブロック、２０
…画面
ウンタ、５…アドレスデコーダ、６…アドレス線、７…
セレクタ、８…ブロックデコーダ、９…ブロック、２０
…画面
Claims (5)
- 【請求項１】 互いに直交して画面内に配された複数の
ゲート線及び複数のデータ線と、両者の各交差部に配さ
れゲート線及びデータ線を介して選択駆動される画素
と、画面外に配され各ゲート線を逐次選択する選択パル
スを出力する第１の駆動回路と、同じく画面外に配され
各データ線を逐次選択する選択パルスを出力する第２の
駆動回路とが同一基板上に一体的に形成されたアクティ
ブマトリクス表示装置であって、 第１及び／又は第２の駆動回路は、外部から入力される
クロック信号を計数して逐次アドレス信号を出力するア
ドレスカウンタと、 該アドレス信号を解読して逐次選択パルスを出力する複
数のアドレスデコーダとを備えている事を特徴とするア
クティブマトリクス表示装置。 - 【請求項２】 前記アドレスカウンタは該アドレス信号
をパラレルビットデータとしてアドレス線に供給し、各
アドレスデコーダは該アドレス線に共通接続され該パラ
レルビットデータを解読して自己に割り当てられたアド
レス信号が入力された時選択パルスを出力する事を特徴
とする請求項１記載のアクティブマトリクス表示装置。 - 【請求項３】 複数のアドレスデコーダをブロック単位
でまとめて選択するセレクタと、各ブロック単位を逐次
指定するブロックデコーダとを含んでおり、前記アドレ
スカウンタはアドレス信号を上位アドレス信号と下位ア
ドレス信号に分けて供給し、該ブロックデコーダは上位
アドレス信号を解読して指定されたブロック単位に属す
るセレクタを介して該ブロックに属するアドレスデコー
ダを選択し、該選択されたアドレスデコーダは下位アド
レス信号を解読して選択パルスを逐次出力する事を特徴
とする請求項１記載のアクティブマトリクス表示装置。 - 【請求項４】 前記アドレスカウンタは、外部から入力
されたクロック信号を計数してアドレス信号を出力する
際、昇順と降順を切り換え可能であり、これに応じて画
面が正転表示と反転表示で切り換え可能である事を特徴
とする請求項１記載のアクティブマトリクス表示装置。 - 【請求項５】 前記アドレスカウンタは、外部から入力
されたクロック信号を計数してアドレス信号を出力する
際、計数範囲を可変設定可能であり、これに応じて画面
が部分的に表示される事を特徴とする請求項１記載のア
クティブマトリクス表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067080A JPH09230834A (ja) | 1996-02-27 | 1996-02-27 | アクティブマトリクス表示装置 |
| EP97103041A EP0793215A1 (en) | 1996-02-27 | 1997-02-25 | Active matrix display device |
| US08/806,405 US6281870B1 (en) | 1996-02-27 | 1997-02-26 | Active matrix display device with peripherally-disposed driving circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067080A JPH09230834A (ja) | 1996-02-27 | 1996-02-27 | アクティブマトリクス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09230834A true JPH09230834A (ja) | 1997-09-05 |
Family
ID=13334548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8067080A Pending JPH09230834A (ja) | 1996-02-27 | 1996-02-27 | アクティブマトリクス表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6281870B1 (ja) |
| EP (1) | EP0793215A1 (ja) |
| JP (1) | JPH09230834A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002277956A (ja) * | 2001-03-15 | 2002-09-25 | Minoruta Puranetariumu Kk | ドームスクリーン用デジタル映像投映装置およびドームスクリーン用デジタル映像作成プログラム |
| JP2003057657A (ja) * | 2001-08-21 | 2003-02-26 | Optrex Corp | 液晶表示装置 |
| KR100512512B1 (ko) * | 2001-11-14 | 2005-09-07 | 산요덴키가부시키가이샤 | 반도체 장치 |
| US7551155B2 (en) | 2004-03-23 | 2009-06-23 | Seiko Epson Corporation | Display driver and electronic instrument |
| KR101422081B1 (ko) * | 2007-08-28 | 2014-07-23 | 삼성전자주식회사 | 소스 드라이버, 그것을 포함함 디스플레이 장치, 그것을포함한 디스플레이 시스템 및 그것의 출력 방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001331152A (ja) * | 2000-05-22 | 2001-11-30 | Nec Corp | 液晶表示装置の駆動回路及び該回路で駆動される液晶表示装置 |
| TW582000B (en) * | 2001-04-20 | 2004-04-01 | Semiconductor Energy Lab | Display device and method of driving a display device |
| US6738036B2 (en) * | 2001-08-03 | 2004-05-18 | Koninklijke Philips Electronics N.V. | Decoder based row addressing circuitry with pre-writes |
| JP4011320B2 (ja) * | 2001-10-01 | 2007-11-21 | 株式会社半導体エネルギー研究所 | 表示装置及びそれを用いた電子機器 |
| GB0125173D0 (en) * | 2001-10-19 | 2001-12-12 | Koninkl Philips Electronics Nv | Display driver and driving method |
| JP2003271099A (ja) * | 2002-03-13 | 2003-09-25 | Semiconductor Energy Lab Co Ltd | 表示装置および表示装置の駆動方法 |
| TWI359394B (en) * | 2002-11-14 | 2012-03-01 | Semiconductor Energy Lab | Display device and driving method of the same |
| JP4273809B2 (ja) * | 2003-03-31 | 2009-06-03 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| EP1720149A3 (en) * | 2005-05-02 | 2007-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| CN102394049B (zh) * | 2005-05-02 | 2015-04-15 | 株式会社半导体能源研究所 | 显示装置的驱动方法 |
| US7636078B2 (en) * | 2005-05-20 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| US8059109B2 (en) * | 2005-05-20 | 2011-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic apparatus |
| EP1724751B1 (en) * | 2005-05-20 | 2013-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic apparatus |
| CN102982768B (zh) * | 2012-12-19 | 2015-07-29 | 四川虹视显示技术有限公司 | 一种amoled面板行驱动的分区、寻址方法及其电路 |
| TWI515714B (zh) * | 2013-10-30 | 2016-01-01 | 矽創電子股份有限公司 | 更新記憶體陣列的方法、驅動電路及顯示器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180226A (ja) * | 1984-09-28 | 1986-04-23 | Toshiba Corp | アクテイブ・マトリツクス駆動装置 |
| JPS61124990A (ja) * | 1984-11-22 | 1986-06-12 | 沖電気工業株式会社 | Ｌｃｄマトリクスパネル駆動回路 |
| EP0269744B1 (en) * | 1986-05-13 | 1994-12-14 | Sanyo Electric Co., Ltd | Circuit for driving an image display device |
| US5151689A (en) * | 1988-04-25 | 1992-09-29 | Hitachi, Ltd. | Display device with matrix-arranged pixels having reduced number of vertical signal lines |
| EP0391654B1 (en) * | 1989-04-04 | 1994-11-02 | Sharp Kabushiki Kaisha | A drive circuit for driving an LCD apparatus |
| JP3173200B2 (ja) * | 1992-12-25 | 2001-06-04 | ソニー株式会社 | アクティブマトリクス型液晶表示装置 |
-
1996
- 1996-02-27 JP JP8067080A patent/JPH09230834A/ja active Pending
-
1997
- 1997-02-25 EP EP97103041A patent/EP0793215A1/en not_active Withdrawn
- 1997-02-26 US US08/806,405 patent/US6281870B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002277956A (ja) * | 2001-03-15 | 2002-09-25 | Minoruta Puranetariumu Kk | ドームスクリーン用デジタル映像投映装置およびドームスクリーン用デジタル映像作成プログラム |
| JP2003057657A (ja) * | 2001-08-21 | 2003-02-26 | Optrex Corp | 液晶表示装置 |
| KR100512512B1 (ko) * | 2001-11-14 | 2005-09-07 | 산요덴키가부시키가이샤 | 반도체 장치 |
| US7551155B2 (en) | 2004-03-23 | 2009-06-23 | Seiko Epson Corporation | Display driver and electronic instrument |
| KR101422081B1 (ko) * | 2007-08-28 | 2014-07-23 | 삼성전자주식회사 | 소스 드라이버, 그것을 포함함 디스플레이 장치, 그것을포함한 디스플레이 시스템 및 그것의 출력 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010011989A1 (en) | 2001-08-09 |
| EP0793215A1 (en) | 1997-09-03 |
| US6281870B1 (en) | 2001-08-28 |
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