KR20010015584A - 액티브 매트릭스 디스플레이용 고밀도 컬럼 드라이버 - Google Patents

액티브 매트릭스 디스플레이용 고밀도 컬럼 드라이버 Download PDF

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Abstract

성능을 실질적으로 저하시키지 않고 LCD 컬럼 드라이버에 의해 요구되는 레이아웃 영역을 감소시키기 위해, PMOS 기초 회로는 상위 세트의 아날로그 디스플레이 전압으로부터 전압을 선택하고 NMOS 기초 회로는 하위 세트의 아날로그 디스플레이 전압으로부터 전압을 선택한다. 이것은 CMOS에 기초한 종래의 컬럼 드라이버에 비해 레이아웃 영역을 거의 2배까지 감소시킨다. 더구나, 2개의 인접하는 컬럼이 교류 전압 세트로부터 전압을 선택하는 도트 반전 구조에서, 2개의 인접하는 컬럼은 디지털 디스플레이 데이타를 스위치의 세트로 라우팅시키도록 극성 신호에 의해 제어되는 멀티플렉서를 사용함으로써 동일한 PMOS 기초 및 NMOS 기초 회로를 공유할 수 있다. 이렇게 하여 레이아웃 면적을 거의 2배만큼 감소시킨다.

Description

액티브 매트릭스 디스플레이용 고밀도 컬럼 드라이버{HIGH DENSITY COLUMN DRIVERS FOR AN ACTIVE MATRIX DISPLAY}
최근에, 액티브 매트릭스(박막 트랜지스터) 액정 디스플레이(LCD) 기술이 다양한 측면에서 진보함에 따라서, 과거 수년에 걸쳐서 액티브 매트릭스 디스플레이의 기술의 신장이 급속도로 진보하고 있다.
액티브 매트릭스 디스플레이에는 각 디스플레이 셀에 대응하는 하나의 트랜지스터 또는 스위치가 존재한다. 액티브 매트릭스 디스플레이는 먼저 로우 전극에 선택 전압을 인가하여 해당 셀의 로우의 게이트를 활성화시키고, 이어서 컬럼 전극에 적절한 아날로그 데이타 전압을 인가하여 선택된 로우의 각 셀을 소망의 전압 레벨로 변경함으로써 동작된다.
컬럼 드라이버는 액티브 매트릭스 디스플레이 패널의 설계에 있어서 매우 중요한 회로이다. 컬럼 드라이버는 디스플레이 컨트롤러 칩으로부터 제어 및 타이밍 신호와 함께 디지털 디스플레이 데이타를 수신한다. 컬럼 드라이버는 통상 변환을 행하기 위해서 컬럼 마다 하나의 CMOS계 회로를 사용하여 디지털 디스플레이 데이타를 아날로그 디스플레이 전압으로 변환한다. 이어서, 컬럼 드라이버는 디스플레이의 컬럼 전극 상에 아날로그 디스플레이 전압을 출력한다.
LCD 평판 디스플레이(FPDs)의 레졸루션이 증가함에 따라, 컬럼 드라이버 회로에서 통상적으로 요구되는 레이아웃 면적이 극단적으로 증가된다. 예를 들면, LCD FPD의 레졸루션이 원색당 6비트(총 약 256,000 컬러에 대해 가능)로부터 원색당 8비트(총 약 1천 6백만 컬러에 대해 가능)까지 증가함에 따라, 통상 요구되는 레이아웃 면적은 4배 증가한다(원색당 쉐이딩용으로 2개의 추가 비트로 인하여).
상술한 문제점을 해소시키기 위해서는 LCD 컬럼 드라이버에 대한 신규한 회로 및 레이아웃 방식이 필요하다.
<발명의 요약>
성능을 현저하게 감소시키지 않고 LCD 컬럼 드라이버에서 요구되는 레이아웃 면적을 축소하기 위해서, PMOS계 회로가 상위 아날로그 디스플레이 전압 세트로부터 전압을 선택하고, NMOS계 회로가 하위 아날로그 디스플레이 전압 세트로부터 전압을 선택한다. 이로써 CMOS계인 종래의 컬럼 드라이버와 비교하여 대략 2배까지 레이아웃 면적을 축소할 수 있다. 게다가, 통상적인 도프 반전 방식에서는 2개의 인접한 컬럼들이 전압 세트들을 교대로하여 전압을 선택하므로, 2개의 인접한 컬럼들은 극성 신호에 의해서 제어되는 멀티플렉서를 사용하여 동일한 PMOS계 및 NMOS계 회로를 공유하여 디지털 디스플레이 데이타를 스위치 세트들로 보낼 수 있다. 이로써 대략 추가 2배까지 레이아웃 면적을 감소시킬 수 있다.
본 발명은 액티브 매트릭스(박막 트랜지스터) 액정 디스플레이용 고밀도 컬럼 드라이버의 전자 회로 설계에 관한 것이다.
도 1은 디지털-아날로그 변환기로서 사용되는 CMOS계 회로를 가진 제1 및 종래의 컬럼 드라이버 회로의 개략도.
도 2A는 컬럼 전극에 대한 아날로그 디스플레이 전압의 함수로서 LCD 투과율(휘도)을 나타내는 그래프이다.
도 2B는 디지털-아날로그 변환기로서 사용되는 제1 및 종래의 CMOS계 회로의 개략도.
도 2C는 디코더 회로를 가진 제2 및 종래의 CMOS계 회로의 개략도.
도 3은 본 발명에 따라 PMOS계 회로 및 NMOS계 회로를 가진 제2 및 다른 컬럼 드라이버 회로의 개략도.
도 4A는 본 발명에 따른 제1 및 바람직한 PMOS계 회로의 개략도.
도 4B는 본 발명에 따른 제2 및 다른 통상의 PMOS계 회로의 개략도.
도 4C는 본 발명에 따른 제1 및 바람직한 NMOS계 회로의 개략도.
도 4D는 본 발명에 따른 제2 및 다른 통상의 NMOS계 회로의 개략도.
도 4E는 본 발명에 따른 제3 및 다른 PMOS계 회로의 개략도.
도 4F는 본 발명에 따른 제4 및 다른 통상의 PMOS계 회로의 개략도.
도 4G는 본 발명에 따른 제3 및 다른 NMOS계 회로의 개략도.
도 4H는 본 발명에 따른 제4 및 다른 NMOS계 회로의 개략도.
도 5는 본 발명에 따라 PMOS계 회로 및 NMOS계 회로 속에 입력을 멀티플랙스하는 제3 및 바람직한 컬럼 드라이버 회로의 개략도.
도 6은 본 발명에 따라 4-비트 디스플레이 데이타를 처리하는 종속 접속 구조를 가진 제4 및 바람직한 컬럼 드라이버 회로의 개략도.
도 7은 도트 반전없이 로우를 조정하는 제5 및 종래의 컬럼 드라이버 회로의 개략도.
도 8은 제5 및 종래의 컬럼 드라이버 회로에 사용되는 종래의 CMOS계 회로의 개략도.
도 9는 본 발명에 따라 도트 반전없이 로우를 조정하는 제6 및 다른 컬럼 드라이버 회로의 개략도.
도 10은 본 발명에 따른 제6 및 다른 컬럼 드라이버 회로에 사용되는 NMOS/PMOS 회로의 개략도.
A. 종래 기술 (도트 반전)
도 1은 디지털-아날로그 변환기로서 사용되는 CMOS계 회로(111)를 가진 제1 및 종래의 컬럼 드라이버 회로(100)의 개략도이다. 제1 컬럼 드라이버 회로(100)는 2개의 인접한 디스플레이 컬럼, 즉 컬럼 X 및 컬럼 X＋1용으로서 도시되어 있다. 이러한 설명을 간명하게 하기 위해서 제1 컬럼 드라이버 회로(100)의 2-비트 버젼이 도시되어 있다.
각 컬럼에 대하여, 시프트 레지스터(102)는 패널 컨트롤러 칩(도시 생략)으로부터 직렬 디지털 디스플레이 데이타를 수신하고 이 디지털 디스플레이 데이타를 병렬 형태로 종래의 CMOS계 회로(111)로 출력한다. 도 1이 제1 컬럼 드라이버 회로(100)의 2-비트 버젼을 나타내므로, 각 시프트 레지스터(102)는 2비트(2개의 라인을 통해서)을 출력한다. 컬럼 X에 대응하는 시프트 레지스터(102)에 의해서 출력된 2비트는 A0및 A1으로 디스플레이되며, 여기서 A0및 A1은 각각 컬럼 X에 대한 2비트 디지털 디스플레이 값에 대한 하위 비트 및 상위 비트이다. A0는 제1 디지털 라인(104)상으로 출력되며, A1은 제2 디지털 라인(106) 상으로 출력된다. A0가 로우일 때에 제1 디지털 라인(104)은 0V를 갖는다. A0가 하이일때에 제1 디지털 라인(104)은 10V를 갖는다. 이와 유사하게, A1이 로우일때에 제2 디지털 라인(106)은 0V를 갖고, A1이 하이일때에 제2 디지털 라인(106)은 10V를 갖는다. 제1 및 제2 디지털 라인(104, 106)은 좌측의 CMOS계 회로(111)에 접속된다. 유사하게, 컬럼 X＋1에 대응하는 시프트 레지스터(102)에 의해서 출력된 2비트는 B0및 B1으로 디스플레이되며, 여기서, B0및 B1각각은 컬럼 X＋1에 대한 2비트 디지털 디스플레이 값의 하위 비트 및 상위 비트이다. B0는 제3 디지털 라인(108)상으로 출력되며, B1은 제4 디지털 라인(110)상으로 출력된다. 제3 및 제4 디지털 라인(108, 110)은 좌측의 CMOS계 회로(111)와 설계상 동일한 우측의 CMOS계 회로(111)에 접속된다.
8개(2n＋1, 여기서 n은 디지털 디스플레이 값에 대한 비트수)아날로그 디스플레이 전압(즉, 아날로그 기준 전압)의 그룹은 각 CMOS계 회로(111)에 의해서 수신된다. 아날로그 디스플레이 전압의 그룹은 2개의 세트, 즉 상위 전압 세트(113) 및 하위 전압 세트(114)로 분할될 수 있다. 상위 전압 세트(113)는 중심 전압 이상에서 기준 전압을 제공하는 반면에, 하위 전압 세트(114)는 중심 전압 이하에서 기준 전압을 제공한다. 상위 및 하위 전압 세트(113, 114)는 대략 중심 전압을 따라 대칭이며, 중심 전압은 디스플레이 패널의 배면 전극에 접속된다. 도 1에 도시된 제1 컬럼 드라이버 회로(100)에 대하여, 중심 전압은 5V이다. 상위 전압 세트(113)는 5V, 5V 플러스 △X, 5V 플러스 △Y 및 10V를 포함한다. △X 및 △Y에 대한 전압값은 0V＜△X＜△Y＜5V가 되도록 된다. 유사하게, 하위 전압 세트(114)는 5V, 5V-△X, 5V-△Y, 및 0V를 포함한다. 각 CMOS계 회로(111, 또는 112)에 입력된 상위 및 하위 전압 세트(113, 114)는 도 2A와 관련하여 이하에 더 설명된다.
각 CMOS계 회로(111)는 상위 전압 세트(113)으로부터는 상위 전압을, 그리고 하위 전압 세트(114)로부터는 대응하는 하위 전압을 선택한다. 좌측 CMOS계 회로(111)(컬럼 X에 대한)에 의해서 선택된 상위 전압은 제1 아날로그 라인(116) 상으로 출력된다. 좌측 CMOS계 회로(111)에 의해서 선택된 하위 전압은 제2 아날로그 라인(118) 상으로 출력된다. 우측 CMOS계 회로(111)(컬럼 X＋1에 대한)에 의해서 선택된 상위 전압은 제3 아날로그 라인(120) 상으로 출력된다. 우측 CMOS계 회로(111)에 의해서 선택된 하위 전압은 제4 아날로그 라인(122) 상으로 출력된다. CMOS계 스위치의 세트(111)인 CMOS계 회로에 대한 2개의 종래의 디자인은 도 2B 및 2C와 관련하여 이하 더 설명된다.
제1 멀티플렉서(124) 및 제2 멀티플렉서(126)는 극성 신호(128)에 의해서 제어된다. 제1 및 제2 아날로그 라인(116, 118)은 제1 멀티플렉서(124)의 입력에 접속되어 제1 멀티플렉서(124)가 극성 신호(128)의 값에 따라 제1 아날로그 라인(116) 상의 상위 전압 또는 제2 아날로그 라인(118) 상의 하위 전압을 선택할 수 있게 한다. 극성 신호(128)가 하이(1)이면, 제1 멀티플렉서(124)는 제1 아날로그 라인(116) 상의 상위 전압을 선택한다. 극성 신호(128)가 로우(0)이면, 제1 멀티플렉서(124)는 제2 아날로그 라인(128) 상의 하위 전압을 선택한다. 유사하게, 제3 및 제4 아날로그 라인(120, 122)은 제2 멀티플렉서(126)의 입력에 접속되어 제2 멀티플렉서(126)가 극성 신호(128)의 값에 따라 제3 아날로그 라인(120) 상의 상위 전압 또는 제4 아날로그 라인(122) 상의 하위 전압을 선택하게 한다. 극성 신호(128)가 하이(1)인 경우에, 제2 멀티플렉서(126)는 제4 아날로그 라인(122) 상의 하위 전압을 선택한다. 극성 신호(128)가 로우(0)인 경우에 제2 멀티플렉서(126)는 제3 아날로그 라인(120) 상의 상위 전압을 선택한다.
따라서, 극성 신호(128)가 하이(1)이면, 제1 멀티플렉서(124)가 상위 전압을 선택하는 반면에 제2 멀티플렉서(126)가 하위 전압을 선택한다. 유사하게, 극성 신호(128)가 로우(0)이면, 제1 멀티플렉서(124)가 하위 전압을 선택하는 반면에 제2 멀티플렉서(126)는 상위 전압을 선택한다. 임의의 로우 내의 인접한 픽셀들 간의 이러한 반전(inversion)은 컬럼들간의 디스플레이 플리커(flicker) 및 혼신을 감소시키도록 설계에 의해서 행해진다. 이러한 반전 방식을 소위 도트 반전(dot-inversion)이라 한다.
제1 멀티플렉서(124)에 의해서 선택된 전압은 컬럼 X용 컬럼 전극(130)으로 출력된다. 제2 멀티플렉서(126)에 의해서 선택된 전압은 컬럼 X＋1용 컬럼 전극(132)으로 출력된다.
선택된 각 로우에 대하여(선택 전압을 로우 전극에 인가함으로써 활성화된), 제1 컬럼 드라이버 회로(100)에 의해서 인가된 극성 신호(128)는 하이(1) 또는 로우(0)이다. 그러나, 인접한 로우들의 선택에 있어서, 극성 신호(128)는 통상 하이로부터 로우, 또는 로우로부터 하이로 스위치된다. 인접한 로우들간의 반전은 로우들간의 디스플레이 플리커 및 혼신을 감소시키도록 행해진다. 이러한 반전 방식을 라인 반전(line-inversion)이라 한다. 일반적으로 도트 반전 방식은 라인 반전도 포함한다.
게다가, 인접한 프레임의 디스플레이(주사 주기)에 있어서, 제1 로우에 대한 극성 신호(128)는 통상 하이로부터 로우로, 또는 로우로부터 하이로 스위치된다. 인접한 프레임 간의 반전은 프레임간의 디스플레이 플리커 및 혼신을 감소시키도록 행해진다. 이러한 반전 방식을 프레임 반전(frame inversion)이라 한다. LCD계 디스플레이의 대부분은 프레임 반전을 사용한다.
상술한 제1 컬럼 드라이버 회로(100)는 동시에 5V의 배면 전극 전압 이상 및 이하로 아날로그 전압을 제공할 수 있는 능력을 갖지만, 모든 종래의 컬럼 드라이버 회로는 그렇지 못하다. 라인 반전을 사용하지만 도트 반전을 사용하지 않는 다른 종래의 컬럼 드라이버 회로는 배면 전극 전압 이상 및 이하 사이에서 교번하는 아날로그 전압을 제공할 수 있다. 이것은 통상 배면 전압을 로우 및 하이 전압 사이에서 교번시키는 것과 관련하여 아날로그 전압의 배열을 라인 상에 플립(flip)함으로써 행해진다(이하 상세히 설명되는 도 7참조).
도 2A는 컬럼 전극(130, 132)에 대한 아날로그 디스플레이 전극의 함수로서 LCD 투과율(휘도)를 나타내는 그래프이다. 이 그래프는 일반적인 비선형 곡선을 도시하고 있는데, 여기서 LCD 투과율은 아날로그 디스플레이 전압이 중간 전압(5V)에 있을 때에 1근방에서 피크를 나타내고, 아날로그 디스플레이 전압과 중간 전압 간의 차이가 증가함에 따라 약 제로(0)로 감소된다.
아날로그 디스플레이의 상위 및 하위 전압 세트(113, 114)가 비교적 균등히 이격된 투과 레벨에 대응하도록 이들을 선택하는 것이 바람직하다. 도 2A는 약 1, 2/3, 1/3 및 제로(0)의 투과 레벨에 대응하도록 도시된 5V, 5V＋△X, 5V＋△Y 및 10V의 아날로그 디스플레이 전압을 포함하는 상위 세트(113)를 나타낸다. 도 2A는 또한 약 1, 2/3, 1/3 및 제로(0)의 투과 레벨에 대응하도록 도시된 5V, 5V-△X, 5V-△Y 및 0V의 아날로그 디스플레이 전압을 포함하는 하위 세트(114)를 나타낸다. 투과 함수가 중간 전압 근방에서 대칭이 아닌 경우에, 아날로그 디스플레이 전압은 비교적 균등히 이격된 투과 레벨을 유지하도록 조정될 수 있다.
도 2B는 디지털-아날로그 변환기로서 사용되는 제1 및 종래의 CMOS계 회로(111)의 개략도이다. 제1 CMOS계 회로(111)는 2개의 인버터(201, 202) 및 12개의 CMOS 스위치(205, 208, 212, 215, 218, 222, 225, 228, 232, 235, 238, 242)를 포함한다.
컬럼 X에 대한 하위 비트 A0(또는 컬럼 X＋1에 대한 하위 비트 B0)는 하위 비트 A0를 반전하여 A0'를 출력하는 제1 인버터(201)로 제1 디지털 라인(104)((또는 제3 디지털 라인(108))을 따라 입력된다. 여기서, 프라임(')은 반전 또는 상보를 의미한다. 유사하게, 컬럼 X에 대한 상위 비트 A1(또는 컬럼 X＋1에 대한 상위 비트 B1)은 하위 비트 B0를 반전하여 B0'를 출력하는 제2 인버터(202)에 제2 디지털 라인(106)((또는 제4 디지털 라인(110))을 따라 입력된다.
도 2B의 상위의 1/4 부분의 3개의 CMOS 스위치(205, 208, 212)에 관하여, 제1 디지털 라인(104)((또는 제3 디지털 라인(108))은 제1 NMOS 트랜지스터(203)의 게이트 전극에 접속되며, 제1 인버터(201)의 출력은 제1 PMOS 트랜지스터(204)의 게이트 전극에 접속된다. 상위 전압 세트(113) 중 가장 높은 전압(10V)은 제1 NMOS 트랜지스터(203) 및 제1 PMOS 트랜지스터(204) 양자의 소스에 접속된다. 제1 NMOS 트랜지스터(203) 및 제1 PMOS 트랜지스터(204)는 모두 제1 CMOS 스위치(205)를 포함한다. 하위 비트 A0가 하이(1)일때, 제1 CMOS 스위치(205)는 온(on)상태를 나타내는데, 이것은 제1 CMOS 스위치(205)가 그의 출력(드레인 전압)을 10V로 구동시키는 것을 의미한다.
제1 디지털 라인(104)은 제2 PMOS 트랜지스터(206)의 게이트 전극에 접속되며, 제1 인버터(201)의 출력은 제2 NMOS 트랜지스터(207)의 게이트 전극에 접속된다. 상위 전압 세트(113)중에서 두번째로 높은 전압인 5V＋△Y는 제2 PMOS 트랜지스터(206) 및 제2 NMOS 트랜지스터(207) 양자의 소스에 접속된다. 제2 PMOS 트랜지스터(206) 및 제2 NMOS 트랜지스터(207)은 모두 제2 CMOS 스위치(208)를 포함한다. 하위 비트 A0가 로우(0)일때, 제2 CMOS 스위치(208)은 온(on)상태를 나타내는데, 이것은 제2 CMOS 스위치(208)가 그의 출력(드레인 전압)을 5V＋△Y로 구동시키는 것을 의미한다.
제1 및 제2 CMOS 스위치(205, 208)의 출력은 제1 중간 라인(209)에 의해서 함께 접속된다.
따라서, 하위 비트 Ao가 하이(high)이면, 제1 중간 라인(209)이 제1 CMOS 스위치(205)에 의해 10V로 구동되고, 하위 비트 Ao가 로우(low)이면, 제1 중간 라인(209)이 제2 CMOS 스위치(208)에 의해 5V＋ΔY로 구동된다.
제2 디지털 라인(106)(또는 제4 디지털 라인(110))이 제3 NMOS 트랜지스터(210)의 게이트 전극에 접속되고, 제2 인버터(202)의 출력이 제3 PMOS 트랜지스터(211)의 게이트 전극에 접속된다. 제1 중간 라인(209)은 제3 NMOS(210) 및 제3 PMOS(211) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제3 NMOS 트랜지스터(210) 및 제3 PMOS 트랜지스터(211)는 제3 CMOS 스위치(212)를 포함한다. 상위 비트 A1이 하이(1)이면, 제3 CMOS 스위치(212)가 "on"이되고, 이는 제3 CMOS 스위치(212)가 그 출력(드레인 전압)을 제1 중간 라인(209)과 동일한 전압으로 한다는 것을 의미한다.
도 2B의 상단부로부터 두번째에 있는 3개의 CMOS 스위치(215, 218, 222)에 대하여, 제1 디지털 라인(104)(또는 제3 디지털 라인(108))이 제4 NMOS 트랜지스터(213)의 게이트 전극에 접속되고, 제1 인버터(201)의 출력이 제4 PMOS 트랜지스터(214)의 게이트 전극에 접속된다. 상위 전압 세트(113)에서의 제3 최고 전압(5V＋ΔX)이 제4 NMOS(213) 및 제4 PMOS(214) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제4 NMOS 트랜지스터(213) 및 제4 PMOS 트랜지스터(214)는 제4 CMOS 스위치(215)를 포함한다. 하위 비트 A0가 하이(1)이면, 제4 CMOS 스위치(215)는 "on"이 되고, 이는 제4 CMOS 스위치(215)가 그 출력(드레인 전압)을 5V＋ΔX로 구동한다는 것을 의미한다.
제1 디지털 라인(104)은 또한 제5 PMOS 트랜지스터(216)의 게이트 전극에 접속되고, 제1 인버터(201)의 출력은 또한 제5 NMOS 트랜지스터(217)의 게이트 전극에 접속된다. 상위 전압 세트(113)에서의 최저 전압 5V가 제5 PMOS(216) 및 제5 NMOS(217) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제5 PMOS(216) 및 제5 NMOS(217) 트랜지스터가 제5 CMOS 스위치(218)를 포함한다. 하위 비트 A0가 로우(0)이면, 제5 CMOS 스위치(218)가 "on"이 되고, 이는 제5 CMOS 스위치(218)가 그 출력(드레인 전압)을 5V로 한다는 것을 의미한다.
제4(215) 및 제5(218) CMOS 스위치의 출력이 제2 중간 라인(219)에 의해 서로 접속된다. 따라서, 하위 비트 AO가 하이이면, 제2 중간 라인(219)이 제4 CMOS 스위치(215)에 의해 5V＋ΔX로 구동되고, 하위 비트 AO가 로우이면, 제2 중간 라인(219)이 제5 CMOS 스위치(218)에 의해 5V로 구동된다.
제2 디지털 라인(106)(또는 제4 디지털 라인(110))이 제6 PMOS 트랜지스터(220)의 게이트 전극에 접속되고, 제2 인버터(202)의 출력이 제6 NMOS 트랜지스터(221)의 게이트 전극에 접속된다. 제2 중간 라인(219)은 제6 PMOS(220) 및 제6 NMOS(221) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제6 PMOS 트랜지스터(220) 및 제6 NMOS 트랜지스터(221)는 제6 CMOS 스위치(222)를 포함한다. 상위 비트 A1이 로우(0)이면, 제6 CMOS 스위치(222)는 "on"이되고, 이는 제6 CMOS 스위치(222)가 그 출력(드레인 전압)을 제2 중간 라인(219)과 동일한 전압으로 한다는 것을 의미한다.
도 2B의 상반부의 출력에 대하여, 제3 CMOS(212) 및 제6 CMOS(222) 스위치 둘 다의 출력(드레인 전압)이 제1 아날로그 라인(116)(또는 제3 아날로그 라인(120))에 접속된다. 따라서, A0=1이고, A1=1이면, 10V가 제1 아날로그 라인(116) 상으로 인가된다. A0=0이고, A1=1이면, 5V＋ΔY가 제1 아날로그 라인(116) 상으로 인가된다. A0=1이고, A1=0이면, 5V＋ΔX가 제1 아날로그 라인(116) 상으로 인가된다. 마지막으로, A0=0이고, A1=0이면, 5V가 제1 아날로그 라인(116) 상으로 인가된다.
도 2B의 하단 부분에서의 3개의 CMOS 스위치(225, 228 및 232)에 대하여, 제1 디지털 라인(104)(또는 제3 디지털 라인(108))이 제7 NMOS 트랜지스터(223)의 게이트 전극에 접속되고, 제1 인버터(201)의 출력이 제7 PMOS 트랜지스터(224)의 게이트 전극에 접속된다. 저 전압 세트(114)에서의 최저 전압(0V)이 제7 NMOS(223) 및 제7 PMOS(224) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제7 NMOS 트랜지스터(223) 및 제7 PMOS 트랜지스터(224)는 제7 CMOS 스위치(225)를 포함한다. 하위 비트 A0=0이 하이(1)이면, 제7 CMOS 스위치(225)는 "on"이 되고, 이는 제7 CMOS 스위치(225)가 그 출력(드레인 전압)을 0V로 한다는 것을 의미한다.
제1 디지털 라인(104)이 제8 PMOS 트랜지스터(226)의 게이트 전극에 접속되고, 제1 인버터(201)의 출력이 제8 NMOS 트랜지스터(227)의 게이트 전극에 접속된다. 저 전압 세트(114)에서의 제2 하위 전압(5V-ΔY)이 제8 PMOS(226) 및 제8 NMOS(227) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제8 PMOS(226) 및 제8 NMOS(227) 트랜지스터가 제8 CMOS 스위치(228)를 포함한다. 하위 비트 A0=0가 로우(0)이면, 제8 CMOS 스위치(228)는 "on"이 되고, 이는 제8 CMOS 스위치(228)가 그 출력(드레인 전압)을 5V-ΔY로 한다는 것을 의미한다.
제1(225) 및 제2(228) CMOS 스위치의 출력은 제3 중간 라인(229)에 의해 서로 접속된다. 따라서, 하위 비트 A0가 하이이면, 제3 중간 라인(229)은 제7 CMOS 스위치(225)에 의해 0V로 구동되고, 하위 비트 A0=0가 로우이면, 제3 중간 라인(229)은 제8 CMOS 스위치(228)에 의해 5V-ΔY로 구동된다.
제2 디지털 라인(106)(또는 제4 디지털 라인(110))은 제9 NMOS 트랜지스터(230)의 게이트 전극에 접속되고, 제2 인버터(202)의 출력은 제9 PMOS 트랜지스터(231)의 게이트 전극에 접속된다. 제3 중간 라인(229)은 제9 NMOS(230) 및 제9 PMOS(231) 둘 다의 소스에 접속된다. 이와 함께, 제9 NMOS 트랜지스터(230) 및 제9 PMOS 트랜지스터(231)는 제9 CMOS 스위치(232)를 포함한다. 상위 비트 A1이 하이(1)이면, 제9 CMOS 스위치(232)가 "on"이 되고, 이는 제9 CMOS 스위치(232)가 그 출력(드레인 저압)을 제3 중간 라인(229)과 동일한 전압으로 한다는 것을 의미한다.
도 2B의 하단부로부터 두 번째에서의 3개의 CMOS 스위치(235, 238 및 242)에 대하여, 제1 디지털 라인(104)(또는 제3 디지털 라인(108))이 제10 NMOS 트랜지스터(233)의 게이트 전극에 접속되고, 제1 인버터(201)의 출력이 제10 PMOS 트랜지스터(234)의 게이트 전극에 접속된다. 저 전압 세트(114)에서의 제3 하위 전압(5V-ΔX)은 제10 NMOS(233) 및 제10 PMOS(234) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제10 NMOS 트랜지스터(233) 및 제10 PMOS 트랜지스터(234)는 제10 CMOS 스위치(235)를 포함한다. 하위 비트 A0가 하이(1)인 경우, 제10 CMOS 스위치(235)는 "on"이 되고, 이는 제10 CMOS 스위치(235)가 그 출력(드레인 전압)을 5V-ΔX로 한다는 것을 의미한다.
제1 디지털 라인(104)은 또한 제11 PMOS 트랜지스터(236)의 게이트 전극에 접속되고, 제1 인버터(201)의 출력 또한 제11 NMOS 트랜지스터(237)의 게이트 전극에 접속된다. 저 전압 세트(114)에서의 최고 전압 5V가 제11 PMOS(236) 및 제11 NMOS(237) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제11 PMOS(236) 및 제11 NMOS(237) 트랜지스터는 제11 CMOS 스위치(238)를 포함한다. 하위 비트 A0가 로우(0)인 경우, 제11 CMOS 스위치(238)가 "on"이 되고, 이는 제11 CMOS 스위치(238)가 그 출력(드레인 전압)을 5V로 한다는 것을 의미한다.
제4(235) 및 제5(238) CMOS의 스위치의 출력은 제4 중간 라인(239)에 의해 서로 접속된다. 따라서, 하위 비트 A0가 하이인 경우, 제4 중간 라인(239)은 제10 CMOS 스위치(235)에 의해 5V-ΔX로 구동되고, 하위 비트 A0가 로우인 경우, 제4 중간 라인(239)은 제11 CMOS 스위치(238)에 의해 5V로 구동된다.
제2 디지털 라인(106)(또는 제4 디지털 라인(108))이 제12 PMOS 트랜지스터(240)의 게이트 전극에 접속되고, 제2 인버터(202)의 출력은 제12 NMOS 트랜지스터(241)의 게이트 전극에 접속된다. 제4 중간 라인(239)은 제12 PMOS(240) 및 제12 NMOS(241) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제12 PMOS 트랜지스터(240) 및 제12 NMOS 트랜지스터(241)가 제12 CMOS 스위치(242)를 포함한다. 상위 비트 A1이 로우(0)인 경우, 제12 CMOS 스위치(242)가 "on"이 되고, 이는 제12 CMOS 스위치(242)가 그 출력(드레인 전압)을 제4 중간 라인(239)과 동일한 전압으로 한다는 것을 의미한다.
도 2B의 하반부의 출력에 대하여, 제9 CMOS(232) 및 제12 CMOS(242) 스위치둘 다의 출력(드레인 전압)이 제2 아날로그 라인(118)(또는 제4 아날로그 라인(122))에 접속된다. 따라서, A0=1이고, A1=1인 경우, 0V가 제2 아날로그 라인(118)에 인가된다. A0=0이고, A1=1인 경우, 5V-ΔY가 제2 아날로그 라인(118)에 인가된다. A0=1이고, A1=0인 경우, 5V-ΔX가 제2 아날로그 라인(118)에 인가된다. 마지막으로, A0=0이고, A1=0인 경우, 5V가 제2 아날로그 라인(118)에 인가된다.
도 2C는 디코더 회로(252)와 함께 제2 및 종래의 CMOS계 회로(111)의 개략도이다. 제2 CMOS계 회로(111)는 디코더 회로(252), 4개의 인버터(257-260), 및 8개의 CMOS 스위치(263, 266, 269, 272, 283, 286, 289 및 292)를 포함한다.
디코더 회로(252)는 제1 디지털 라인(104)을 따라 X컬럼에 대해 하위 비트 A0및 제2 디지털 라인(106)을 따라 X컬럼에 대해 상위 비트 A1(또는 제3 디지털 라인(108)을 따라 X＋1 컬럼에 대하여 하위 비트 B0및 제4 디지털 라인(110)을 따라 X＋1컬럼에 대하여 상위 비트 B1)을 수신한다. 디코더 회로(252)는 상위 비트 A1과 하위 비트 A0에 대한 논리곱 연산을 행하여 그 결과인 A1A0를 제1 디코드 라인(253)에 출력한다. 디코더 회로(252)는 또한 상위 비트 A1과 하위 비트 A0의 컴플리먼트에 대한 논리곱 연산을 행하고, 그 결과인 A1A0'(여기서, 프라임은 컴플리먼트를 나타낸다)을 제2 디코드 라인(252)에 출력한다. 디코더 회로(252)는 또한 상위 비트 A1의 컴플리먼트와 하위 비트 A0에 대한 논리곱을 행하여 그 결과인 A1'A0를 제3 디코드 라인(255)에 출력한다. 디코더 회로(252)는 또한 상위 비트 A1의 컴플리먼트와 하위 비트 A0의 컴플리먼트에 대한 논리곱을 행하여, 그 결과인 A1'A0'을 제4 디코드 라인(256)에 출력한다.
제1 디코드 라인(253) 상의 결과 A1AO는 A1AO의 컴플리먼트를 출력하는, 즉, (A1A0)를 출력하는 제1 인버터(257)에 입력된다. 제2 디코드 라인(254) 상의 결과 A1AO가(A1A0')을 출력하는 제2 인버터(258)에 입력된다. 제3 디코드 라인(255) 상의 결과 A1AO는 (A1'A0)를 출력하는 제3 인버터(259)에 입력된다. 제4 디코드 라인(256)의 결과 A1A0는 (A1'A0')을 출력하는 제4 인버터(260)에 입력된다.
도 2C의 상반부에서의 4개의 CMOS 스위치(263, 266, 269 및 272)에 대하여, 제1 디코드 라인(253)이 제1 NMOS 트랜지스터(261)의 게이트 전극에 접속되고, 제1 인버터(257)의 출력이 제1 PMOS 트랜지스터(262)의 게이트 전극에 접속된다. 고 전압 세트(113)에서의 최고 전압(10V)이 제1 NMOS(261) 및 제1 PMOS(262) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제1 NMOS 트랜지스터(261) 및 제1 PMOS 트랜지스터(262)는 제1 CMOS 스위치(263)를 포함한다. 제1 디코드 라인(253)이 하이(즉, A0=1이고 A1=1)이면, 제1 CMOS 스위치(263)는 "on"이 되고, 이는 제1 CMOS 스위치(263)가 그 출력(드레인 전압)을 10V로 한다는 것을 의미한다.
제2 디코드 라인(254)이 제2 NMOS 트랜지스터(264)의 게이트 전극에 접속되고, 제2 인버터(258)의 출력이 제2 PMOS 트랜지스터(265)의 게이트에 접속된다. 고 전압 세트(113)에서의 제2 고 전압(5V＋ΔY)이 제2 NMOS(264) 및 제2 PMOS(265) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제2 NMOS 트랜지스터(264) 및 제2 PMOS 트랜지스터(265)가 제2 CMOS 스위치(266)를 포함한다. 제2 디코드 라인(254)이 하이(즉, A0=0이고 A1=1)인 경우, 제2 CMOS 스위치(266)가 "on"이 되고, 이는 제2 CMOS 스위치(266)가 그 출력(드레인 전압)을 5V＋ΔY로 한다는 것을 의미한다.
제3 디코드 라인(255)이 제3 NMOS 트랜지스터(267)의 게이트 전극에 접속되고, 제3 인버터(259)의 출력이 제3 PMOS 트랜지스터(268)의 게이트에 접속된다. 고 전압 세트(113)에서의 제3의 최고 전압(5V＋ΔX)이 제3 NMOS(267) 및 제3 PMOS(268) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제3 NMOS 트랜지스터(267) 및 제3 PMOS 트랜지스터(268)는 제3 CMOS 스위치(269)를 포함한다. 제3 디코드 라인(255)이 하이인 경우(즉, AO=1이고 A1=0), 제3 CMOS 스위치(269)는 "on"이 되고, 이는 제3 CMOS 스위치(269)가 그 출력(드레인 전압)을 5V＋ΔX로 한다는 것을 의미한다.
제4 디코드 라인(256)이 제4 NMOS 트랜지스터(270)의 게이트 전극에 접속되고, 제4 인버터(260)의 출력이 제4 PMOS 트랜지스터(271)의 게이트에 접속된다. 고 전압 세트(113)에서의 최저 전압 5V가 제4 NMOS(270) 및 제4 PMOS(271) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제4 NMOS 트랜지스터(270) 및 제4 PMOS 트랜지스터(271)는 제4 CMOS 스위치(272)를 포함한다. 제4 디코드 라인(256)이 하이인 경우 (즉, AO=0이고 A1=0), 제4 CMOS 스위치(272)가 "on"이 되고, 이는 제4 CMOS 스위치(272)가 그 출력(드레인 전압)을 5V로 한다는 것을 의미한다.
도 2C의 상반부의 출력에 대하여, 제1(263), 제2(266), 제3(269) 및 제4(272) CMOS 스위치의 출력(드레인 전압)은 모두 제1 아날로그 라인(116)(또는 제3 아날로그 라인(120))에 접속된다. 따라서, AO=1이고 A1=1인 경우, 10V가 제1 아날로그 라인(116)에 인가된다. AO=0이고 A1=1인 경우, 5V＋ΔY가 제1 아날로그 라인(116)에 인가된다. AO=1이고 A1=0인 경우, 5V＋ΔX가 제1 아날로그 라인(116)에 인가된다. AO=0이고 A1=0인 경우, 5V가 제1 아날로그 라인(116)에 인가된다.
도 2C의 하반부에서의 4개의 CMOS 스위치(283, 286, 289 및 292)에 대하여, 제1 디코드 라인(253)이 제5 NMOS 트랜지스터(281)의 게이트 전극에 접속되고, 제1 인버터(257)의 출력이 제5 PMOS 트랜지스터(282)의 게이트에 접속된다. 저 전압 세트(114)에서의 최저 전압(OV)가 제5 NMOS(281) 및 제5 PMOS(282) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제5 NMOS 트랜지스터(281) 및 제5 PMOS 트랜지스터(282)가 제5 CMOS 스위치(283)를 포함한다. 제1 디코드 라인(253)이 하이인 경우(즉, A0=1이고 A1=1), 제5 CMOS 스위치(283)이 "on"이 되고, 이는 제5 CMOS 스위치(283)가 그 출력(드레인 전압)을 0V로 한다는 것을 의미한다.
제3 디코드 라인(254)은 제6 NMOS 트랜지스터(284)의 게이트 전극에 접속되고, 제3 인버터(258)의 출력은 제6 PMOS 트랜지스터(285)의 게이트에 접속된다. 저 전압 세트(114)에서의 제2 최저 전압(5V-ΔY)이 제6 NMOS(284) 및 제6 PMOS(285) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제6 NMOS 트랜지스터(284) 및 제6 PMOS 트랜지스터(285)는 제6 CMOS 스위치(286)를 포함한다. 제2 디코드 라인(254)이 하이인 경우(즉, A0=0이고 A1=1), 제6 CMOS 스위치(286)이 "on"이 되고, 이는 제6 CMOS 스위치(286)가 그 출력(드레인 전압)을 5V-ΔY로 한다는 것을 의미한다.
제3 디코드 라인(255)이 제7 NMOS 트랜지스터(287)의 게이트 전극에 접속되고, 제3 인버터(259)의 출력이 제7 PMOS 트랜지스터(288)의 게이트에 접속된다. 저 전압 세트(114)에서의 제3 저 전압(5V-ΔX)이 제7 NMOS(287) 및 제7 PMOS(288) 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제7 NMOS 트랜지스터(287) 및 제7 PMOS 트랜지스터(288)가 제7 CMOS 스위치(289)를 포함한다. 제3 디코드 라인(255)이 하이인 경우(즉, A0=1이고 A1=0), 제7 CMOS 스위치(289)가 "on"이 되고, 이는 제7 CMOS 스위치(289)가 그 출력(드레인 전압)을 5V-ΔX로 한다는 것을 의미한다.
제4 디코드 라인(256)이 제8 NMOS 트랜지스터(290)의 게이트 전극에 접속되고, 제4 인버터(260)의 출력이 제8 PMOS 트랜지스터(291)의 게이트에 접속된다. 저 전압 세트(114)에서의 최고 전압 5V가 제8 NMOS 트랜지스터(290) 및 제8 PMOS(291 트랜지스터 둘 다의 소스에 접속된다. 이와 함께, 제3 NMOS 트랜지스터(290) 및 제8 PMOS 트랜지스터(291)는 제8 CMOS 스위치(292)를 포함한다. 제4 디코드 라인(256)이 하이인 경우(즉, A0=0이고 A1=0), 제8 CMOS 스위치(292)는 "on"이 되고, 이는 제8 CMOS 스위치(292)가 그 출력(드레인 전압)을 5V로 한다는 것을 의미한다.
도 2C의 하반부의 출력에 대하여, 제5(283), 제6(286), 제7(289), 및 제8(292) CMOS 스위치는 모두 제2 아날로그 라인(118)(또는 제4 아날로그 라인(122))에 접속된다. 따라서, A0=1이고 A1=1인 경우, 0V가 제2 아날로그 라인(118)에 인가된다. A0=0이고 A1=1인 경우, 5V-ΔY가 제2 아날로그 라인(118)에 인가된다. A0=1이고 A1=0인 경우, 5V-ΔX가 제2 아날로그 라인(118)에 인가된다. A0=0이고 A1=0인 경우, 5V가 제2 아날로그 라인(118)에 인가된다.
B. 본 발명 (도트 인버전)
도 3은 본 발명에 따른 PMOS계 회로(302) 및 NMOS계 회로(312)와 함께 제2 컬럼 구동 회로(300)의 개략도이다. 제2 컬럼 구동 회로(300)는 디스플레이의 2개의 인접한 컬럼, 컬럼 X 및 컬럼 X＋1이 도시되어 있다.
본 설명을 명확하게 하기 위해, 2 비트 버전의 제2 컬럼 드라이버 회로(300)를 도시한다.
각 컬럼마다. 시프트 레지스터(102)는 패널 콘트롤러 칩(도시하지 않음)으로부터 직렬 디지털 디스플레이 데이터를 수신하여 이 디지털 디스플레이 데이터를 병렬 형태로 PMOS계 회로(302) 및 NMOS계 회로(312)로 출력한다. 도 3은 2 비트 버전의 제2 컬럼 드라이버 회로(300)를 도시하므로, 각 시프트 레지스터(102)는 (2개의 선들을 경유하여) 2 비트를 출력한다. 여기서 A0은 컬럼 X의 2 비트 디지털 디스플레이 값의 하위 비트이고, A1은 상위 비트이다. 소정수의 컬럼(X＋2, X＋3, …, X＋n)으로 확장될 수 있는 것은 명백하며, 이해를 명확하게 하기 위해 2개의 컬럼에 대해서만 설명한다. A0은 제1 디지털 라인(104) 상의 출력이고, A1은 제2 디지털 라인(106) 상의 출력이다. 제1 디지털 라인(104)은 좌측의 PMOS계 회로(302a)(컬럼 X용)의 제1 입력 및 좌측의 NMOS계 회로(312a)(컬럼 X용)의 제1 입력에 접속한다. 제2 디지털 라인(106)은 좌측의 PMOS계 회로(302a)의 제2 입력 및 좌측의 NMOS계 회로(312a)의 제2 입력에 접속한다. 마찬가지로, 컬럼 X＋1에 대응하는 시프트 레지스터(102)에 의한 2 비트 출력은 B0및 B1로 표기되며, 여기서 B0은 컬럼 X＋1의 2 비트 디지털 디스플레이 값의 하위 비트이고, B1은 상위 비트이다. B0은 제3 디지털 라인(108) 상의 출력이고, B1은 제4 디지털 라인(110) 상의 출력이다. 제3 디지털 라인(108)은 우측의 PMOS계 회로(302b)(컬럼 X＋1용)의 제1 입력 및 우측의 NMOS계 회로(312b)(컬럼 X＋1용)의 제1 입력에 접속한다. 제4 디지털 라인(110)은 우측의 PMOS계 회로(302b)의 제2 입력 및 우측의 NMOS계 회로(312b)의 제2 입력에 접속한다.
중간점 전압 이상에서의 4개(2n, 여기서 n은 디지털 디스플레이 값 당 비트수임)의 아날로그 디스플레이 전압들(즉, 아날로그 기준 전압들)의 상위 전압 세트(113)는 각 PMOS계 회로(302)에 의해 수신된다. 도 3에 도시된 제2 컬럼 드라이버 회로(300)에서, 중간점 전압은 5V이고 상위 전압 세트(113)는 5V; 5V＋△X; 5V＋△Y 및 10V를 포함한다. △X 및 △Y의 전압값은 0V＜△X＜△Y＜5V이다. PMOS 스위치들은 통상 이러한 상위 전압 레벨들을 스위칭하는데 양호하다. 마찬가지로, 중간점 이하에서 4개(2n, 여기서, n은 디지털 디스플레이 값 당 비트수임)의 아날로그 디스플레이 전압들(즉, 아날로그 기준 전압들)의 하위 전압 세트(114)가 각 NMOS계 회로(302)에 의해 수신된다. 도 3에 도시된 제2 컬럼 드라이버 회로(300)에서, 하위 전압 세트(114)는 5V; 5V-△X; 5V-△Y 및 0V를 포함한다. NMOS 스위치는 통상 이러한 하위 전압 레벨을 스위칭하는데 양호하다. 상위 및 하위 전압 세트(113 및 114)는 중간점에 대해 대략 대칭이고, 도 2a와 관련하여 상기에서 설명되어 있다.
각 PMOS계 회로(302)는 상위 전압 세트(113)로부터 상위 전압을 선택한다. 좌측의 PMOS계 회로(302)(컬럼 X용)는 제1 아날로그 라인(116) 상으로 선택된 상위 전압을 출력하고, 우측의 PMOS계 회로(302)(컬럼 X＋1용)는 제3 아날로그 라인(120) 상으로 선택된 상위 전압을 출력한다. 마찬가지로, 각 NMOS계 회로(312)는 하위 전압 세트(114)로부터 하위 전압을 선택한다. 좌측의 NMOS계 회로(312)(컬럼 X용)는 제2 아날로그 라인(118) 상으로 선택된 하위 전압을 출력하고, 우측의 NMOS계 회로(312)(컬럼 X＋1용)는 제4 아날로그 라인(122) 상으로 선택된 하위 전압을 출력한다. PMOS(302) 및 NMOS(312) 스위치의 세트마다 각각 4개가 설계되고 도 4A 내지 도 4H와 관련하여 후술한다.
제1 및 제2 아날로그 라인(116 및 118)는 제1 멀티플렉서(124)의 입력들에 접속되어 제1 멀티 플렉서(124)가 극성 신호(128) 값에 따라 제1 아날로그 라인(116) 상의 상위 전압이나 제2 아날로그 라인(118) 상의 하위 전압을 선택할 수 있다.
극성 신호(128)가 하이(1)인 경우, 제1 멀티플렉서(124)는 제1 아날로그 라인(116) 상의 상위 전압을 선택한다. 극성 신호(128)가 로우(0)인 경우, 제1 멀티플렉서(124)는 제2 아날로그 라인(118) 상의 하위 전압을 선택한다. 마찬가지로, 제3 및 제4 아날로그 라인(120 및 122)은 제2 멀티플렉서(126)의 입력들에 접속되어, 제2 멀티플렉서(126)이 극성 신호(128) 값에 따라 제3 아날로그 라인(120) 상의 상위 전압이나 제4 아날로그 라인(122) 상의 하위 전압을 선택할 수 있다. 극성 신호(128)가 하이(1)인 경우, 제2 멀티플렉서(126)는 제4 아날로그 라인(112) 상의 하위 전압을 선택한다. 극성 신호(128)가 로우(0)인 경우, 제2 멀티플렉서(126)는 제3 아날로그 라인(120) 상의 상위 전압을 선택한다.
따라서, 극성 신호(128)가 하이(1)일 때, 제1 멀티플렉서(124)는 상위 전압을 선택하는 반면에 제2 멀티플렉서(126)는 하위 전압을 선택한다. 마찬가지로, 극성 신호(128)가 로우(0)일 때, 제1 멀티플렉서(124)는 하위 전압을 선택하는 반면에 제2 멀티플렉서(126)는 상위 전압을 선택한다. 로우로 인전압 픽셀들 간의 이러한 "도트 반전"(dot inversion)은 컬럼들 간의 디스플레이 플리거 및 크로스토크를 줄이기 위한 설계에 의해 행해진다.
제1 멀티플렉서(124)에 의해 선택된 전압은 컬럼 X(130)용 컬럼 전극으로 출력된다. 제2 멀티플렉서(126)에 의해 선택된 전압은 컬럼 X＋1(132)용 컬럼 전극으로 출력된다.
선택된 각 로우마다(로우 전극에 선택 전압을 인가하여 활성화된), 제2 컬럼 드라이버 회로(300)에 의해 인가된 극성 신호(128)는 하이(1) 또는 로우(1)이다. 그러나, 인접한 로우들의 선택에서, 극성 신호(128)는 통상 하이에서 로우로, 또는 로우에서 하이로 스위칭된다. 인접한 로우들 간의 이러한 "라인 반전"(line inversion)은 로우들 간의 디스플레이 플리커 및 크로스토크를 감소시키기 위해 행해진다.
또한, 인접한 프레임(주사 주기)의 디스플레이에서, 제1 로우의 극성 신호(128)는 통상 하이에서 로우, 또는 로우에서 하이로 스위칭된다. 인접한 프레임들 간의 이러한 "프레임 반전"(frame inversion)은 프레임들 간의 디스플레이 플리커 및 크로스토크를 감소시키기 위해 행해진다.
제1 컬럼 드라이버 회로(100)와 관련하여 제2 컬럼 드라이버 회로(300)가 갖는 이점은 상당한 정밀도 열화없이 제1 컬럼 드라이버 회로(10)보다 레이아웃 면적을 작게 할 수 있는 것이다. 이는 제2 컬럼 드라이버 회로(300)가 스위치로서 PMOS 또는 NMOS 트랜지스터를 사용하는 반면에, 제1 컬럼 드라이버 회로(100)가 모든 CMOS(PMOS＋NMOS) 트랜지스터 스위치(크기가 2배인)를 사용하기 때문이다. 따라서, 제2 컬럼 드라이버 회로(300)의 설계는 불필요한 트랜지스터들을 제거한다.
도 4A는 본 발명에 따른 제1 및 양호한 PMOS계 회로(302)의 모식도이다. 제1 PMOS계 회로(302)는 2개의 인버터(401 및 402)와 6개의 증강형 PMOS 스위치(403, 404, 406, 407, 408 및 410)를 포함한다.
컬럼 X용 하위 비트 A0(또는 컬럼 X＋1용 하위 비트 B0)은 제1 디지털 라인(104; 또는 제3 디지털 라인(108))을 따라 하위 비트 A0을 반전하여 A0'을 출력하는 제1 인버터(401)로 입력된다 (여기서, 프라임(')은 그의 반전 또는 보수를 나타냄). 마찬가지로, 컬럼 X용 상위 비트 A1(또는 컬럼 X＋1용 상위 비트 B1)은 제2 디지털 라인(106; 또는 제4 디지털 라인(110))을 따라 하위 비트 B0을 반전하여 B0'을 출력하는 제2 인버터(402)로 입력된다.
도 4A의 상반부에 있는 3개의 증강형 PMOS 스위치(403, 404 및 406)를 고려하면, 제1 인버터(401)의 출력은 제1 PMOS 트랜지스터(또는 스위치)(403)의 게이트 전극에 접속된다. 상위 전압 세트(113)에서 최상위 전압(10V)은 제1 PMOS 스위치(403)의 소스에 접속된다. 하위 비트 A0이 하이(1)일 때, 제1 PMOS 스위치(403)는 "온"이고, 제1 PMOS 스위치(403)이 그 출력(드레인 전압)을 10V로 구동하는 것을 의미한다.
제1 디지털 라인(104)(또는 제3 디지털 라인(108)은 제2 PMOS 트랜지스터(또는 스위치)(404)의 게이트 전극에 접속된다. 상위 전압 세트(113)에서 제2 상위 전압(5V＋△Y)이 제2 PMOS 스위치(404)의 소스에 접속된다. 하위 비트 A0이 로우(0)일 때, 제2 PMOS 스위치(404)는 "온"이고, 제2 PMOS 스위치(404)가 그 출력(드레인 전압)을 5V＋△Y로 구동하는 것을 의미한다.
제1 및 제2 PMOS 스위치(403 및 404)의 출력들은 제1 중간 라인(405)에 의해 함께 접속된다. 따라서, 하위 비트 A0이 하이일 때, 제1 중간 라인(405)은 제1 PMOS 스위치(403)에 의해 10V로 구동되고, 하위 비트 A0이 로우일 때, 제1 중간 라인(405)은 제2 PMOS 스위치(404)에 의해 5V＋△Y로 구동된다.
제2 인버터(402)의 출력은 제3 PMOS 트랜지스터(또는 스위치)(406)의 게이트 전극에 접속된다. 제1 중간 라인(405)은 제3 PMOS 스위치(406)의 소스에 접속된다. 상위 비트 A1이 하이(1)일 때, 제3 PMOS 스위치(406)는 "온"이고, 제3 PMOS 스위치(406)이 그 출력(드레인 전압)을 제1 중간 라인(405) 상에서와 같이 동일한 전압으로 구동하는 것을 의미한다.
도 4A의 상반부에 있는 3개의 증강형 PMOS 스위치(407, 408 및 410)를 고려하면, 제1 인버터(401)의 출력은 제4 PMOS 트랜지스터(또는 스위치)(407)의 게이트 전극에 접속된다. 상위 전압 세트(113)에서 제3 상위 전압(5V＋△X)은 제4 PMOS 스위치(407)의 소스에 접속된다. 하위 비트 A0이 하이(1)일 때, 제4 PMOS 스위치(407)는 "온"이고, 제4 PMOS 스위치(407)가 그 출력(드레인 전압)을 5V＋△X로 구동하는 것을 의미한다.
제1 디지털 라인(104)(또는 제3 디지털 라인(108))은 제5 PMOS 트랜지스터(또는 스위치)(408)의 게이트 전극에 접속된다. 상위 전압 세트(113)에서 최하위 전압(5V)은 제5 PMOS 스위치(408)의 소스에 접속된다. 하위 비트 A0이 로우(0)일 때, 제5 PMOS 스위치(408)는 "온"이고, 제5 PMOS 스위치(408)가 그 출력(드레인 전압)을 5V로 구동하는 것을 의미한다.
제4 및 제5 PMOS 스위치(407 및 408)는 제2 중간 라인(409)에 의해 함께 접속된다. 따라서, 하위 비트 A0이 하이일 때, 제2 중간 라인(409)은 제4 PMOS 스위치(407)에 의해 5V＋△X로 구동되고, 하위 비트 A0이 로우일 때, 제2 중간 라인(409)은 제5 PMOS 스위치(408)에 의해 5V로 구동된다.
제2 인버터(402)의 출력은 제6 PMOS 트랜지스터(또는 스위치)(410)의 게이트 전극에 접속된다. 제2 중간 라인(409)은 제6 PMOS 스위치(410)의 소스에 접속된다. 상위 비트 A1이 로우(0)일 때, 제6 PMOS 스위치(410)는 "온"이고, 제6 PMOS 스위치(410)가 그 출력(드레인 전압)을 제2 중간 라인(409) 상에서와 같이 동일한 전압으로 구동하는 것을 의미한다.
제1 PMOS계 회로(302)의 출력을 고려하면, 제3 PMOS 스위치(406)와 제6 PMOS 스위치(410) 양쪽의 출력(드레인 전압)은 제1 아날로그 라인(116)(또는 제3 아날로그 라인(120))에 접속된다. 따라서, A0=1이고 A1=1이면, 제1 아날로그 라인(116) 상에 10V가 구동된다. A0=0이고 A1=1이면, 제1 아날로그 라인 상에 5V＋△Y가 구동된다. A0=1이고 A1=0이면, 제1 아날로그 라인(116) 상에 5V＋△X가 구동된다. 마지막으로 A0=0이고 A1=0이면, 제1 아날로그 라인(116) 상에 5V가 구동된다.
따라서, 상위 전압을 선택하기 위한 이러한 PMOS 회로는 트랜지스터 수가 CMOS 트랜지스터의 유사한 회로에 비해 거의 절반으로 감소되는 이점이 있다.
도 4B는 본 발명에 따르 제2 및 대체 PMOS계 회로(302)의 모식도이다. 제2 PMOS계 회로(302)는, 증강형 NMOS 트랜지스터들이 중간점 전압 근방에서의 전압들을 전달하는 증강형 PMOS 트랜지스터들과 병렬로 선택적으로 추가되어 있는 점을 제외하고는, 도 4A의 제1 PMOS계 회로(302)와 유사하다.
이 실시예에서는, 제1 증강형 NMOS 트랜지스터(411)의 게이트가 제1 인버터(401)의 출력으로부터 A0을 수신한다. 제1 NMOS 트랜지스터(411)의 소스는 상위 전압 세트(113)로부터 5V를 수신한다. 제1 NMOS 트랜지스터(411)의 드레인은 제2 중간 라인(409)에 접속된다.
제5 PMOS 트랜지스터(408)와 함께 제1 NMOS 트랜지스터(411)가 제1 CMOS 스위치(412)를 형성한다. A0=0일 때, 제1 CMOS 스위치(412)는 5V를 전달하고 제5 PMOS 트랜지스터(408) 단독보다 양호하게 행한다.
마찬가지로, 제2 증강형 NMOS 트랜지스터(413)는 제6 PMOS 트랜지스터에 병렬로 추가되어 제2 CMOS 스위치(414)를 형성한다. A0=0이고 A1=0일 때, 제2 CMOS 스위치(414)는 5V를 전달하고 제6 PMOS 트랜지스터(410) 단독보다 양호하게 행한다.
제1 내지 제4 증강형 PMOS 트랜지스터(403, 404, 406 및 407)에 병렬로 NMOS 트랜지스터를 추가하는 것은 통상 불필요하다. 이는 증강형 PMOS 트랜지스터가 통상 이들 상위 트랜지스터(403, 404, 406 및 407)에 의해 전달될 요구되는 고 전압을 충분히 양호하게 도통하기 때문이다.
따라서, 선택 NMOS 트랜지스터들의 추가에 따라, PMOS계 회로는 CMOS 트랜지스터의 유사 회로보다 상당히 작은 트랜지스터들을 갖는다. 선택 추가 NMOS 트랜지스터들은 중간점 부근에서 전압의 전달을 증강한다.
도 4C는 본 발명에 따른 제1 및 양호한 NMOS계 회로(312)의 모식도이다. 제1 NMOS계 회로(312)는 2개의 인버터(421 및 422)와 6개의 증강형 NMOS 스위치(423, 424, 426, 427, 428 및 430)를 포함한다.
컬럼 X용 하위 비트 A0(또는 컬럼 X＋1용 하위 비트 B0)이 제1 디지털 라인(104)(또는 제3 디지털 라인(108))을 따라 하위 비트 A0을 반전하여 A'0을 출력하는 제1 인버터(421)로 입력된다 (여기서, 프라임(')은 그의 반전 또는 보수임). 마찬가지로, 컬럼 X용 상위 비트 A1(또는 컬럼 X＋1용 상위 비트 B1)이 제2 디지털 라인(106)(또는 제4 디지털 라인(110))을 따라 하위 비트 B0을 반전하여 B'0을 출력하는 제2 인버터(422)로 입력된다.
도 4C의 하반부에 있는 3개의 증강형 NMOS 스위치(423, 424 및 426)를 고려하면, 제1 디지털 라인(104)(또는 제3 디지털 라인(108)이 제1 NMOS 트랜지스터(또는 스위치)(423)의 게이트 전극에 접속된다. 하위 전압 세트(114)에서 최하위 전압(0V)은 제1 NMOS 스위치(423)의 소스에 접속된다. 하위 비트 A0이 하이(1)일 때, 제1 NMOS 스위치(423)는 "온"이고, 제1 NMOS 스위치(423)가 그 출력(드레인 전압)을 0V로 구동하는 것을 의미한다.
제1 인버터(421)의 출력은 제2 NMOS 트랜지스터(또는 스위치)(424)의 게이트 전극에 접속된다. 하위 전압 세트(114)에서 제2 하위 전압(5V - △Y)은 제2 NMOS 스위치(424)의 소스에 접속된다. 하위 비트 A0이 로우(0)일 때, 제2 NMOS 스위치(424)는 "온"이고, 제2 NMOS 스위치(424)가 그 출력(드레인 전압)을 5V-△Y)로 구동하는 것을 의미한다.
제1 및 제2 NMOS 스위치(423 및 424)의 출력들은 제1 중간 라인(425)에 의해 함께 접속된다. 따라서, 하위 비트 A0이 하이일 때, 제1 중간 라인(425)은 제1 NMOS 스위치(423)에 의해 0V로 구동되고, 하위 비트 A0이 로우일 때, 제1 중간 라인(425)은 제2 NMOS 스위치(424)에 의해 5V - △Y로 구동된다.
제2 디지털 라인(106)(또는 제4 디지털 라인(110))은 제3 NMOS 트랜지스터(또는 스위치)(426)의 게이트 전극에 접속된다. 제1 중간 라인(425)은 제3 NMOS 스위치(426)의 소스에 접속된다. 상위 비트 A1이 하이(1)일 때, 제3 NMOS 스위치(426)는 "온"이고, 제3 NMOS 스위치(426)가 그 출력을 제1 중간 라인(425) 상에서와 같이 동일한 전압으로 구동하는 것을 의미한다.
도 4C의 상반부에 있는 3개의 증강형 NMOS 스위치(427, 428 및 430)를 고려하면, 제1 디지털 라인(104)(또는 제3 디지털 라인(108))이 제4 NMOS 트랜지스터(또는 스위치)(427)의 게이트 전극에 접속된다. 하위 전압 세트(114)에서 제3 하위 전압(5V-△X)은 제4 NMOS 스위치(427)의 소스에 접속된다. 하위 비트 A0이 하이(1)일 때, 제4 NMOS 스위치(427)는 "온"이고, 제4 NMOS 스위치(427)가 그 출력(드레인 전압)을 5V-△X로 구동하는 것을 의미한다.
제2 인버터(422)의 출력은 제5 NMOS 트랜지스터(또는 스위치)(428)의 게이트 전극에 접속된다. 하위 전압 세트(114)에서 최상위 전압(5V)은 제5 NMOS 스위치(428)의 소스에 접속된다. 하위 비트 A0이 로우(0)일 때, 제5 NMOS 스위치(428)는 "온"이고, 제5 NMOS 스위치(428)가 그 출력(드레인 전압)을 5V로 구동하는 것을 의미한다.
제4 및 제5 NMOS 스위치(427 및 428)는 제2 중간 라인(429)에 의해 함께 접속된다. 따라서, 하위 비트 A0이 하이일 때, 제2 중간 라인(429)은 제4 NMOS 스위치(427)에 의해 5V-△X로 구동되고, 하위 비트 A0이 로우일 때, 제2 중간 라인(429)은 제5 NMOS 스위치(428)에 의해 5V로 구동된다.
제2 인버터(422)의 출력은 제6 NMOS 트랜지스터(또는 스위치)(430)의 게이트 전극에 접속된다. 제2 중간 라인(429)은 제6 NMOS 스위치(430)의 소스에 접속된다. 고차수 비트 A1이 로우(0)인 경우에는, 제6 NMOS 스위치(430)가 온(ON)이 되는데, 이는 제6 NMOS 스위치(430)의 출력(드레인 전압)이 제2 중간 라인(429) 상의 전압과 동일한 전압으로 구동된다는 것을 의미한다.
제1 NMOS계 회로(312)의 출력에 관련하여, 제3 NMOS(426)와 제6 NMOS(430) 스위치 양측의 출력(드레인 전압)은 제2 아날로그 라인(118)(또는 제4 아날로그 라인(122))에 접속된다. 따라서, A0= 1이고 A1= 1인 경우, 제1 아날로그 라인(116) 상에 OV가 구동된다. A0= 0이고 A1= 1인 경우, 제1 아날로그 라인(116) 상에 5V-ΔY가 구동된다. A0= 1이고 A1= 0인 경우, 제1 아날로그 라인(116) 상에 5V-ΔX가 구동된다. 마지막으로, A0= 0이고 A1= 0인 경우, 제1 아날로그 라인(116) 상에 5V가 구동된다.
따라서, PMOS 회로(302)와 같이, NMOS 회로(312)는 CMOS 트랜지스터의 유사 회로에 비해 거의 절반만큼 낮은 전압을 선택하는데 필요한 트랜지스터의 개수를 감소시킬 수 있다.
도 4D는 본 발명에 따른 제2 및 대용 NMOS계 회로(312)의 개략적인 도면이다. 제2 NMOS계 회로(312)는 증가형 PMOS 트랜지스터가 중간 전압 또는 그 근방의 전압을 전달하는 증가형 NMOS 트랜지스터에 병렬로 선택적으로 부가된다는 것을 제외하고, 도 4C의 제1 NMOS게 회로(312)와 유사하다.
본 실시예에서, 제1 증강형 PMOS 트랜지스터(431)의 게이트는 제1 디지털 라인(또는 제2 디지털 라인(108))으로부터 A0를 수신한다. 제1 PMOS 트랜지스터(431)의 소스는 하위 전압 세트(114)로부터 5V를 수신한다. 제1 PMOS 트랜지스터(431)의 드레인은 제2 중간 라인(429)에 접속된다.
제5 NMOS 트랜지스터(428)와 함께 제1 PMOS 트랜지스터(431)은 제1 CMOS 스위치(432)를 형성한다. A0= 0인 경우, 제1 CMOS 스위치(432)는 5V를 전송하고 단독의 제5 NMOS 트랜지스터(428)보다 훨씬 더 낫다,
유사하게, 제2 증가형 PMOS 트랜지스터(433)은 제6 NMOS 트랜지스터(430)에 평행하게 부가되어 제2 CMOS 스위치(434)를 형성한다. A0= 0이고 A1= 0인 경우, 제2 CMOS 스위치(434)는 5V를 전송하며 단독의 제6 NMOS 트랜지스터(430)보다 훨씬 더 낫다.
제1 내지 제4 증가형 NMOS 트랜지스터(423, 424, 426 및 427)에 병렬로 PMOS 트랜지스터를 부가하는 것은 통상적으로 필요치 않다. 이는 증가형 NMOS 트랜지스터가 하위 트랜지스터(423, 424, 426, 427)에 의해 전송된 저전압에서 충분히 잘 동작하기 때문이다.
따라서, PMOS 트랜지스터를 선택 부가함으로써, NMOS계 회로는 CMOS 트랜지스터의 유사 회로보다 훨씬 더 적은 트랜지스터를 가지게 된다. 부가된 PMOS 트랜지스터는 중간점 근방의 전압의 전송을 향상시킨다.
도 4E는 본 발명에 따른 제3 및 대용 PMOS계 회로(302)의 개략적인 도면이다. 제3 PMOS계 회로(302)는 디코더 회로(442), 제4 인버터(443∼446), 및 제4 증가형 PMOS 스위치(447∼450)을 포함한다.
디코더 회로(442)는 제1 디지털 라인(104)를 따른 컬럼 X용 저차수 비트 A0와 제2 디지털 라인(106)을 따른 컬럼 X용 고차수 비트 A1(또는 제3 디지털 라인(108)을 따른 컬럼 X＋1용 저차수 비트 B0와 제4 디지털 라인(110)을 따른 컬럼 X＋1용 고차수 비트 B1)을 수신한다. 디코더 회로(442)는 고차수 비트 A1과 저차수 비트 A0에 대한 논리적인 AND 동작을 수행하고, (A0A1)을 출력하는 제1 인버터(443)에 제1 디코딩된 라인 상의 결과치 A0A1을 출력한다. 또한, 디코더 회로(442)는 고차수 비트 A1에 대한 논리적인 AND 동작과 저차수 비트 A0의 보수를 행하고, (A0A1)을 출력하는 제2 인버터(444)에 제2 디코딩된 라인(소수가 그 보수를 지칭하는 경우)상의 결과치 A1A0를 출력한다. 또한, 디코더 회로(442)는 고차수 비트 A1과 저차수 비트 A0의 보수에 대한 논리적인 AND 동작을 수행하고, (A0A1)을 출력하는 제3 인버터(445)에 제3 디코딩된 라인상의 결과치 A1A0를 출력한다. 또한, 디코더 회로(442)는 고차수 비트 A1의 보수와 저차수 비트 A0의 보수에 대한 논리적인 AND 동작을 수행하고 (A0A1)을 출력하는 제4 인터버(446)에 제4 디코딩된 라인상의 결과치 A1A0를 출력한다.
제4 증가형 PMOS 스위치(447∼450)에 관련하여, 제1 인버터(257)의 출력은 제1 PMOS 트랜지스터(447)의 게이트에 접속된다. 상위 전압 세트(113)의 최고 전압(10V)은 제1 PMOS(447) 트랜지스터의 소스에 접속된다. 제1 인버터(443)의 출력이 로우(즉, A0= 1이고 A1= 1)인 경우, 제1 PMOS 스위치(447)는 "온(on)"이 되는데, 이는 제1 PMOS 스위치(447)의 출력(드레인 전압)이 10V에서 구동된다는 것을 의미한다.
제2 인버터(444)의 출력은 제2 PMOS 트랜지스터(448)의 게이트에 접속된다. 상위 전압 세트(113)의 제2 최고 전압(5V＋ΔY)은 제2 PMOS(448) 트랜지스터의 소스에 접속된다. 제2 인버터(444)의 출력이 로우(즉, A0= 0이고 A1= 1)인 경우, 제2 PMOS 스위치(448)는 "온(on)"이 되는데, 이는 제2 PMOS 스위치(448)의 출력(드레인 전압)이 5V＋ΔY에서 구동된다는 것을 의미한다.
제3 인버터(445)의 출력은 제3 PMOS 트랜지스터(449)의 게이트에 접속된다. 상위 전압 세트(113)의 제3 최고 전압(5V＋ΔX)은 제3 PMOS(449) 트랜지스터의 소스에 접속된다. 제3 인터버(445)의 출력이 로우(즉, A0= 1이고 A1= 0)인 경우, 제3 PMOS 스위치(449)은 "온(on)"이 되는데, 이는 제3 PMOS 스위치(449)의 출력(드레인 전압)이 5V＋ΔX에서 구동된다는 것을 의미한다.
제4 인버터(446)의 출력은 제4 PMOS 트랜지스터(450)의 게이트에 접속된다. 상위 전압 세트(113)의 최하 전압(5V)은 제4 PMOS(450) 트랜지스터의 소스에 접속된다. 제4 인터버(446)의 출력이 로우(즉, A0= 0이고 A1= 0)인 경우, 제4 PMOS 스위치(450)은 "온(on)"이 되는데, 이는 제4 PMOS 스위치(450)의 출력(드레인 전압)이 5V에서 구동된다는 것을 의미한다.
제3 PMOS계 회로(302)의 출력에 관련하여, 제1 내지 제4 PMOS 스위치(447∼450)의 출력(드레인 전압)은 모두 제1 아날로그 라인(116)(또는 제3 아날로그 라인(120))에 접속된다. 따라서, A0= 1이고 A1= 1인 경우, 제1 아날로그 라인(116) 상에 1OV가 구동된다. A0= 0이고 A1= 1인 경우, 제1 아날로그 라인(116) 상에5V-ΔY가 구동된다. A0= 1이고 A1= 0인 경우, 제1 아날로그 라인(116) 상에 5V-ΔX가 구동된다. 마지막으로, A0= 0이고 A1= 0인 경우, 제1 아날로그 라인(116) 상에 5V가 구동된다.
따라서, PMOS 회로(302)의 실시예는 CMOS 트랜지스터의 유사 회로에 비해 상위 전압을 선택하는데 사용된 트랜지스터의 개수를 감소시킨다.
도 4F는 본 발명에 따른 제4 및 바람직한 PMOS계 회로(302)의 개략적인 도면이다. 제4 PMOS계 회로(302)는 중간 전압 또는 그 근방에서 전송되는 증가형 PMOS 트랜지스터가 하나 이상의 증가형 NMOS 트랜지스터들에 부가된다는 것을 제외하고 도 4E의 제3 PMOS계 회로(302)와 유사하다.
본 실시예에서, 라인(451)은 증가형 NMOS 트랜지스터(452)의 게이트에 제4 디코딩된 라인을 접속한다. NMOS 트랜지스터(452)의 소스는 상위 전압 세트(113)로부터 5V를 수신한다. NMOS 트랜지스터(452)의 드레인은 제1 아날로그 라인(116)에 접속된다.
제4 PMOS 트랜지스터(450)와 함께 NMOS 트랜지스터(452)는 CMOS 스위치(453)을 형성한다. A0= 0이고 A1= 0인 경우, CMOS 스위치(453)은 5V를 전송하며 단독의 제4 PMOS 트랜지스터(450)보다 훨씬 더 낫다.
제1 내지 제3 증가형 PMOS 트랜지스터(447∼449)에 병렬로 부가되는 NMOS 트랜지스터는 통상적으로 필요치 않다. 이는 증가형 PMOS 트랜지스터는 이들 상위 트랜지스터들(447∼449)에 의해 전송될 필요가 있는 고전압에서 충분히 잘 동작하기 때문이다.
따라서, PMOS 회로(302)의 실시예는 상위 전압을 선택하는 데 필요한 트랜지스터의 개수를 감소시키는 반면에, 추가되는 NMOS 트랜지스터(452)는 중간 전압 근방의 전압의 전송을 향상시킨다.
도 4G는 본 발명에 따른 제3 및 대용 NMOS계 회로(312)의 개략적인 도면이다. 제3 NMOS계 회로(312)는 디코더(442)와 제4 증가형 NMOS 스위치(465∼468)을 포함한다.
디코더 회로(442)는 제1 디지털 라인(104)를 따른 컬럼 X용 저차수 비트 A0와 제2 디지털 라인(106)을 따른 컬럼 X용 고차수 비트 A1(또는 제3 디지털 라인(108)을 따른 컬럼 X＋1용 저차수 비트 B0와 제4 디지털 라인(110)을 따른 컬럼 X＋1용 고차수 비트 B1)을 수신한다. 디코더 회로(442)는 고차수 비트 A1과 저차수 비트 A0에 대한 논리적인 AND 동작을 수행하고, 제1 디코딩된 라인(461) 상에 결과치 A0A1을 출력한다. 또한, 디코더 회로(442)는 고차수 비트 A1에 대한 논리적인 AND 동작과 저차수 비트 A0의 보수를 행하고, 제2 디코딩된 라인(462) 상에 결과치 A1A0(소수가 그 보수를 나타내는 경우)를 출력한다. 또한, 디코더 회로(442)는 고차수 비트 A1과 저차수 비트 A0의 보수에 대한 논리적인 AND 동작을 수행하고, 제3 디코딩된 라인(463)상에 결과치 A1A0를 출력한다. 또한, 디코더 회로(442)는 고차수 비트 A1의 보수와 저차수 비트 A0의 보수에 대한 논리적인 AND 동작을 수행하고 제4 디코딩된 라인(464)상에 결과치 A1A0를 출력한다.
제4 증가형 NMOS 스위치(465∼468)에 관련하여, 제1 디코딩된 라인(461)의 출력은 제1 NMOS 트랜지스터(465)의 게이트에 접속된다. 하위 전압 세트(114)의 최하 전압(0V)은 제1 NMOS 트랜지스터(465)의 소스에 접속된다. 제1 디코딩된 라인(461)의 출력이 하이(즉, A0= 1이고 A1= 1)인 경우, 제1 NMOS 스위치(465)는 "온(on)"이 되는데, 이는 제1 NMOS 스위치(465)의 출력(드레인 전압)이 0V에서 구동된다는 것을 의미한다.
제2 디코딩된 라인(462)의 출력은 제2 NMOS 트랜지스터(466)의 게이트에 접속된다. 하위 전압 세트(114)의 제2 최하 전압(5V-ΔY)은 제2 NMOS 트랜지스터(466)의 소스에 접속된다. 제2 디코딩된 라인(462)의 출력이 하이(즉, A0= 0이고 A1= 1)인 경우, 제2 NMOS 스위치(466)는 "온(on)"이 되는데, 이는 제2 NMOS 스위치(466)의 출력(드레인 전압)이 5V - ΔY에서 구동된다는 것을 의미한다.
제3 디코딩된 라인(463)의 출력은 제3 NMOS 트랜지스터(467)의 게이트에 접속된다. 하위 전압 세트(114)의 제3 최하 전압(5V-ΔX)은 제3 NMOS 트랜지스터(467)의 소스에 접속된다. 제3 디코딩된 라인(463)의 출력이 하이(즉, A0= 1이고 A1= 0)인 경우, 제3 NMOS 스위치(467)은 "온(on)"이 되는데, 이는 제3 NMMOS 스위치(467)의 출력(드레인 전압)이 5V - ΔX에서 구동된다는 것을 의미한다.
제4 디코딩된 라인(464)의 출력은 제4 NMOS 트랜지스터(468)의 게이트에 접속된다. 하위 전압 세트(114)의 최고 전압(5V)은 제4 NMOS(468) 트랜지스터의 소스에 접속된다. 제4 디코딩된 라인(464)의 출력이 하이(즉, A0= 0이고 A1= 0)인 경우, 제4 NMOS 스위치(468)가 "온(on)"이 되는데, 이는 제4 NMOS 스위치(468)의 출력(드레인 전압)이 5V에서 구동된다는 것을 의미한다.
제3 NMOS계 회로(312)의 출력에 관련하여, 제1 내지 제4 NMOS 스위치(465∼468)의 출력(드레인 전압)은 모두 제2 아날로그 라인(118)(또는 제4 아날로그 라인(122))에 접속된다. 따라서, A0= 1이고 A1= 1인 경우, 제2 아날로그 라인(118) 상에 OV가 구동된다. A0= 0이고 A1= 1인 경우에는, 제2 아날로그 라인(118) 상에 5V-ΔY가 구동된다. A0= 1이고 A1= 0인 경우에는, 제2 아날로그 라인(118) 상에 5V-ΔX가 구동된다. 마지막으로, A0= 0이고 A1= 0인 경우, 제2 아날로그 라인(118) 상에 5V가 구동된다.
따라서, NMOS 회로(312)의 실시예는 CMOS 트랜지스터의 유사 회로에 비해 하위 전압을 선택하는데 사용된 트랜지스터의 개수를 감소시킨다.
도 4H는 본 발명에 따른 제4 및 대용 NMOS계 회로(312)의 개략적인 도면이다. 제4 NMOS계 회로(312)는 하나 이상의 증가형 PMOS 트랜지스터들이 중간 전압 또는 그 근방의 전압을 전송하는 증가형 NMOS 트랜지스터에 병렬로 부가된다는 것을 제외하고 도 4G의 제3 NMOS계 회로(312)와 유사하다.
본 실시예에서, 인버터(469)는 증가형 PMOS 트랜지스터(470)의 게이트에 제4 디코딩된 라인을 접속시킨다. PMOS 트랜지스터(470)의 소스는 하위 전압 세트(114)로부터 5V를 수신한다. PMOS 트랜지스터(470)의 드레인은 제2 아날로그 라인(118)에 접속된다.
제4 NMOS 트랜지스터(468)과 함께 PMOS 트랜지스터(470)은 CMOS 스위치(471)를 형성한다. A0= 0이고 A1= 0인 경우, CMOS 스위치(471)는 5V를 전송하고 단독의 제4 NMOS 트랜지스터(468)보다 훨씬 더 낫다,
제1 내지 제3 증가형 NMOS 트랜지스터(465∼467)에 병렬로 PMOS 트랜지스터를 부가하는 것은 통상적으로 필요치 않다. 이는 증가형 NMOS 트랜지스터가 하위 트랜지스터(465∼467)에 의해 전송되어야 하는 저전압에서 충분히 잘 동작하기 때문이다.
따라서, NMOS 회로(302)의 실시예는 저전압을 선택할 필요가 있는 트랜지스터의 개수를 감소시키는 반면에, 부가적인 PMOS 트랜지스터(470)는 중간 전압 근방의 전압의 전송을 증가시킨다.
도 5는 본 발명에 따른 PMOS계(302) 및 NMOS계(312) 회로에 입력을 다중 송신하는 제3 및 바람직한 컬럼 드라이버 회로(500)의 개략적인 도면이다. 제3 컬럼 드라이버 회로(500)에는 디스플레이의 2개의 인접 컬럼들, 컬럼 X 및 컬럼 X＋1이 나타나 있다. 이 설명을 명확하게 하기 위하여, 제3 컬럼 드라이버 회로(500)의 2비트 버젼이 나타나 있다.
컬럼 X와 관련된 제1 디지털 디스플레이 데이타는 좌측 시프트 레지스터(102)에 의해 연속 형태로 수신되고, 컬럼 X＋1과 관련된 제2 디지털 디스플레이 데이타는 우측 시프트 레지스터(102)에 의해 연속 형태로 수신된다. 좌측 시프트 레지스터(102)는 제1 세트의 멀티플렉서(502, 504)와 제2 세트의 멀티플렉서(506, 508) 양측에 제1 세트의 라인(104, 106)을 따라 병렬 형태로 제1 디지털 디스플레이 데이타를 출력한다. 유사하게, 우측 시프트 레지스터(102)는 제1 세트의 멀티플렉서(502, 504)와 제2 세트의 멀티플렉서(506, 508) 양측에 제2 세트의 라인(108, 110)을 따라 병렬 형태로 제2 디지털 디스플레이 데이타를 출력한다. 제1 및 제2 세트의 멀티플렉서는 극성 신호(POL)에 의해 제어된다. 이들은 그러한 방식으로 제어된다. 극성 신호가 하이(1)인 경우, 제1 세트의 멀티플렉서(502, 504)는 제1 세트의 라인 상의 제1 디지털 디스플레이 데이타를 선택하고, 제2 세트의 멀티플렉서(506, 508)는 제2 세트의 라인에 관련된 제2 디지털 디스플레이 데이타를 선택한다. 이와는 반대로, 극성 신호가 로우(0)인 경우, 제1 세트의 멀티플렉서(502, 504)는 제2 세트의 라인 상의 제2 디지털 디스플레이 데이타를 선택하고, 제2 세트의 멀티플렉서(506, 508)는 제1 세트의 라인 상의 제1 디지털 디스플레이 데이타를 선택한다.
제1 세트의 멀티플렉서(502, 504)는 PMOS계 회로(302)를 선택하는 디지털 디스플레이 데이타를 출력한다. PMOS계 회로(302)는 중간 전압 또는 그 이상의 한 세트의 상위 아날로그 전압(113)을 수신한다. 도 5에 나타난 제3 컬럼 회로(500)에 대하여, 중간 전압은 5V이고, 상위 아날로그 전압(113)의 세트는 5V, 5V＋ΔX, 5V＋ΔY, 및 10V를 포함한다. ΔX와 ΔY용 전압값은 0V＜ΔX＜ΔY＜5V가 되도록 되어 있다. PMOS계 회로(302)는 제1 세트의 멀티플렉서(502, 504)에 의해 선택된 디지털 디스플레이 값에 해당하는 상위 아날로그 전압을 상위 아날로그 전압(113)의 세트로부터 선택한다. 선택된 상위 아날로그 전압은 제1 아날로그 라인(116) 상에 PMOS계 회로(302)에 의해 출력된다.
유사하게, 제2 세트의 멀티플렉서(506, 508)는 NMOS계 회로(312)를 선택하는 디지털 디스플레이 데이타를 출력한다. NMOS계 회로(312)는 중간 전압 또는 그 이하의 하위 아날로그 전압(114)을 수신한다. 도 5에 나타난 제3 컬럼 회로(500)에 관련하여, 중간 전압은 5V이고, 하위 아날로그 전압(114)의 세트는 5V, 5V-ΔX, 5V-ΔY, 및 0V를 포함한다. ΔX와 ΔY용 전압값은 0V＜ΔX＜ΔY＜5V가 되도록 되어 있다. NMOS계 회로(312)는 멀티플렉서(506, 508)의 제2 세트에 의해 선택된 디지털 디스플레이 값에 해당하는 하위 아날로그 전압을 하위 아날로그 전압(114)의 세트로부터 선택한다. 선택된 하위 아날로그 전압은 제2 아날로그 라인(118) 상에 NMOS계 회로(312)에 의해 출력된다.
제1(116) 및 제2(118) 아날로그 라인들은 제1 멀티플렉서(124)의 입력에 접속되어 제1 멀티플렉서(124)가 극성 신호(128)의 값에 따라 제1 아날로그 라인(116) 상의 상위 전압 또는 제2 아날로그 라인(118) 상의 하위 전압 중 어느 하나를 선택할 수 있도록 한다. 만일 극성 신호(128)가 하이(1)인 경우, 제1 멀티플렉서(124)는 제1 아날로그 라인(116) 상의 상위 전압을 선택한다. 만일 극성 신호(128)가 로우(0)인 경우, 제1 멀티플렉서(124)는 제2 아날로그 라인(118) 상의 하위 전압을 선택한다.
또한, 제1(116) 및 제2(118) 아날로그 라인들은 제2 멀티플렉서(126)의 입력에 접속되어 있으므로, 제2 멀티플렉서(126)는 극성 신호(128) 값에 따라 제1 아날로그 라인(116) 상의 상위 전압 또는 제2 아날로그 라인(118) 상의 하위 전압 중 하나를 선택한다. 만일 극성 신호(128)가 하이(1)이면, 제2 멀티플렉서(126)는 제2 아날로그 라인(118) 상의 하위 전압을 선택한다. 만일 극성 신호(128)가 로우(0)이면, 제2 멀티플렉서(126)는 제1 아날로그 라인(116) 상의 상위 전압을 선택한다.
따라서, 극성 신호(128)가 하이(1)인 경우, 제1 멀티플렉서(124)는 상위 전압을 선택하는 반면, 제2 멀티플렉서(126)는 하위 전압을 선택한다. 유사하게, 극성 신호(128)가 로우(0)이면, 제1 멀티플렉서(124)는 하위 전압을 선택하는 반면, 제2 멀티플렉서(126)는 상위 전압을 선택한다. 로우(row)에서의 인접한 픽셀들 간의 이러한 "반전(inversion)"은 컬럼(column)들간의 디스플레이 플리커 및 크로스토크를 감소시키도록 설계된 것이다.
제1 멀티플렉서(124)에 의해 선택된 전압은 컬럼 X(130)용 컬럼 전극으로 출력된다. 제2 멀티플렉서(126)에 의해 선택된 전압은 컬럼 X＋1(132)용 컬럼 전극으로 출력된다.
(로우 전극에 선택 전압을 인가함으로써 활성된) 선택된 각 로우의 경우, 제3 컬럼 드라이버 회로(500)에 의해 인가된 극성 신호(128)는 하이(1) 또는 로우(0) 중 하나이다. 그러나, 인접한 로우들의 선택 사이에는, 극성 신호(128)가 하이에서 로우로 또는 로우에서 하이로 전환되는 것이 전형적이다. 인접한 로우들 간의 이러한 "반전"은 로우들 간의 디스플레이 플리커 및 크로스토크를 감소시키기 위한 것이다.
또한, 인접한 프레임들의 디스플레이 사이 (주사 기간)에는, 제1 로우에 대한 극성 신호(128)가 하이에서 로우로, 또는 로우에서 하이로 전환되는 것이 전형적이다. 인접한 프레임들 간의 이러한 "반전"은 프레임 간의 디스플레이 플리커 및 크로스토크를 감소시키기 위한 것이다.
제3 컬럼 드라이버 회로(500)가 제2 컬럼 드라이버 회로(300)에 대해 갖는 장점은 제3 컬럼 드라이버 회로(500)가 제2 컬럼 드라이버 회로(300)보다 레이아웃 면적을 적게 차지한다는 점이다. 이는, 제3 컬럼 드라이버 회로(500)가 한 쌍의 컬럼 당 (2개 대신에) 단 하나의 PMOS계 회로(302) 및 (2개 대신에) 단 하나의 NMOS계 회로(312)를 사용하기 때문이다. 이는, 2세트의 멀티플렉서(502, 504, 506, 및 508)를 사용하여 PMOS계 회로(302) 및 NMOS계 회로(312)가 2개의 컬럼 사이에서 공유될 수 있기 때문에 달성된다. 따라서, 제3 컬럼 드라이버 회로(500)의 설계는 불필요한 트랜지스터를 더 제거하여, 제1 종래의 컬럼 드라이버 회로(600)의 트랜지스터의 약 1/4만을 구비할 뿐이다. 이러한 장점을 갖는 제3 컬럼 드라이버 회로(500)는 트랜지스터의 수를 감축하여 회로의 크기를 감소시키는 도트 반전 방식에 있어서 인접한 컬럼들 간의 전압 반전에 대하여 가장 충실한 장점을 갖는다.
상기 논의로부터, 본 기술 분야의 숙련자는 본 발명의 사상 및 범위 내에서 다양하게 변형할 수 있음이 명백하다.
설명을 간명하게 하기 위해 변형예 중 제1 예의 경우에 도 1, 도 3, 및 도 5의 컬럼 드라이버 회로(100, 300, 및 500)는 단 2비트의 해상도를 제공하지만, 본 발명은 4, 6, 8, 또는 그 이상의 비트의 해상도를 제공하는 회로 설계 외삽법을 포함한다. 도 5의 바람직한 실시예의 2비트 내지 4비트의 외삽법은 도 6에 도시되어 있다.
도 6은 본 발명에 따라 4비트 디스플레이 데이터를 처리하기 위해 캐스케이드 구조로 된 제4 바람직한 컬럼 드라이버 회로(600)의 개략도이다. 제4 컬럼 드라이버 회로(600)는 2개의 인접한 디스플레이 컬럼 즉, 컬럼 X 및 컬럼 X＋1에 대해 도시되어 있다.
도 5의 제3 컬럼 드라이버 회로(500)와 비교할 때, 제4 컬럼 드라이버 회로(600)는 (2개의 2비트 시프트 레지스터(102) 대신에) 2개의 4비트 시프트 레지스터(601); 4개의 추가 멀티플렉서(610, 612, 614, 및 616); 4개의 추가 PMOS 스위칭 회로(302); 4개의 추가 NMOS 스위칭 회로(312); 및 상기 회로들을 모두 접속시키는 복수개의 추가 라인들(602, 604, 606, 608, 618, 620, 622, 624, 626, 628, 630, 및 632)을 구비한다.
도 5와 비교할 때, 도 6에 추가된 회로는 확장된 상위 전압 세트(634)의 추가된 12가지의 아날로그 전압 레벨 및 확장된 하위 전압 세트(636)의 추가된 12가지 레벨을 수용하기 위해 사용된다. 확장된 전압 세트들(634 및 636) 각각은 4비트의 해상도에 대한 필요성에 따라 총 16가지의 레벨을 갖는다. 확장된 전압 세트(634 및 636)는 도 2a에 도시된 바와 유사하게 중간점 전압에 대하여 대칭이다.
4비트 컬럼 드라이버 회로(600)는, 확장된 상위 전압 세트(634)의 16레벨 중에서 하나의 아날로그 전압 레벨을 선택하고, 확장된 하위 전압 세트(636)의 16레벨 중에서 하나의 아날로그 전압 레벨을 선택한다. 이러한 선택은 컬럼 X에 대한 디스플레이 데이터 중의 4비트 A0, A1, A2, 및 A3와, 컬럼 X＋1에 대한 디스플레이 데이터 중의 4비트 B0, B1, B2, 및 B3에 따라 이루어진다.
컬럼 X에 대한 4비트 시프트 레지스터(601)는 4비트의 디스플레이 데이터 A0, A1, A2, 및 A3를 4개의 라인(104, 106, 602, 및 604)을 따라 2세트의 멀티플렉서들의 입력으로 출력한다. 제1 세트의 멀티플렉서는 4개의 2:1 멀티플렉서(502, 504, 610, 및 612)를 포함하고, 제2 세트의 멀티플렉서는 4개의 2:1 멀티플렉서(506, 508, 614, 및 616)를 포함한다. 유사하게, 컬럼 X＋1에 대한 4비트 시프트 레지스터(601)는 4비트의 디스플레이 데이터 B0, B1, B2, 및 B3를 4개의 라인(108, 110, 606, 및 608)을 따라 상기 동일한 2세트의 멀티플렉서들의 입력으로 출력한다. 제1 세트의 멀티플렉서는 4개의 2:1 멀티플렉서(502, 504, 610, 및 612)를 포함하고, 제2 세트의 멀티플렉서는 4개의 2:1 멀티플렉서(506, 508, 614, 및 616)를 포함한다. 제1 및 제2 세트 양자의 멀티플렉서들은 극성(POL) 신호(128)에 의해 제어된다. POL이 하이(1)인 경우에, 제1 세트의 4개의 멀티플렉서(502, 504, 610, 및 612)는 컬럼 X에 대응하는 4비트 A2, A3, A0, 및 A1을 각각 선택하고, 제2 세트의 4개의 멀티플렉서(506, 508, 614, 및 616)는 컬럼 X＋1에 대응하는 4비트 B2, B3, B0, 및 B1을 각각 선택한다. 이와 달리, POL이 로우(0)인 경우에, 제1 세트의 4개의 멀티플렉서(502, 504, 610, 및 612)는 컬럼 X＋1에 대응하는 4비트 B2, B3, B0, 및 B1을 각각 선택하고, 제2 세트의 4개의 멀티플렉서(506, 508, 614, 및 616)는 컬럼 X에 대응하는 4비트 A2, A3, A0, 및 A1을 각각 선택한다.
최하위 비트 A0또는 B0중 하나와, 제2 최하위 비트 A1또는 B1중 하나를 각각 선택하는 제1 세트의 멀티플렉서들 중 2개의 멀티플렉서(610 및 612)는 4개의 PMOS 스위칭 회로(302)의 제어 포트에 접속된 출력을 갖는다. 제1 PMOS 회로(302)는 확장된 상위 전압 세트(634)에서 최상위 아날로그 전압 4개 중 하나의 아날로그 전압을 선택하여, 그 선택 전압을 라인(618) 상으로 출력한다. 제2 PMOS 회로(302)는 확장된 상위 전압 세트(634)에서 제2 최상위 아날로그 전압 4개 중 하나의 아날로그 전압을 선택하여, 그 선택 전압을 라인(620) 상으로 출력한다. 제3 PMOS 회로(302)는 확장된 상위 전압 세트(634)에서 제3 최상위 아날로그 전압 4개 중 하나의 아날로그 전압을 선택하여, 그 선택 전압을 라인(622) 상으로 출력한다. 마지막으로, 제4 PMOS 회로(302)는 확장된 상위 전압 세트(634)에서 최하위 아날로그 전압 4개 중 하나의 아날로그 전압을 선택하여, 그 선택 전압을 라인(624) 상으로 출력한다. 4개의 라인(618, 620, 622, 및 624)은 또 다른 (제5) PMOS 회로(302)의 입력에 접속되어 있다.
제5 PMOS 회로(302)는 4개의 라인(618, 620, 622, 및 624)으로부터의 4개의 전압 중 하나의 전압을 선택한다. 제5 PMOS 회로(302)는 2개의 멀티플렉서(502 및 504) 각각으로부터 수신된 제2 최상위 비트 A2또는 B2및 최상위 비트 A3또는 B3에 기초하여 상기 선택을 수행한다. 제5 PMOS 회로(302)는 이 선택 전압을 2개의 출력 멀티플렉서(124 및 126)로의 제1 아날로그 라인(116) 상으로 출력한다.
유사하게, 최하위 비트 A0및 B0중 하나와, 제2 최하위 비트 A1또는 B1중 하나를 각각 선택하는 제2 세트의 멀티플렉서들 중 2개의 멀티플렉서(614 및 616)는 4개의 NMOS 스위칭 회로(312)의 제어 포트에 접속된 출력을 갖는다. 제1 NMOS 회로(312)는 확장된 하위 전압 세트(636)에서 최하위 아날로그 전압 4개 중 하나의 아날로그 전압을 선택하여, 그 선택 전압을 라인(626) 상으로 출력한다. 제2 NMOS 회로(312)는 확장된 하위 전압 세트(636)에서 제2 최하위 아날로그 전압 4개 중 하나의 아날로그 전압을 선택하여, 그 선택 전압을 라인(630) 상으로 출력한다. 제3 NMOS 회로(312)는 확장된 하위 전압 세트(636)에서 제3 최하위 아날로그 전압 4개 중 하나의 아날로그 전압을 선택하여, 그 선택 전압을 라인(632) 상으로 출력한다. 4개의 라인(626, 628, 630, 및 632)은 또 다른 (제5) NMOS 회로(312)의 입력에 접속되어 있다.
제5 NMOS 회로(312)는 4개의 라인(626, 628, 630, 및 632)으로부터의 4가지의 전압 중 하나의 전압을 선택한다. 제5 NMOS 회로(312)는 2개의 멀티플렉서(506 및 508) 각각으로부터 각각 수신된 제2 최하위 비트 A2또는 B2와, 최상위 비트 A3또는 B3에 기초하여 상기 선택을 수행한다. 제5 NMOS 회로(312)는 이 선택 전압을 2개의 출력 멀티플렉서(124 및 126)로의 제2 아날로그 라인(118) 상으로 출력한다.
제1 내지 제5 PMOS 회로(302)에 대한 4가지 설계가 도 4A, 도 4B, 도 4E, 및 도 4F에 도시되어 있다 (PMOS 회로(302)로의 입력에 대한 전압 레벨이 도 4A, 도 4B, 도 4E, 및 도 4F에 디스플레이된 바외에 도 6에 관하여 상술된 바는 제외함). 유사하게, 제1 내지 제5 NMOS 회로(312)에 대한 4가지 설계가 도 4C, 도 4D, 도 4G, 및 도 4H에 도시되어 있다 (NMOS 회로(302)로의 입력에 대한 전압 레벨이 도 4C, 도 4D, 도 4G, 및 도 4H에 디스플레이된 바외에 도 6에 관하여 상술된 바는 제외함).
2개의 출력 멀티플렉서(124 및 126)는 극성 신호(128) 값에 따라 제1 아날로그 라인(116) 상의 상위 전압 또는 제2 아날로그 라인(118) 상의 하위 전압 중 하나를 선택할 수 있다. 만일 극성 신호(128)가 하이(1)이면, 제1 출력 멀티플렉서(124)는 상위 전압을 선택하고, 제2 출력 멀티플렉서(126)는 하위 전압을 선택한다. 만일 극성 신호(128)가 로우(0)이면, 제1 출력 멀티플렉서(124)는 하위 전압을 선택하고, 제2 출력 멀티플렉서(126)는 상위 전압을 선택한다. 제1 출력 멀티플렉서(124)의 출력은 컬럼 X에 대한 전극으로 향하고, 제2 출력 멀티플렉서(126)의 출력은 컬럼 X＋1에 대한 전극으로 향한다.
따라서, 도 6에 도시된 설계는 도 5의 설계가 CMOS 트랜지스터와 유사한 회로의 트랜지스터들 중 일부만을 사용함과 동시에 캐스케이딩을 이용한 4비트 이상의 해상도에 적용될 수 있는 방법을 도시한다.
변형예 중 제2 예로서는, 임의의 컬럼 드라이버가 도트 반전이 아니라 로우 반전에서 구현되도록 설계되는 것이다. 상기 컬럼 드라이버(700)와 같은 종래 기술을 구현한 것이 도 7에 도시되어 있다.
C. 종래 기술 (라인 반전)
도 7은 도트 반전이 아니라 로우 반전을 수용한 제5 종래의 컬럼 드라이버 회로(700)의 개략도이다. 본 설명을 간명하게 하기 위해, 제5 컬럼 드라이버 회로(700)의 2비트 버전을 도시하였다.
각 컬럼마다, 시프트 레지스터(102)는 직렬 디지털 디스플레이 데이터를 수신하여 종래의 CMOS계 회로(702)에 데이터를 병렬형으로 출력한다. 또한, 4가지(2n, 여기서 n = 디지털 디스플레이 값 당 비트 수)의 아날로그 기준 전압의 한 그룹이 CMOS계 회로(702)에 의해 수신된다.
도 7에 도시된 실시예에 있어서, 아날로그 기준 전압은 0 내지 5V의 범위에 있지만, 4개의 배선 상의 배열은 "스위칭"될 수 있다. 제1 배열(704)에 있어서, 제1 라인(708)은 0V를, 제2 라인(709)은 △X 전압, 제3 라인(710)은 △Y 전압을, 제4 라인(711)은 5V의 전압을 전달한다 (여기서, 0V＜△X＜△Y＜5V). 4개의 라인(708 내지 711) 상의 전압은 제1 배열(704)으로부터 제2 배열(706)으로 스위칭되어 반전을 일으킬 수 있다. 제2 배열(706)에 있어서, 제1 라인(708)은 5V를, 제2 라인(709)은 △Y 전압을, 제3 라인(710)은 △X 전압을, 제4 라인(711)은 0V를 전달한다. 또한, 제1 배열(704)에서, LCD 디스플레이 패널의 배면 전극의 전압이 5V인 반면, 제2 배열(706)에서, 배면 전극의 전압은 0V이다. 따라서, 제1 배열(704)에서, 제1 라인(708) 상의 전압이 배면 전압에 대하여 음의 5V(-5V)인 반면, 제2 배열(706)에서, 제1 라인(708) 상의 전압은 배면 전압에 대하여 양의 5V(＋5V)이다. 한편, 배면 전압에 대하여 제4 라인(711) 상의 전압은 제로(0)V로 유지된다. 따라서, 제1 배열(704)에서, 4개의 라인(708 내지 711)로부터의 전압은 도 2A에 도시된 곡선의 1/2만큼 좌향 스팬(left span)되는 반면, 제2 배열(706)에서, 4개의 라인(708 내지 711)로부터의 전압은 도 2A에 도시된 곡선의 1/2만큼 우향 스팬(right span)된다.
종래의 CMOS계 회로(702)는 4개의 라인(708 내지 711)으로부터의 전압 중 하나의 전압을 선택하여 컬럼 X에 대한 전극으로의 출력 라인(130)으로 이 선택 전압을 출력한다. 이하 도 8을 참조하여 종래의 CMOS 회로(702)를 보다 상세히 설명할 것이다.
도 8은 제5 종래의 컬럼 드라이버 회로(700)에 사용되는 종래의 CMOS계 회로(702)의 개략도이다. 종래의 CMOS계 회로(702)는, 6개의 PMOS 트랜지스터(803, 804, 806, 807, 808, 및 810)가 각각 6개의 NMOS 트랜지스터(423, 424, 426, 427, 428, 및 430)에 병렬로 부가되어 있는 점을 제외하고는 도 4C의 제1 NMOS계 회로와 유사하다. 또한, 종래의 CMOS계 회로(702)로의 아날로그 기준 레벨 입력은 도 7에 관하여 상술된 2개의 배열(704 및 706)를 포함한다. 마지막으로, 종래의 CMOS계 회로(702)의 출력은 도 7에 디스플레이된 바와 같이 컬럼 X(130)에 대한 전극으로 향한다.
D. 본 발명 (라인 반전)
도 9는 본 발명에 따라 도트 반전이 아니라 컬럼 반전을 수용한 제6 대체 로우 드라이버 회로(900)의 개략도이다. 간명하게 하기 위해, 제6 컬럼 드라이버 회로의 2비트 버전을 도시하였다.
제6 컬럼 드라이버 회로(900)는 종래의 CMOS계 회로(702)가 NMOS 및 CMOS 스위치를 둘 다 포함하는 (NMOS/CMOS) 회로(902)로 대체된 점을 제외하고는 도 7에 도시된 제5 컬럼 드라이버 회로(700)와 유사하다. NMOS/CMOS 회로(902)는 성능을 심각하게 희생시키지 않고도 종래의 CMOS계 회로(702)보다 적은 레이아웃 면적을 차지한다. 도 10을 참조하여 NMOS/CMOS 회로(902)를 이하 보다 상세히 설명한다.
도 10은 본 발명에 따라 제6 대체 컬럼 드라이버 회로(900)에 사용되는 NMOS/CMOS 회로(902)의 개략도이다. NMOS/CMOS 회로(902)는 2개의 라인(709 및 710)으로부터의 △X 및 △Y 전압을 수신하는 2개의 NMOS 트랜지스터(424 및 427)가 PMOS 트랜지스터(804 및 807)와 병렬로 연결되어 있지 않다는 점을 제외하고는 종래의 CMOS계 회로(702)와 유사하다.
도 10의 NMOS/CMOS 회로(902)의 대체 실시예는 2개의 라인(709 및 710)으로부터의 △X 및 △Y 전압을 수신하는 2개의 NMOS 트랜지스터(424 및 427)가 PMOS 트랜지스터로 대체되는 PMOS/NMOS 회로일 수 있다. 이러한 치환은 (NMOS 트랜지스터가 5V를 전달하지 않을 뿐만 아니라 PMOS 트랜지스터도 5V를 전달하지 않더라도) NMOS 및 PMOS 트랜지스터 양자가 △X와 △Y의 중간 전압을 충분히 양호하게 전달하기 때문에 가능하게 된다.
상기 설명은 바람직한 실시예들의 동작을 설명하기 위해 포함되는 것이며 본 발명의 범위를 한정하려는 것이 아니다. 본 발명의 범위는 하기 특허 청구 범위에 의해서만 한정된다.

Claims (26)

  1. 디지털 값을 아날로그 값으로 변환하기 위한 전자 회로에 있어서,
    PMOS 트랜지스터와 NMOS 트랜지스터의 수가 서로 불균형이고 상기 디지털 값에 대응하는 아날로그 전압을 아날로그 전압의 세트로부터 선택하기 위한 부회로를 포함하는 전자 회로.
  2. 액티브 매트릭스 디스플레이의 컬럼 전극을 구동시키기 위한 전자 회로에 있어서,
    디지털 디스플레이 값을 교통시키기 위한 다수의 라인;
    상위 아날로그 전압의 세트를 도통시키기 위한 제1 세트의 라인;
    하위 아날로그 전압의 세트를 도통시키기 위한 제2 세트의 라인;
    NMOS 트랜지스터보다 많은 PMOS 트랜지스터를 갖고, 상기 디지털 디스플레이 값에 대응하는 상위 아날로그 전압을 상기 제1 세트의 라인으로부터 선택하기 위한 제1 디지털-아날로그 변환기; 및
    PMOS 트랜지스터보다 많은 NMOS 트랜지스터를 갖고, 상기 디지털 디스플레이 값에 대응하는 하위 아날로그 전압을 상기 제2 세트의 라인으로부터 선택하기 위한 제2 디지털-아날로그 변환기
    를 포함하는 전자 회로.
  3. 제2항에 있어서, 상기 제1 디지털-아날로그 변환기는 NMOS 트랜지스터보다 실질적으로 많은 PMOS 트랜지스터를 갖고, 상기 제2 디지털-아날로그 변환기는 PMOS보다 실질적으로 많은 NMOS 트랜지스터를 갖는 전자 회로.
  4. 제2항에 있어서, 시프트 레지스터가 상기 디지털 디스플레이 값을 상기 다수의 라인으로 출력하는 전자 회로.
  5. 제2항에 있어서, 상기 상위 및 하위 아날로그 전압의 세트는 중간점 전압을 중심으로 거의 대칭인 전자 회로.
  6. 제5항에 있어서, 디스플레이 반전이 상기 디지털 디스플레이 값에 대응하는 상기 상위 아날로그 전압 및 상기 디지털 디스플레이 값에 대응하는 상기 하위 아날로그 전압 사이를 스위칭함으로써 달성되는 전자 회로.
  7. 제5항에 있어서,
    하이 상태 및 로우 상태를 갖는 극성 신호; 및
    상기 선택된 상위 및 하위 아날로그 전압들을 수신하여, 상기 극성 신호가 하이 상태인 경우 상기 선택된 아날로그 전압들중 하나를 출력하고, 상기 극성 싱호가 로우 상태인 경우 다른 선택된 아날로그 전압을 출력하는 멀티플렉서를 더 포함하는 전자 회로.
  8. 제5항에 있어서, 상기 제1 디지털-아날로그 변환기는 중간점 전압과 상당히 가까운 상위 아날로그 전압을 도통시키기 위한 CMOS 스위치를 포함하는 전자 회로.
  9. 제5항에 있어서, 상기 제2 디지털-아날로그 변환기는 중간점 전압과 상당히 가까운 하위 아날로그 전압을 도통시키기 위한 CMOS 스위치를 포함하는 전자 회로.
  10. 제2항에 있어서, 상기 제1 디지털-아날로그 변환기는 상기 다수의 라인으로부터 상기 디지털 디스플레이 값을 수신하고 상기 디지털 디스플레이 값에 대해 논리 연산을 수행하는 디코더를 포함하는 전자 회로.
  11. 제2항에 있어서, 상기 제2 디지털-아날로그 변환기는 상기 다수의 라인으로부터 상기 디지털 디스플레이 값을 수신하고 상기 디지털 디스플레이 값에 대해 논리 연산을 수행하는 디코더를 포함하는 전자 회로.
  12. 액티브 매트릭스 디스플레이의 한쌍의 컬럼을 구동시키기 위한 전자 회로에 있어서,
    상기 디스플레이의 제1 컬럼과 관련된 제1 디지털 디스플레이 값을 교통시키는 제1 다수의 라인;
    상기 디스플레이의 제2 컬럼과 관련된 제2 디지털 디스플레이 값을 교통시키는 제2 다수의 라인;
    하이 상태 및 로우 상태를 갖는 극성 신호;
    상기 제1 및 제2 다수의 라인에 결합되고, 상기 극성 신호가 하이 상태인 경우 상기 제1 디스플레이 값을 선택하고, 상기 극성 신호가 로우 상태인 경우 상기 제2 디지털 디스플레이 값을 선택하는 제1 세트의 멀티플렉서; 및
    상기 제1 및 제2 다수의 라인에 결합되고, 상기 극성 신호가 로우 상태인 경우 상기 제1 디스플레이 값을 선택하고, 상기 극성 신호가 하이 상태인 경우 상기 제2 디지털 디스플레이 값을 선택하는 제2 세트의 멀티플렉서
    를 포함하는 전자 회로.
  13. 제12항에 있어서,
    상위 아날로그 전압의 세트를 도통시키는 제1 세트의 라인;
    하위 아날로그 전압의 세트를 도통시키는 제1 세트의 라인;
    NMOS 트랜지스터보다 많은 PMOS 트랜지스터를 갖고, 상기 제1 세트의 멀티플렉서에 의해 선택된 상기 디지털 디스플레이 값에 대응하는 상위 아날로그 전압을 상기 제1 세트의 라인으로부터 선택하기 위한 제1 디지털-아날로그 변환기; 및
    PMOS 트랜지스터보다 많은 NMOS 트랜지스터를 갖고, 상기 제2 세트의 멀티플렉서에 의해 선택된 상기 디지털 디스플레이 값에 대응하는 하위 아날로그 전압을 상기 제2 세트의 라인으로부터 선택하기 위한 제2 디지털-아날로그 변환기를 더 포함하는 전자 회로.
  14. 제13항에 있어서,
    상기 선택된 상위 및 하위 아날로그 전압들을 수신하여, 상기 극성 신호가 하이 상태인 경우 상기 선택된 상위 아날로그 전압을 출력하고, 상기 극성 신호가 로우 상태인 경우 상기 선택된 하위 아날로그 전압을 출력하는 제1 멀티플렉서; 및
    상기 선택된 상위 및 하위 아날로그 전압들을 수신하여, 상기 극성 신호가 하이 상태인 경우 상기 선택된 하위 아날로그 전압을 출력하고, 상기 극성 신호가 로우 상태인 경우 상기 선택된 상위 아날로그 전압을 출력하는 제2 멀티플렉서를 더 포함하는 전자 회로.
  15. 제13항에 있어서, 상기 제1 디지털-아날로그 변환기는 중간점 전압과 상당히가까운 상위 아날로그 전압을 도통시키기 위한 CMOS 스위치를 포함하는 전자 회로.
  16. 제13항에 있어서, 상기 제2 디지털-아날로그 변환기는 중간점 전압과 상딩히가까운 하위 아날로그 전압을 도통시키기 위한 CMOS 스위치를 포함하는 전자 회로.
  17. 제13항에 있어서, 상기 제1 디지털-아날로그 변환기는 상기 제1 세트의 멀티플렉서에 의해 선택된 상기 디지털값을 수신하고 상기 디지털값에 대해 논리 연산을 수행하는 디코더를 포함하는 전자 회로.
  18. 제13항에 있어서, 상기 제2 디지털-아날로그 변환기는 상기 제2 세트의 멀티플렉서에 의해 선택된 상기 디지털값을 수신하고 상기 디지털값에 대해 논리 연산을 수행하는 디코더를 포함하는 전자 회로.
  19. 액티브 매트릭스 디스플레이의 컬럼을 구동시키기 위한 방법에 있어서,
    디지털 디스플레이 값에 대응하는 상위 아날로그 전압을 상위 아날로그 전압의 세트로부터 선택하는 단계;
    디지털 디스플레이 값에 대응하는 하위 아날로그 전압을 하위 아날로그 전압의 세트로부터 선택하는 단계;
    극성 신호가 제1 상태인 경우 상기 상위 아날로그 전압을 출력하는 단계; 및
    극성 신호가 제2 상태인 경우 상기 하위 아날로그 전압을 출력하는 단계
    를 포함하는 방법.
  20. 액티브 매트릭스 디스플레이의 한쌍의 컬럼을 구동시키기 위한 방법에 있어서,
    하이 상태 또는 로우 상태로 될 수 있는 다수의 신호를 수신하는 단계;
    상기 다수의 신호가 하이 상태인 경우, 제1 컬럼과 관련된 제1 디지털 디스플레이 값을 제1 디지털-아날로그 변환기에, 그리고 제2 컬럼과 관련된 제2 디지털 디스플레이 값을 제2 디지털-아날로그 변환기에 라우팅하는 단계; 및
    상기 다수의 신호가 로우 상태인 경우, 상기 제1 디지털 디스플레이 값을 제2 디지털-아날로그 변환기로 그리고 제2 디스플레이 디지털값을 상기 제1 디지털-아날로그 변환기로 라우팅하는 단계
    를 포함하는 방법.
  21. 제20항에 있어서, 상기 제1 디지털-아날로그 변환기는 NMOS 트랜지스터보다 실질적으로 많은 PMOS 트랜지스터를 갖고, 상기 제2 디지털-아날로그 변환기는 PMOS보다 실질적으로 많은 NMOS 트랜지스터를 갖는 방법.
  22. 제20항에 있어서,
    제1 세트의 아날로그 전압을 수신하는 단계;
    제2 세트의 아날로그 전압을 수신하는 단계;
    상기 제1 디지털-아날로그 변환기로 라우팅된 상기 디지털 디스플레이 값에 대응하는 제1 아날로그 전압을 상기 제1 세트의 아날로그 전압으로부터 선택하는 단계; 및
    상기 제2 디지털-아날로그 변환기로 라우팅된 상기 디지털 디스플레이 값에 대응하는 제2 아날로그 전압을 상기 제2 세트의 아날로그 전압으로부터 선택하는 단계를 더 포함하는 방법.
  23. 제22항에 있어서, 상기 상위 및 하위 전압값들의 세트는 중간점 전압을 중심으로 거의 대칭인 방법.
  24. 제22항에 있어서,
    상기 다수의 신호가 하이 상태인 경우, 상기 제1 컬럼과 관련된 제1 전극에 상기 제1 아날로그 전압을, 그리고 제2 컬럼과 관련된 제2 전극에 상기 제2 아날로그 전압을 라우팅하는 단계; 및
    상기 다수의 신호가 로우 상태인 경우, 상기 제2 전극에 상기 제1 아날로그 전압을, 그리고 상기 제1 전극에 상기 제2 아날로그 전압을 라우팅하는 단계
    를 포함하는 방법.
  25. 제20항에 있어서, 상기 제1 컬럼은 디스플레이 픽셀의 제1 컬럼에 관련되고, 제2 컬럼은 디스플레이의 제2 컬럼에 관련되고, 디스플레이의 상기 제1 및 제2 컬럼은 서로 인접한 방법.
  26. 액티브 매트릭스 디스플레이의 컬럼 전극을 구동시키기 위한 전자 회로에 있어서,
    디지털 디스플레이 값을 교통시키기 위한 다수의 라인;
    아날로그 전압의 세트를 도통시키기 위한 라인의 세트;
    디스플레이 반전을 일으키기 위해 상기 라인의 세트상의 상기 아날로그 전압의 세트의 구성을 변경시키기 위한 회로; 및
    상기 디지털 디스플레이 값에 따라 상기 아날로그 전압의 세트로부터 하나의 아날로그 전압을 선택하고, NMOS와 PMOS 트랜지스터간의 수가 실질적으로 불균형인 스위칭 회로
    를 포함하는 전자 회로.
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