JP5355080B2 - 発光デバイス・ディスプレイを駆動するための方法およびシステム - Google Patents

発光デバイス・ディスプレイを駆動するための方法およびシステム Download PDF

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Description

本発明は、ディスプレイ・テクノロジに関し、より詳細には、発光デバイス・ディスプレイを駆動するための方法およびシステムに関する。

最近、アモルファス・シリコン(a‐Si)、ポリ‐シリコン、有機、またはそのほかの駆動バックプレーンを用いたアクティブ‐マトリクス有機発光ダイオード(AMOLED)ディスプレイが、アクティブ‐マトリクス液晶ディスプレイに対するその利点に起因して、より魅力的なものとなった。a‐Siバックプレーンを使用するAMOLEDディスプレイは、たとえば、異なる基板の使用を広げ、かつ柔軟なディスプレイを実現可能にする低温製造およびその低コスト製造を含む利点を有する。またOLEDは、広い視野角を伴う高解像度ディスプレイをもたらす。

AMOLEDディスプレイは、それぞれが有機発光ダイオード(OLED)、およびバックプレーン・エレクトロニクスを有し、かつ行および列のアレイとして配列されたピクセルの行および列のアレイを含む。OLEDが電流駆動デバイスであることから、AMOLEDのピクセル回路は、正確かつ一定の駆動電流を提供できる必要がある。

図1は、従来の電圧プログラムAMOLEDディスプレイのための従来的な動作サイクルを図解している。図1において『Rowi』(i=1,2,3)は、AMOLEDディスプレイのi番目の行のマトリクス・ピクセル・アレイを表す。図1において『C』は、ピクセル回路の駆動トランジスタのゲート‐ソース端子間にわたって補償電圧が現れる補償電圧生成サイクルを表し、『VT‐GEN』は、駆動トランジスタのスレッショルド電圧Vが生成されるV生成サイクルを表し、『P』は、駆動トランジスタのゲートに対してプログラミング電圧を印加することによってピクセル電流のレギュレーションが行われる電流レギュレーション・サイクルを表し、『D』は、駆動トランジスタによりコントロールされた電流によってピクセル回路のOLEDが駆動される駆動サイクルを表す。

AMOLEDディスプレイの各行について、動作サイクルが、補償電圧生成サイクル『C』、V生成サイクル『VT‐GEN』、電流レギュレーション・サイクル『P』、および駆動サイクル『D』を含む。通常、これらの動作サイクルが、図1に示されるとおり、マトリクス構造についてシーケンシャルに実行される。たとえば、第1行(すなわち、Row)の全プログラミング・サイクル(すなわち『C』、『VT‐GEN』、および『P』)が実行され、その後、第2行(すなわち、Row)がプログラムされる。

しかしながら、V生成サイクル『VT‐GEN』が、駆動TFTの正確なスレッショルド電圧の生成に大きな時間配分を必要とすることから、このタイミング・スケジュールが大面積ディスプレイで採用できない。さらに、2つの余分な動作サイクル(すなわち『C』および『VT‐GEN』)の実行が、結果としてより大きな電力消費をもたらし、さらに余分なコントロール信号を必要として、それがより高い実装コストを招く。

本発明は、既存のシステムの欠点の少なくとも1つを回避するか、または緩和する方法およびシステムを提供することを目的とする。

本発明の態様によれば、行および列で配列された複数のピクセル回路を含むピクセル・アレイを含むディスプレイ・システムが提供される。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動トランジスタを有する。ピクセル回路は、プログラミングのためのパス、および駆動トランジスタのスレッショルドを生成するための第2のパスを含む。このシステムは、ピクセル・アレイにプログラミングのためのデータを提供するための第1のドライバ、および1つまたは複数の駆動トランジスタのための駆動トランジスタのスレッショルドの生成をコントロールするための第2のドライバを含む。第1のドライバおよび第2のドライバは、ピクセル・アレイを駆動してプログラミングおよび生成動作を独立に実行する。

本発明の別の態様によれば、ディスプレイ・システムを駆動する方法が提供される。ディスプレイ・システムは、行および列で配列された複数のピクセル回路を含むピクセル・アレイを含む。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動トランジスタを有する。ピクセル回路は、プログラミングのためのパス、および駆動トランジスタのスレッショルドを生成するための第2のパスを含む。この方法は、1つまたは複数の駆動トランジスタのための駆動トランジスタのスレッショルドの生成をコントロールするステップ、そのコントロールするステップとは独立に、ピクセル・アレイにプログラミングのためのデータを提供するステップを含む。

本発明の追加の態様によれば、行および列で配列された複数のピクセル回路を含むピクセル・アレイを含むディスプレイ・システムが提供される。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動トランジスタを有する。このシステムは、ピクセル・アレイにプログラミングのためのデータを提供するための第1のドライバ、および行内の各ピクセル回路の老化ファクタを生成し、対応するピクセル回路内にストアするための第2のドライバを含み、複数のフレームのための行内のピクセル回路のプログラミングおよび駆動は、ストアされた老化ファクタに基づく。ピクセル・アレイは、複数のセグメントに分割される。老化ファクタを生成するための第2のドライバによって駆動される信号ラインのうちの少なくとも1つは、セグメント内において共有される。

本発明の追加の態様によれば、ディスプレイ・システムを駆動する方法が提供される。ディスプレイ・システムは、行および列で配列された複数のピクセル回路を含むピクセル・アレイを含む。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動トランジスタを有する。ピクセル・アレイは、複数のセグメントに分割される。この方法は、各行について、セグメント信号を使用して各ピクセル回路の老化ファクタを生成し、老化ファクタを対応するピクセル回路内にストアするステップ、およびセグメント信号が各セグメントによって共有されること、およびストアされた老化ファクタに基づいて複数のフレームについて行内のピクセル回路をプログラムし、駆動するステップを含む。

本発明のこの要約は、必ずしも本発明のすべての特徴を述べているわけではない。

本発明のこれらの、およびこのほかの特徴は、以下の添付図面を参照した説明からより明らかなものとなろう。

本発明の実施態様を、行および列に配列されてAMOLEDディスプレイを形成する有機発光ダイオード(OLED)等の発光デバイスおよび薄膜トランジスタ(TFT)等の複数のトランジスタを有するピクセル回路を使用して説明する。ピクセル回路は、OLED用のピクセル・ドライバを含むことができる。しかしながら、ピクセルがOLED以外のいずれかの発光デバイスを含むこともでき、またピクセルがTFT以外のいずれかのトランジスタを含むこともできる。ピクセル回路内のトランジスタは、n型トランジスタ、p型トランジスタ、またはそれらの組み合わせとすることができる。ピクセル内のトランジスタは、アモルファス・シリコン、ナノ/マイクロ結晶質シリコン、ポリ・シリコン、有機半導体テクノロジ(たとえば有機TFT)、NMOS/PMOSテクノロジまたはCMOSテクノロジ(たとえば、MOSFET)を使用して製造できる。説明においては、『ピクセル回路』および『ピクセル』が相互交換可能に使用されることがある。ピクセル回路は、電流プログラム・ピクセルまたは電圧プログラム・ピクセルとすることができる。以下の説明においては、『信号』および『ライン』が相互交換可能に使用されることがある。

本発明の実施態様は、駆動TFTの正確なスレッショルド電圧を生成するためのテクニックを伴う。結果としてこれは、たとえばピクセルの老化、および処理の変動に起因するピクセル・エレメントの特性のシフトに抗して安定した電流を生成する。これは、OLEDの輝度の安定性を強化する。またこれは、電力消費および信号を低減し、結果として低い実装コストをもたらす。

セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールを詳細に説明する。これらのスケジュールは、駆動トランジスタのスレッショルド電圧Vを生成するためのサイクルの時間配分を拡張する。以下において説明するとおり、ディスプレイ・アレイ内の行はセグメント化され、動作サイクルは、複数のカテゴリ、たとえば2カテゴリに分割される。たとえば、第1のカテゴリが補償サイクルおよびV生成サイクルを含み、第2のカテゴリが電流レギュレーション・サイクルおよび駆動サイクルを含む。各カテゴリのための動作サイクルは、各セグメントについてシーケンシャルに実行されるが、2つのカテゴリは、2つの隣接するセグメントについて実行される。たとえば、電流レギュレーションおよび駆動サイクルが第1のセグメントについてシーケンシャルに実行されている間、補償およびV生成サイクルが第2のセグメントについて実行される。

図2は、本発明の実施態様に従った、発光ディスプレイの安定した動作のためのセグメント化されたタイミング・スケジュールの例を図解している。図2において『Row』(k=1,2,3,...,j,j+1,j+2)は、ディスプレイ・アレイ内のk番目の行を表し、矢印は、実行方向を示している。

各行について、図2のタイミング・スケジュールは、補償電圧生成サイクル『C』、VT生成サイクル『VT‐GEN』、電流レギュレーション・サイクル『』、および駆動サイクル『』を含む。

図2のタイミング・スケジュールは、プログラミング時間に影響を与えることなくV生成サイクル『VT‐GEN』の時間配分を拡張する。これを達成するために、図2のセグメント化されたアドレシング・スキームが適用されるディスプレイ・アレイの行がいくつかのセグメントとしてカテゴリ分けされる。各セグメントは、したがって、V生成サイクルが実行される行を含む。図2においてRow、Row、Row、...Rowは、ディスプレイ・アレイの複数の行内の1つのセグメント内にある。

各セグメントのプログラミングは、1番目および2番目の動作サイクル『C』および『VT‐GEN』の実行を伴って開始する。その後、電流較正サイクル『P』がそのセグメント全体について実行される。その結果としてV生成サイクル『VT‐GEN』の時間配分が、j.τまで拡張され、それにおいてjは各セグメント内の行の数であり、τは、1番目の動作サイクル『C』(または電流レギュレーション・サイクル)の時間配分である。

また、フレーム時間τは、Z×n×τであり、それにおいてnはディスプレイ内の行の数、Zはセグメント内の反復回数の関数である。たとえば、図2においては、V生成が、セグメントの第1行から開始して最後の行に至り(1番目の反復)、その後プログラミングが第1行から開始して最後の行に至る(2番目の反復)。したがって、Zが2にセットされる。反復回数が増加すると、フレーム時間がZ×n×τになり、それにおいてZは反復回数であり、2より大きくなることがある。

図3は、本発明の実施態様に従った、発光ディスプレイの安定した動作のための並列タイミング・スケジュールの例を図解している。図3において『Row』(k=1,2,3,...,j,j+1)は、ディスプレイ・アレイ内のk番目の行を表す。

図2と同様に、図4のタイミング・スケジュールは、各行について補償電圧生成サイクル『C』、V生成サイクル『VT‐GEN』、電流レギュレーション・サイクル『P』、および駆動サイクル『D』を含む。

図3のタイミング・スケジュールは、V生成サイクル『VT‐GEN』の時間配分を拡張するが、τがτ/nとして保存され、それにおいてτは1番目の動作サイクル『C』の時間配分であり、τはフレーム時間、nはディスプレイ・アレイ内の行の数である。図3において、Row〜Rowは、ディスプレイ・アレイの複数の行内のセグメント内にある。

上記のアドレシング・スキームによれば、各セグメントの電流レギュレーション・サイクル『P』が、次のセグメントの1番目の動作サイクル『C』と並列に実行される。このようにこのディスプレイ・アレイは、並列動作をサポートするべく設計され、すなわち互いに影響を及ぼし合うことなく異なるサイクルを、たとえば補償およびプログラミング、V生成および電流レギュレーションを独立に実行する能力を有する。

図4は、図2および3のタイミング・スケジュールのためのAMOLEDディスプレイ・アレイ構造の例を図解している。図4においてSEL[a](a=1,...,m)は、行を選択する選択信号を表し、CTRL[b](b=1,...,m)は、行内の各ピクセルにおいて駆動TFTのスレッショルド電圧を生成するコントロール信号を表し、VDATA[c](c=1,...,n)は、プログラミング・データを提供するデータ信号を表す。図4のAMOLEDディスプレイ10は、行および列で配列された複数のピクセル回路12、SEL[a]およびCTRL[b]をコントロールするためのアドレス・ドライバ14、およびVDATA[c]をコントロールするためのデータ・ドライバ16を含む。ピクセル回路12の行(たとえばRow,...,Rowm‐h,Rowm‐h+1,...,Row)は、上記のとおりにセグメント化される。特定のサイクルを並列に実行するために、AMOLEDディスプレイ10は、並列動作をサポートするべく設計されている。

図5は、セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールが適用できるピクセル回路の例を図解している。図5のピクセル回路50は、OLED 52、ストレージ・キャパシタ54、駆動TFT 56、およびスイッチTFT 58および60を含む。選択ラインSEL1がスイッチTFT 58のゲート端子に接続されている。選択ラインSEL2がスイッチTFT 60のゲート端子に接続されている。スイッチTFT 58の第1の端子は、データ・ラインVDATAに接続され、スイッチTFT 58の第2の端子は、ノードA1において駆動TFT 56のゲートに接続される。スイッチTFT 60の第1の端子は、ノードA1に接続され、スイッチTFT 60の第2の端子は、グラウンド・ラインに接続される。駆動TFT 56の第1の端子は、コントロール可能な電圧源VDDに接続され、駆動TFT 56の第2の端子は、ノードB1においてOLED 52のアノード電極に接続される。ストレージ・キャパシタ54の第1の端子は、ノードA1に接続され、ストレージ・キャパシタ54の第2の端子は、ノードB1に接続される。ピクセル回路50は、セグメント化されたタイミング・スケジュール、並列タイミング・スケジュール、およびそれらの組み合わせとともに使用可能である。

生成は、トランジスタ56および60を通じて生じ、一方、電流レギュレーションは、トランジスタ58によりVDATAラインを通じて実行される。したがって、このピクセルは、並列動作を実装できる。

図6は、ピクセル回路50に適用されるタイミング・スケジュールの例を図解している。図7において『X11』、『X12』、『X13』、および『X14』は、動作サイクルを表す。X11は図2および3の『C』に対応し、X12は図2および3の『VT‐GEN』に対応し、X13は図2および3の『P』に対応し、X14は図2および3の『D』に対応する。

図5および6を参照するとストレージ・キャパシタ54は、1番目の動作サイクルX11の間に負の電圧(‐Vcomp)まで充電され、その間、駆動TFT 56のゲート電圧はゼロである。2番目の動作サイクルX12の間には、ノードB1が‐Vまで充電され、それにおいてVは駆動TFT 56のスレッショルドである。このサイクルX12は、それがスイッチ・トランジスタ60を介して実行され、スイッチ・トランジスタ58を介さないことからデータ・ラインVDATAに影響を及ぼすことなく実行可能であり、その結果、別の行のための別の行の動作サイクルを実行することが可能になる。3番目の動作サイクルX13の間に、ノードA1がプログラミング電圧Vまで充電され、結果としてVGS=V+Vが得られ、それにおいてVGSは、駆動TFT 56のゲート‐ソース電圧を表す。

図7は、セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールが適用できるピクセル回路の別の例を図解している。図7のピクセル回路70は、OLED 72、ストレージ・キャパシタ74および76、駆動TFT 78、およびスイッチTFT 80、82、および84を含む。第1の選択ラインSEL1が、スイッチTFT 80および82のゲート端子に接続されている。第2の選択ラインSEL2が、スイッチTFT 84のゲート端子に接続されている。スイッチTFT 80の第1の端子は、OLED 72のカソードに接続され、スイッチTFT 80の第2の端子は、ノードA2において駆動TFT 78のゲート端子に接続される。スイッチTFT 82の第1の端子は、ノードB2に接続され、スイッチTFT 82の第2の端子は、グラウンド・ラインに接続される。スイッチTFT 84の第1の端子は、データ・ラインVDATAに接続され、スイッチTFT 84の第2の端子は、ノードB2に接続される。ストレージ・キャパシタ74の第1の端子は、ノードA2に接続され、ストレージ・キャパシタ74の第2の端子は、ノードB2に接続される。ストレージ・キャパシタ76の第1の端子は、ノードB2に接続され、ストレージ・キャパシタ76の第2の端子は、グラウンド・ラインに接続される。駆動TFT 78の第1の端子は、OLED 72のカソード電極に接続され、駆動TFT 78の第2の端子は、グラウンド・ラインに結合される。OLED 72のアノード電極は、コントロール可能な電圧源VDDに結合される。ピクセル回路70は、セグメント化されたタイミング・スケジュール、並列タイミング・スケジュール、およびそれらの組み合わせを採用することができる。

生成は、トランジスタ78、80、および82を通じて生じ、一方、電流レギュレーションは、トランジスタ84によりVDATAラインを通じて実行される。したがって、このピクセルは、並列動作を実装できる。

図8は、ピクセル回路70に適用されるタイミング・スケジュールの例を図解している。図8において『X21』、『X22』、『X23』、および『X24』は、動作サイクルを表す。

X21は図2および3の『C』に対応し、X22は図2および3の『VT‐GEN』に対応し、X23は図2および3の『P』に対応し、X24は図2および3の『D』に対応する。

図7および8を参照すると、ピクセル回路70は、蓄積Vに対するプログラミング電圧の追加にブートストラップ効果を採用しており、それにおいてVは、駆動TFT 78のスレッショルド電圧である。1番目の動作サイクルx21の間に、ノードA2が補償電圧VDD‐VOLEDまで充電され、ノードB2がグラウンドまで放電されるが、それにおいてVOLEDは、OLED 72の電圧である。2番目の動作サイクルX22の間に、ノードA2における電圧が駆動TFT 78のVまで変化される。電流レギュレーションは、3番目の動作サイクルX23の間に生じ、その間にノードB2がプログラミング電圧Vまで充電され、その結果、ノードA2がV+Vまで変化する。

前述したセグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールは、ピクセル回路が駆動TFTの正確なスレッショルド電圧を生成するための充分な時間を提供する。その結果として、ピクセルの老化、処理の変動、またはそれらの組み合わせに抗して安定した電流が生成される。動作サイクルは、セグメント内の1つの行のプログラミング・サイクルに、そのセグメント内の別の行のプログラミング・サイクルがオーバーラップするようにセグメント内において共有される。したがって、高い表示速度を、ディスプレイのサイズとは無関係に維持できる。

共有シグナリング・アドレシング・スキームを詳細に説明する。共有シグナリング・アドレシング・スキームによれば、ディスプレイ・アレイ内の行が、いくつかのセグメントに分割される。ピクセル回路の老化ファクタ(たとえば、駆動TFTのスレッショルド電圧、OLED電圧)はピクセル内にストアされる。ストアされている老化ファクタは、複数のフレームのために使用される。老化ファクタの生成に必要な1またはそれより多くの信号は、そのセグメント内において共有される。

たとえば、駆動TFTのスレッショルド電圧Vは、同時に各セグメント用に生成される。その後、そのセグメントが正常な動作に置かれる。スレッショルド電圧の生成に必要なデータ・ラインおよび選択ラインを除くすべての余分な信号は(たとえば、図10のVSS)、各セグメント内の行の間において共有される。TFTの漏れ電流が小さいとすれば、妥当なストレージ・キャパシタを使用したVの蓄積は、より頻繁でない補償サイクルに帰結する。その結果、電力消費が劇的に低減する。

各セグメントについてV生成サイクルが行われることから、V生成サイクルに割り当てられる時間がセグメント内の行数倍に拡張され、より精密な補償をもたらす。a‐Si:TFTの漏れ電流が小さい(たとえば10‐14台)ことから、生成されたVをキャパシタ内に蓄積し、ほかのいくつかのフレームに使用することができる。その結果、次の後補償フレームの間の動作サイクルがプログラミングおよび駆動サイクルに還元される。したがって、外部ドライバに、および寄生キャパシタンスの充電/放電に関連付けされる電力消費が同じいくつかのフレームの間で分割される。

図9は、本発明の実施態様に従った発光ディスプレイのための共有シグナリング・アドレシング・スキームの例を図解している。共有シグナリング・アドレシング・スキームは、インターフェースおよびドライバの複雑性を低減する。

共有シグナリング・アドレシング・スキームが適用されるディスプレイ・アレイは、図2および3についての場合と同様にいくつかのセグメントに分割される。図9において、『Row[j,k]』(k=1,2,3,...,h)は、j番目のセグメント内のk番目の行を表し、『h』は各セグメント内の行の数であり、『L』は、同一の生成済みVを使用するフレームの数である。図9において、『Row[j,k]』(k=1,2,3,...,h)は1つのセグメント内であり、『Row[j‐1,k]』(k=1,2,3,...,h)は別のセグメント内である。

図9のタイミング・スケジュールは補償サイクル『C & VT‐GEN』(たとえば、図9の301)、プログラミング・サイクル『P』、および駆動サイクル『D』を含む。補償区間300は、駆動TFTのスレッショルド電圧が生成されてピクセル内に蓄積される生成フレーム・サイクル302、補償サイクル『C & VT‐GEN』(たとえば、図9の301)をディスプレイの通常の動作のほかに、および通常の動作フレームであるL‐1個の後補償フレーム・サイクル304を含む。生成フレーム・サイクル302は、1つのプログラミング・サイクル『P』および1つの駆動サイクル『D』を含む。L‐1個の後補償フレーム・サイクル304は、プログラミング・サイクル『P』および駆動サイクル『D』のセットを直列に含む。

図9に示されているとおり、各行の駆動サイクルは、直前の行からτの遅延を伴って開始し、τはプログラミング・サイクル『P』に割り当てられた時間配分である。最後のフレームにおける駆動サイクル『D』のタイミングは、各行について、i×τだけ縮小され、それにおいて『i』は、そのセグメント内のその行に先行する行の数である(たとえば、Row[j,h]の場合は(h‐1))。

τ(たとえば10μs台)がフレーム時間(たとえば16ms台)よりはるかに小さいことから、遅れ時間の効果は無視できる。しかしながら、この効果を最小化するため、遅れ時間に起因する平均輝度の損失がすべての行にわたって等しくなるように、その都度プログラミング方向を変更するか、この効果を、補償サイクルの前および後のフレームのプログラミング電圧において考慮する。たとえば、行のプログラミングのシーケンスを各V生成サイクルの後に変更する(すなわち、上から下と、下から上に向かうプログラミングを反復する)。

図10は、共有シグナリング・アドレシング・スキームが適用できるピクセル回路の例を図解している。図10のピクセル回路90は、OLED 92、ストレージ・キャパシタ94および96、駆動TFT 98、およびスイッチTFT 100、102、および104を含む。このピクセル回路90は、図7のピクセル回路70に類似である。駆動TFT 98、スイッチTFT 100、および第1のストレージ・キャパシタ94は、ノードA3において接続される。スイッチTFT 102および104、および第1および第2のストレージ・キャパシタ94および96は、ノードB3において接続される。OLED 92、駆動TFT 98、およびスイッチTFT 100は、ノードC3において接続される。スイッチTFT 102、第2のストレージ・キャパシタ96、および駆動TFT 98は、コントロール可能な電圧源VSSに接続される。

図11は、ピクセル回路90に適用されるタイミング・スケジュールの例を図解している。図11において、『X31』、『X32』、『X33』、『X34』、および『X35』は、動作サイクルを表す。

X31、X32、およびX33は、補償サイクル(たとえば図9の301)に対応し、X34は、図9の『P』に対応し、X35は図9の『D』に対応する。

図10および11を参照すると、ピクセル回路90は、生成済みVに対するプログラミング電圧の追加にブートストラップ効果を採用しており、それにおいてVは、駆動TFT 98のスレッショルド電圧である。補償サイクル(たとえば図9の301)は、最初の3サイクルX31、X32、およびX33を含む。1番目の動作サイクルX31の間に、ノードA3が補償電圧VDD‐VOLEDまで充電される。1番目の動作サイクルX31のタイミングは、不要な放射の効果をコントロールするために小さい。2番目の動作サイクルX32の間に、VSSが高い正電圧V1(たとえば、V1=20V)まで上昇し、したがってノードA3が高い電圧にブートストラップされ、またノードC3もV1まで上昇し、その結果としてOLED 92をオフにする。3番目の動作サイクルX33の間に、ノードA3の電圧がスイッチTFT 100および駆動TFT 98を通じて放電されてV2+Vに落ち着くが、それにおいてVは駆動TFT 98のスレッショルド電圧であり、V2は、たとえば16ボルトである。VSSは、電流レギュレーション・サイクルの前にゼロになり、ノードA3はVになる。プログラミング電圧VPGが、4番目の動作サイクルX34の間にブートストラップによって生成済みのVに追加される。電流レギュレーションは、4番目の動作サイクルX34内に生じ、その間にノードB3がプログラミング電圧VPG(たとえば、VPG=6V)まで充電される。したがって、ノードA3における電圧がVPG+Vに変化し、結果としてVとは独立のオーバードライブ電圧をもたらす。5番目のサイクルX35(駆動サイクル)の間のピクセル回路の電流は、Vのシフトと独立になる。ここでは、V生成区間の間のVの蓄積に第1のストレージ・キャパシタ94が使用される。

図12は、図10のピクセル回路90のピクセル電流の安定性を図解している。図12において『ΔV』は、駆動TFT(たとえば、図10の98)のスレッショルド電圧におけるシフトを表し、『lpixel内誤差(%)』は、ΔVによって引き起こされるピクセル電流内の変化を表す。図12に示されているとおり、図10のピクセル回路90は、駆動TFTのV内における2Vのシフトの後でさえ、高度に安定した電流を提供する。

図13は、共有シグナリング・アドレシング・スキームが適用できるピクセル回路の別の例を図解している。図13のピクセル回路110は、図10のピクセル回路90に類似であるが、2つのスイッチTFTを含む。ピクセル回路110は、OLED 112、ストレージ・キャパシタ114および116、駆動TFT 118、およびスイッチTFT 120および122を含む。駆動TFT 118、スイッチTFT 120、および第1のストレージ・キャパシタ114は、ノードA4において接続される。スイッチTFT 122および第1および第2のストレージ・キャパシタ114および116は、ノードB4において接続される。OLED 112のカソード、駆動TFT 118、およびスイッチTFT 120は、ノードC4において接続される。第2のストレージ・キャパシタ116および駆動TFT 118は、コントロール可能な電圧源VSSに接続される。

図14は、ピクセル回路110に適用されるタイミング・スケジュールの例を図解している。図15において、『X41』、『X42』、『X43』、『X44』、および『X44』は、動作サイクルを表す。X41、X42、およびX43は、補償サイクル(たとえば図9の301)に対応し、X44は、図9の『P』に対応し、X45は図9の『D』に対応する。

図13および14を参照すると、ピクセル回路110は、生成済みVに対するプログラミング電圧の追加にブートストラップ効果を採用している。補償サイクル(たとえば図9の301)は、最初の3サイクルX41、X42、およびX43を含む。1番目の動作サイクルX41の間に、ノードA4が補償電圧VDD‐VOLEDまで充電される。1番目の動作サイクルX41のタイミングは、不要な放射の効果をコントロールするために小さい。2番目の動作サイクルX42の間に、VSSが高い正電圧V1(たとえば、V1=20V)まで上昇し、したがってノードA4が高い電圧にブートストラップされ、またノードC4もV1まで上昇し、その結果としてOLED 112をオフにする。3番目の動作サイクルX43の間に、ノードA4の電圧がスイッチTFT 120および駆動TFT 118を通じて放電されてV2+Vに落ち着くが、それにおいてVは駆動TFT 118のスレッショルド電圧であり、V2は、たとえば16ボルトである。VSSは、電流レギュレーション・サイクルの前にゼロになり、ノードA4はVになる。プログラミング電圧VPGが、4番目の動作サイクルX44の間にブートストラップによって生成済みのVに追加される。電流レギュレーションは、4番目の動作サイクルX44内に生じ、その間にノードB4がプログラミング電圧VPG(たとえば、VPG=6V)まで充電される。したがって、ノードA4における電圧がVPG+Vに変化し、結果としてVとは独立のオーバードライブ電圧をもたらす。5番目のサイクルX45(駆動サイクル)の間のピクセル回路の電流は、Vのシフトと独立になる。ここでは、V生成区間の間のVの蓄積に第1のストレージ・キャパシタ114が使用される。

図15は、図10のピクセル回路のためのAMOLEDディスプレイ構造の例を図解している。図15において、GSEL[a](a=1,...,k)は図10のSEL2に対応し、SEL1[b](b=1,...,m)は図10のSEL1に対応し、GVSS[c](c=1,...,k)図10のVSSに対応し、VDATA[d](d=1,...,n)は図10のVDATAに対応する。図15のAMOLEDディスプレイ200は、行および列で配列された複数のピクセル回路90、GSEL[a]、SEL1[b]、およびGVSS[c]をコントロールするためのアドレス・ドライバ204、およびVDATA[s]をコントロールするためのデータ・ドライバ206を含む。ピクセル回路90の行は、前述のとおりにセグメント化される。図15には、例としてセグメント[1]およびセグメント[k]が示されている。

図10および15を参照すると、1つのセグメント内の行のSEL2およびVSS信号が互いに接続されてGSELおよびGVSS信号を形成している。

図16は、図14のピクセル回路のためのAMOLEDディスプレイ構造の例を図解している。図17において、GSEL[a](a=1,...,k)は図14のSEL2に対応し、SEL1[b](b=1,...,m)は図14のSEL1に対応し、GVSS[c](c=1,...,k)図14のVSSに対応し、VDATA[d](d=1,...,n)は図14のVDATAに対応する。図16のAMOLEDディスプレイ210は、行および列で配列された複数のピクセル回路110、GSEL[a]、SEL1[b]、およびGVSS[c]をコントロールするためのアドレス・ドライバ214、およびVDATA[s]をコントロールするためのデータ・ドライバ216を含む。ピクセル回路110の行は、前述のとおりにセグメント化される。図15には、例としてセグメント[1]およびセグメント[k]が示されている。

図14および16を参照すると、1つのセグメント内の行のSEL2およびVSS信号が互いに接続されてGSELおよびGVSS信号を形成している。

図15および16を参照すると、このディスプレイ・アレイは、物理的に隣接する行の間においてVSSおよびGSEL信号を共有することによってその面積を減少させることができる。それに加えて、同一セグメント内のGVSSおよびGSELが併合されてセグメントGVSSおよびGSELラインが形成される。したがって、コントロール信号が低減される。さらに、信号を駆動するブロックの数もまた低減され、より低い電力消費およびより低い実装コストがもたらされる。

図17は、共有シグナリング・アドレシング・スキームが適用できるピクセル回路のさらに別の例を図解している。図17のピクセル回路は、OLED 132、ストレージ・キャパシタ134および136、駆動TFT 138、およびスイッチTFT 140、142、および144を含む。第1の選択ラインSELが、スイッチTFT 142のゲート端子に接続される。第2の選択ラインGSELが、スイッチTFT 144のゲート端子に接続される。GCOMP信号ラインが、スイッチTFT 140のゲート端子に接続される。スイッチTFT 140の第1の端子は、ノードA5に接続され、スイッチTFT 140の第2の端子は、ノードC5に接続される。駆動TFT 138の第1の端子は、ノードC5に接続され、駆動TFT 138の第2の端子は、OLED 132のアノードに接続される。スイッチTFT 142の第1の端子は、データ・ラインVDATAに接続され、スイッチTFT 142の第2の端子は、ノードB5に接続される。スイッチTFT 144の第1の端子は、電圧源VDDに接続され、スイッチTFT 144の第2の端子は、ノードC5に接続される。第1のストレージ・キャパシタ134の第1の端子は、ノードA5に接続され、第1のストレージ・キャパシタ134の第2の端子は、ノードB5に接続される。第2のストレージ・キャパシタ136の第1の端子は、ノードB5に接続され、第2のストレージ・キャパシタ136の第2の端子は、VDDに接続される。

図18は、ピクセル回路130に適用されるタイミング・スケジュールの例を図解している。図18において、動作サイクルX51、X52、X53、およびX54は、生成フレーム・サイクル(たとえば図9の302)を形成し、2番目の動作サイクルX53およびX54は、後補償フレーム・サイクル(たとえば図9の304)を形成する。X53およびX54は、通常の動作サイクルであるが、残りは補償サイクルである。

図17および18を参照すると、ピクセル回路130は、生成済みVに対するプログラミング電圧の追加にブートストラップ効果を採用しており、それにおいてVは、駆動TFT 138のスレッショルド電圧である。補償サイクル(たとえば図9の301)は、最初の2サイクルX51およびX52を含む。1番目の動作サイクルX51の間に、ノードA5が補償電圧まで充電され、ノードB5が、スイッチTFT 142およびVDATAを介してVREFまで充電される。1番目の動作サイクルX51のタイミングは、不要な放射の効果をコントロールするために小さい。2番目の動作サイクルX52の間にGSELがゼロになり、したがってスイッチTFT 144をオフにする。ノードA5の電圧はスイッチTFT 140および駆動TFT 138を介して放電されてVOLED+Vに落ち着くが、それにおいてVOLEDはOLED 132の電圧であり、Vは駆動TFT 138のスレッショルド電圧である。プログラミング・サイクルの間、すなわち3番目の動作サイクルX53の間に、ノードB5がV+VREFまで充電されるが、それにおいてVはプログラミング電圧である。したがって、駆動TFT 138のゲート電圧がVOLED+V+Vになる。ここでは、補償区間の間のV+VOLEDの蓄積に第1のストレージ・キャパシタ134が使用される。

図19は、図17のピクセル回路130のためのAMOLEDディスプレイ・アレイ構造の例を図解している。図19においてGSEL[a](a=1,...,k)は、図17のGSELに対応し、SEL[b](b=1,...,m)は、図17のSEL1に対応し、GCMP[c](c=1,...,k)は、図17のGCOMPに対応し、VDATA[d](d=1,...,n)は、図17のVDATAに対応する。図19のAMOLEDディスプレイ220は、行および列で配列された複数のピクセル回路130、SEL[a]、GSEL[b]、およびGCOMP[c]をコントロールするためのアドレス・ドライバ224、およびVDATA[c]をコントロールするためのデータ・ドライバ226を含む。ピクセル回路130の行は、前述のとおりにセグメント化される(たとえば、セグメント[1]およびセグメント[k])。

図17および19に示されているとおり、1つのセグメント内の行のGSELおよびGCOMP信号が互いに接続されてGSELおよびGCOMPラインを形成している。GSELおよびGCOMP信号は、そのセグメント内において共有される。それに加えて、同一セグメント内のGVSSおよびGSELが併合されてセグメントGVSSおよびGSELラインが形成される。したがって、コントロール信号が低減される。さらに、信号を駆動するブロックの数もまた低減され、より低い電力消費およびより低い実装コストがもたらされる。

図20は、共有アドレシング・スキームが適用できるピクセル回路のさらに別の例を図解している。図20のピクセル回路150は、図17のピクセル回路130に類似である。ピクセル回路150は、OLED 152、ストレージ・キャパシタ154および156、駆動TFT 158、およびスイッチTFT 160、162、および164を含む。スイッチTFT 164のゲート端子は、GSELではなくコントロール可能な電圧源VDDに接続される。駆動TFT 158、スイッチTFT 162、および第1のストレージ・キャパシタ154は、ノードA6に接続される。スイッチTFT 162および第1および第2のストレージ・キャパシタ154および156は、ノードB6に接続される。駆動TFT 158およびスイッチTFT 160および164は、ノードC6に接続される。

図21は、ピクセル回路150に適用されるタイミング・スケジュールの例を図解している。図21において、動作サイクルX61、X62、X63、およびX64は、生成フレーム・サイクル(たとえば図9の302)を形成し、2番目の動作サイクルX63およびX64は、後補償フレーム・サイクル(たとえば図9の304)を形成する。

図20および21を参照すると、ピクセル回路150は、生成済みVに対するプログラミング電圧の追加にブートストラップ効果を採用しており、それにおいてVは、駆動TFT 158のスレッショルド電圧である。補償サイクル(たとえば図9の301)は、最初の2サイクルX61およびX62を含む。1番目の動作サイクルX61の間に、ノードA6が補償電圧まで充電され、ノードB6が、スイッチTFT 162およびVDATAを介してVREFまで充電される。1番目の動作サイクルx61のタイミングは、不要な放射の効果をコントロールするために小さい。2番目の動作サイクルx62の間にVDDがゼロになり、したがってスイッチTFT 164をオフにする。ノードA6の電圧はスイッチTFT 160および駆動TFT 158を介して放電されてVOLED+Vに落ち着くが、それにおいてVOLEDはOLED 152の電圧であり、Vは駆動TFT 158のスレッショルド電圧である。プログラミング・サイクルの間、すなわち3番目の動作サイクルx63の間に、ノードB6がV+VREFまで充電されるが、それにおいてVはプログラミング電圧である。駆動TFT 158のゲート電圧がVOLED+V+Vとなることが明らかにされた。ここでは、補償区間の間のV+VOLEDの蓄積に第1のストレージ・キャパシタ154が使用される。

図22は、図20のピクセル回路150のためのAMOLEDディスプレイ・アレイ構造の例を図解している。図22においてSEL[a](a=1,...,m)は、図22のSELに対応し、GCMP[b](b=1,...,K)は、図22のGCOMPに対応し、GVDD[c](c=1,...,k)は、図22のVDDに対応し、VDATA[d](d=1,...,n)は、図22のVDATAに対応する。図22のAMOLEDディスプレイ230は、行および列で配列された複数のピクセル回路150、SEL[a]、GCOMP[b]、およびGVDD[c]をコントロールするためのアドレス・ドライバ234、およびVDATA[c]をコントロールするためのデータ・ドライバ236を含む。ピクセル回路230の行は、前述のとおりにセグメント化される(たとえば、セグメント[1]およびセグメント[k])。

図20および22を参照すると、1つのセグメント内の行のVDDおよびGCOMP信号が互いに接続されてGVDDおよびGCOMPラインを形成している。GVDDおよびGCOMP信号は、そのセグメント内において共有される。それに加えて、同一セグメント内のGVDDおよびGCOMPが併合されてセグメントGVDDおよびGCOMPラインが形成される。したがって、コントロール信号が低減される。さらに、信号を駆動するブロックの数もまた低減され、より低い電力消費およびより低い実装コストがもたらされる。

本発明の実施態様によれば、動作サイクルがセグメント内で共有され、駆動TFTの正確なスレッショルド電圧が生成される。これは電力消費および信号を低減し、結果としてより低い実装コストをもたらす。

セグメント内の1つの行の動作サイクルは、そのセグメント内の別の行の動作サイクルとオーバーラップされる。したがって、高い表示速度を、ディスプレイのサイズとは無関係に維持できる。

生成されるVTの精度は、V生成サイクルに割り付けられる時間に依存する。生成されるVは、ストレージ・キャパシタンスおよび駆動TFTのパラメータの関数であり、その結果として特殊な不整合が、駆動トランジスタの所定のスレッショルド電圧のためのストレージ・キャパシタ内の不整合の中で関連付けされる影響を生成されるVTに及ぼす。V生成サイクルの時間の増加は、生成されるVに対するその特殊な不整合の効果を低減する。本発明の実施態様によれば、フレーム・レートに影響を与えること、または行数を低減することのいずれも伴わずにVに割り当てられるタイミングの拡張が可能であり、したがって不完全な補償および空間的不整合の効果を、パネルのサイズとは無関係に低減することができる。

生成時間が増加されて、駆動TFTのゲート‐ソース端子間にわたるそのスレッショルド電圧Vの高精度リカバリを可能にする。その結果としてパネル全体の一様性が向上する。それに加えて、アドレシング・スキームのためのピクセル回路は、ピクセルの老化に従って、予測可能な、より高い電流を提供することが可能であり、それによりOLEDの輝度の低下を補償する。

本発明の実施態様によれば、アドレシング・スキームが、バックプレーンの安定性を改善し、またOLEDの輝度の低下も補償する。電力消費および実装コストにおけるオーバーヘッドは、既存の補償駆動スキームと比較して90%超低減される。

共有アドレシング・スキームが低い電力消費を保証することから、モバイル応用等の低電力応用に向いている。モバイル応用は、限定ではないが携帯情報端末(PDA)、携帯電話等とすることができる。

すべての引例は、参照によってこれに援用される。

以上、1または複数の実施態様に関連して本発明を説明してきた。しかしながら、当業者には明らかであろうが、請求項内に定義されている本発明の範囲から逸脱することなしに多くの変形および修正を行うことが可能である。

従来のAMOLEDディスプレイのための従来的な動作サイクルを図解した説明図である。 本発明の実施態様に従った、発光ディスプレイの安定した動作のためのセグメント化されたタイミング・スケジュールの例を図解した説明図である。 本発明の実施態様に従った、発光ディスプレイの安定した動作のための並列タイミング・スケジュールの例を図解した説明図である。 図2および3のタイミング・スケジュールのためのAMOLEDディスプレイ・アレイ構造の例を図解した説明図である。 セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールが適用できる電圧プログラムされるピクセル回路の例を図解した説明図である。 図5のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールが適用できる電圧プログラムされるピクセル回路の別の例を図解した説明図である。 図7のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 本発明の実施態様に従った発光ディスプレイのための共有シグナリング・アドレシング・スキームの例を図解した説明図である。 共有シグナリング・アドレシング・スキームが適用できるピクセル回路の例を図解した説明図である。 図10のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 図10のピクセル回路のピクセル電流の安定性を図解した説明図である。 共有シグナリング・アドレシング・スキームが適用できるピクセル回路の別の例を図解した説明図である。 図13のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 図10のピクセル回路のためのAMOLEDディスプレイ・アレイ構造の例を図解した説明図である。 図13のピクセル回路のためのAMOLEDディスプレイ・アレイ構造の例を図解した説明図である。 共有シグナリング・アドレシング・スキームが適用できるピクセル回路のさらに別の例を図解した説明図である。 図17のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 図17のピクセル回路のためのAMOLEDディスプレイ・アレイ構造の例を図解した説明図である。 共有シグナリング・アドレシング・スキームが適用できるピクセル回路のさらに別の例を図解した説明図である。 図20のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 図20のピクセル回路のためのAMOLEDディスプレイ・アレイ構造の例を図解した説明図である。

符号の説明

10 AMOLEDディスプレイ、12 ピクセル回路、14 アドレス・ドライバ、16 データ・ドライバ、50 ピクセル回路、52 OLED、54 ストレージ・キャパシタ、56 駆動TFT;トランジスタ、58 スイッチTFT;トランジスタ;スイッチ・トランジスタ、60 スイッチTFT;トランジスタ;スイッチ・トランジスタ、70 ピクセル回路、72 OLED、74 ストレージ・キャパシタ、76 ストレージ・キャパシタ、78 駆動TFT、80 スイッチTFT、82 スイッチTFT、84 スイッチTFT、90 ピクセル回路、92 OLED、94 ストレージ・キャパシタ、96 ストレージ・キャパシタ、98 駆動TFT、100 スイッチTFT、102 スイッチTFT、104 スイッチTFT、110 ピクセル回路、112 OLED、114 ストレージ・キャパシタ、116 ストレージ・キャパシタ、118 駆動TFT、120 スイッチTFT、122 スイッチTFT、130 ピクセル回路、132 OLED、134 ストレージ・キャパシタ、136 ストレージ・キャパシタ、138 駆動TFT、140 スイッチTFT、142 スイッチTFT、144 スイッチTFT、150 ピクセル回路、152 OLED、154 ストレージ・キャパシタ、156 ストレージ・キャパシタ、158 駆動TFT、160 スイッチTFT、162 スイッチTFT、164 スイッチTFT、200 AMOLEDディスプレイ、204 アドレス・ドライバ、206 データ・ドライバ、210 AMOLEDディスプレイ、214 アドレス・ドライバ、216 データ・ドライバ、220 AMOLEDディスプレイ、224 アドレス・ドライバ、226 データ・ドライバ、230 AMOLEDディスプレイ、234 アドレス・ドライバ、236 データ・ドライバ、300 補償区間、302 生成フレーム・サイクル、304 後補償フレーム・サイクル。

Claims (18)

  1. ディスプレイ・システムであって、
    複数のピクセル回路を含むとともに、複数のセグメントに分割され、各セグメントが複数行の複数のピクセルを含むピクセルアレイであって、各ピクセル回路は、発光デバイスと、前記発光デバイスを駆動して発光させるための駆動トランジスタと、キャパシタと、前記ピクセル回路をプログラミングするためにデータ・ラインに接続された第1スイッチ・トランジスタと、前記駆動トランジスタのスレッショルド電圧を発生するための第2スイッチ・トランジスタとを含むピクセルアレイと、
    プログラミング動作中に前記第1スイッチ・トランジスタを、データを受けるように制御するとともに、スレッショルド電圧発生動作中に前記第2スイッチ・トランジスタを、前記駆動トランジスタのスレッショルド電圧を発生するように制御するドライバと、
    を含み、
    前記ドライバは、前記ピクセルアレイにおける2以上の行のピクセル回路であって、前記複数のセグメントの中の第1セグメントの2以上の行のピクセル回路において、前記スレッショルド電圧発生動作を同時に実行させる一方、前記複数のセグメントの第2セグメントのピクセル回路において駆動動作またはプログラミング動作を実行させ、
    前記ドライバは、第2セグメントのいかなる行についてスレッショルド電圧発生動作を行わせる前に、第1セグメントにおける少なくとも2行についてプログラムさせる、
    ディスプレイ・システム。
  2. 前記ドライバは、前記第2セグメントにプログラミング動作を実行させているときに、前記第1セグメントに、前記プログラミング動作とは独立してスレッショルド電圧発生動作を実行させる、ように構成されている、請求項1に記載のディスプレイ・システム。
  3. 各セグメントが複数の行を含み、各セグメントの複数の行のそれぞれについて前記プログラミング動作が連続して実行される、請求項1に記載のディスプレイ・システム。
  4. 各セグメントが複数の行を含み、前記スレッショルド電圧生成動作が各セグメントに連続して実行される、請求項1に記載のディスプレイ・システム。
  5. 前記複数のピクセル回路のそれぞれでは、前記第1スイッチ・トランジスタのゲート端子が第1選択ラインに接続され、前記第2スイッチ・トランジスタのゲート端子が第2選択ラインに接続され、前記第2スイッチ・トランジスタの第2端子がグランドに接続され、前記第1および第2の選択ラインが前記ドライバによって駆動され、前記第2スイッチ・トランジスタの第1端子が前記駆動トランジスタのゲート端子に接続され、前記第1スイッチ・トランジスタの第1端子がデータ・ラインに接続され、前記第1スイッチ・トランジスタの第2端子が前記駆動トランジスタのゲート端子に接続され、前記駆動トランジスタの第1端子が電源に接続され、前記データ・ラインが前記ドライバによって駆動され、前記キャパシタの第1端子が前記駆動トランジスタのゲート端子に接続され、前記キャパシタの第2端子が前記発光デバイスの第1端子および前記駆動トランジスタの第2端子に接続され、前記発光デバイスの第2端子がグランドに接続される、請求項1に記載のディスプレイ・システム。
  6. 前記複数のピクセル回路のそれぞれは、前記キャパシタとして第1キャパシタを含むとともに、
    前記複数のピクセル回路のそれぞれは、さらに、
    第2キャパシタと、第3スイッチ・トランジスタを含み、
    前記複数のピクセル回路のそれぞれでは、第1スイッチ・トランジスタのゲート端子が第1選択ラインに接続されており、第2および第3スイッチ・トランジスタのゲート端子が、第2選択ラインに接続され、
    第1および第2選択ラインは、前記ドライバによって駆動され、
    第1スイッチ・トランジスタの第1端子が前記データ・ラインに接続され、第1スイッチ・トランジスタの第2端子は前記第1キャパシタの第2端子および第2キャパシタの第1端子に接続され、
    前記第2スイッチ・トランジスタの第1端子が第1スイッチ・トランジスタの第2端子に接続され、前記第2スイッチ・トランジスタの第2端子がグランドに接続され、
    第3スイッチ・トランジスタの第1端子が駆動トランジスタの第1端子および発光デバイスの第2端子に接続され、
    駆動トランジスタの第2端子がグランドに接続され、発光デバイスの第1端子が電源に接続され、
    第3スイッチ・トランジスタの第2端子が駆動トランジスタのゲート端子に接続され、
    前記第1キャパシタの第1端子が前記駆動トランジスタのゲート端子に接続され、前記第1キャパシタの第2端子が前記第2キャパシタの第1端子に接続され、前記第2キャパシタの第2端子がグランドに接続される、請求項1に記載のディスプレイ・システム。
  7. ディスプレイ・システムを駆動する方法であって、
    前記ディスプレイ・システムは、
    複数のピクセル回路を含むとともに、複数のセグメントに分割され、各セグメントが複数行の複数のピクセルを含むピクセルアレイであって、各ピクセル回路は、発光デバイスと、前記発光デバイスを駆動して発光させるための駆動トランジスタと、キャパシタと、前記ピクセル回路をプログラミングするためにデータ・ラインに接続された第1スイッチ・トランジスタと、前記駆動トランジスタのスレッショルド電圧を発生するための第2スイッチ・トランジスタとを含むピクセルアレイ、
    を含むとともに、
    前記方法が、
    前記ピクセルアレイの2以上の行の複数のピクセル回路における第2トランジスタを制御し、複数のセグメントの中の第1セグメントの各ピクセル回路に、前記データ・ラインを操作することなく、前記ピクセル回路の中の前記駆動トランジスタのスレッショルド電圧を同時に発生させるように制御するとともに、
    前記第1セグメントのピクセル回路の第2スイッチ・トランジスタの制御から独立して、前記第2セグメントのピクセル回路の第1スイッチ・トランジスタを制御して前記第2セグメントのピクセル回路をプログラムする、
    方法。
  8. 各セグメントは、第1の複数行を含み、前記第2スイッチ・トランジスタの制御は、複数のセグメントにおける各セグメントについて連続して実行される、
    請求項7に記載の方法。
  9. 前記トランジスタのうちの少なくとも1つが、アモルファス・シリコン、ナノ/マイクロ結晶質シリコン、ポリ・シリコン、有機トランジスタを含む有機半導体、MOSFETを含むNMOS/PMOSテクノロジまたはCMOSテクノロジ、p型材料、またはn型材料を使用して製造される、
    請求項1に記載のディスプレイ・システム。
  10. 前記駆動トランジスタまたは前記発光デバイスは、スレッショルド電圧を発生する第1フェーズの間に、前記ピクセル回路の前記キャパシタをプリチャージするために、前記ドライバによって電圧制御可能なラインに接続される、
    請求項1に記載のディスプレイ・システム。
  11. 各ピクセル回路において、前記キャパシタは、前記駆動トランジスタのゲート端子および前記発光デバイスの間に接続されている、
    請求項1に記載のディスプレイ・システム。
  12. 請求項1に記載のディスプレイ・システムにおいて、
    前記複数のピクセル回路のそれぞれは、
    前記キャパシタとして、第1端子および第2端子を有する第1キャパシタであって、前記第1端子が前記駆動トランジスタのゲート端子に接続されている、第1キャパシタを有し、
    前記複数のピクセル回路のそれぞれは、前記第1キャパシタの第2端子に接続される第1端子と、1つの電位に接続される第2端子を有する第2キャパシタをさらに含み、
    前記第1スイッチ・トランジスタは、前記第2キャパシタの第1端子および第1キャパシタの第2端子に接続されている、
    ディスプレイ・システム。
  13. 請求項6に記載のディスプレイ・システムであって、
    前記第2スイッチ・トランジスタ、第3スイッチ・トランジスタおよび前記駆動トランジスタが、前記駆動トランジスタのスレッショルド電圧を発生する回路を形成する、
    ディスプレイ・システム。
  14. 請求項7に記載の方法であって、
    第1セグメントにおける前記第2スイッチ・トランジスタの制御および前記第1スイッチ・トランジスタの制御は、前記第2セグメントにおいて、前記第2スイッチ・トランジスタの制御および第1スイッチ・トランジスタの制御が実行された後に、行われる、
    方法。
  15. 請求項7に記載の方法であって、
    前記第2セグメントにおいて前記第2スイッチ・トランジスタの制御が行われている間に、前記第1セグメントにおいて前記第2スイッチ・トランジスタの制御が行われる、
    方法。
  16. 請求項1に記載のディスプレイ・システムであって、
    前記ドライバは、
    前記第1セグメントにおける複数のピクセル回路の前記スレッショルド電圧が発生されている間に、前記第2セグメントのピクセル回路を駆動して光を射出させる、
    ディスプレイ・システム。
  17. 請求項7に記載の方法であって、
    第2セグメントにおけるピクセル回路のプログラミングと並行して第1セグメントにおける複数のピクセル回路についての前記スレッショルド電圧を発生するように第2スイッチ・トランジスタの制御が行われる、
    方法。
  18. 請求項7に記載の方法であって、
    さらに、
    第2セグメントにおけるピクセル回路の駆動と並行して、第1セグメントにおける複数のピクセル回路の前記スレッショルド電圧の発生が行われるように、前記第1セグメントにおける複数のピクセル回路の第2トランジスタの制御が行われる間に、
    前記第2セグメントの第2ピクセル回路を駆動して光を射出させる、
    方法。
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