JP5726247B2

JP5726247B2 - 画素回路

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Publication number: JP5726247B2
Application number: JP2013169044A
Authority: JP
Inventors: ネイサン，アロキア; チャジ，ジー・レザ; アレクサンダー，ステファン
Original assignee: Ignis Innovation Inc
Current assignee: Ignis Innovation Inc
Priority date: 2008-04-18
Filing date: 2013-08-16
Publication date: 2015-05-27
Anticipated expiration: 2029-04-17
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Description

本発明は発光デバイス・ディスプレイに関し、より詳細には、発光デバイス・ディスプレイの駆動技術に関する。

最近、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン、有機、または他の駆動バックプレーン技術を用いるアクティブマトリクス有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイが、アクティブマトリクス液晶ディスプレイに勝る利点のために、より魅力的になってきている。例えば、ａ−Ｓｉバックプレーンを使用するＡＭＯＬＥＤディスプレイは、様々な基板の使用の機会を拡大すると共に可撓性ディスプレイを実現可能にする低温製作を含む利点を有し、その低コスト製作は十分に確立されており、広い視野角をもつ高解像度のディスプレイをもたらす。

ＡＭＯＬＥＤディスプレイはピクセル（画素）の行および列のアレイを含み、各画素は行および列のアレイに配置された有機発光ダイオード（ＯＬＥＤ）およびバックプレーン・エレクトロニクスを有する。ＯＬＥＤは電流駆動デバイスであるので、ＡＭＯＬＥＤの画素回路は正確で一定の駆動電流を供給することができるべきである。

ＡＭＯＬＥＤディスプレイを駆動するのに使用されてきた一つの方法は、ＡＭＯＬＥＤ画素を電流で直接にプログラムすることである。しかし、大きい寄生キャパシタンスと結合した、ＯＬＥＤに必要とされる電流は小さいので、電流によりプログラムされるＡＭＯＬＥＤディスプレイのプログラミングの整定時間を、望ましくなく増加させる。更に、所要の電流を正確に供給する外部ドライバを設計するのは困難である。例えば、ＣＭＯＳ技術では、トランジスタは、ＯＬＥＤにより必要とされる小さい電流を供給するためにサブ閾値様式（sub-threshold regime）で動作しなければならず、これは理想的ではない。そのため、電流プログラム（current-programmed）ＡＭＯＬＥＤ画素回路を使用するために、適切な駆動方式が望まれる。

電流スケーリングは、ＯＬＥＤにより必要とされる小さい電流に関連する問題に対処するのに使用することができる一つの方法である。電流ミラー画素回路では、ＯＬＥＤを通過する電流は、ミラー・トランジスタに比べて小さい駆動トランジスタを有することにより、スケーリングすることができる。しかし、この方法は他の電流プログラム画素回路には適用できない。更に、２つのミラー・トランジスタのサイズ変更により、不整合の影響が増大する。

本発明の目的は、既存のシステムの欠点のうちの少なくとも１つを除去または軽減する方法およびシステムを提供することである。

本発明の一態様によれば画素回路が提供され、この画素回路は、発光デバイスと、画素電流を発光デバイスへ供給するための駆動トランジスタと、プログラミング電圧データを供給するためのデータ・ラインと駆動トランジスタのゲート端子との間に設けられたストレージ・キャパシタ（storage capacitor）と、駆動トランジスタのゲート端子と発光デバイスとの間に設けられた第１のスイッチ・トランジスタと、プログラミング・サイクル中にバイアス電流を駆動トランジスタの第１の端子へ供給するためにバイアス・ラインと発光デバイスとの間に設けられた第２のスイッチ・トランジスタとを含む。

本発明の更なる態様によれば画素回路が提供され、この画素回路は、発光デバイスと、ストレージ・キャパシタと、画素電流を発光デバイスへ供給するための駆動トランジスタと、第１の選択ラインにより動作させられる複数の第１のスイッチ・トランジスタと、第２の選択ラインにより動作させられる複数の第２のスイッチ・トランジスタと、画素回路を発光モードに設定するための発光制御回路とを含み、複数の第１のスイッチ・トランジスタのうちの１つが、プログラミング電圧データを供給するためにストレージ・キャパシタとデータ・ラインとの間に設けられ、第２のスイッチ・トランジスタのうちの１つが、プログラミング・サイクル中にバイアス電流を駆動トランジスタの第１の端子へ供給するために駆動トランジスタとバイアス・ラインとの間に設けられる。

本発明の更なる態様によれば、複数の画素回路を有する画素アレイと、画素回路を選択するための第１のドライバと、プログラミング電圧データを供給するための第２のドライバと、バイアス・ラインに作用するための電流源とを含む表示システムが提供される。

本発明の更なる態様によれば、画素電流を発光デバイスへ供給するための駆動トランジスタと、データ・ラインに結合されたストレージ・キャパシタと、駆動トランジスタのゲート端子およびストレージ・キャパシタに結合されたスイッチ・トランジスタとを有する画素回路を駆動する方法が提供される。この方法は、プログラミング・サイクルにおいて、画素回路を選択するステップと、駆動トランジスタと発光デバイスとの間の接続部へバイアス電流を供給するステップと、データ・ラインからプログラミング電圧データを画素回路へ供給するステップとを含む。

本発明の更なる態様によれば、画素電流を発光デバイスへ供給するための駆動トランジスタと、データ・ラインに結合されたスイッチ・トランジスタと、スイッチ・トランジスタおよび駆動トランジスタに結合されたストレージ・キャパシタとを有する画素回路を駆動する方法が提供される。この方法は、プログラミング・サイクルにおいて、画素回路を選択するステップと、バイアス電流を駆動トランジスタの第１の端子へ供給するステップと、データ・ラインからプログラミング電圧データをストレージ・キャパシタの第１の端子へ供給するステップと、駆動サイクルにおいて、画素回路において発光モードを設定するステップとを含み、ストレージ・キャパシタの第２の端子は駆動トランジスタの第１の端子に結合され、駆動トランジスタの第２の端子は発光デバイスに結合されるものである。

本発明の概要は、必ずしも本発明のすべての特徴を記述するものではない。

本発明の他の態様および特徴は、添付の図面と併せて好ましい実施形態の以下の詳細な説明を検討することにより、当業者には容易に明らかとなるであろう。

本発明のこれらおよび他の特徴は添付の図面を参照する以下の説明から、より明らかになるであろう。

図１は、本発明の一実施形態による画素回路を示す図である。図２は、図１の画素回路へ印加される例示的な波形を示すタイミング図である。図３は、図１の画素回路へ印加される更なる例示的な波形を示すタイミング図である。図４は、図１の画素回路の電流安定性を示すグラフである。図５は、ｐ型トランジスタを有し、図１の画素回路に対応する画素回路を示す図である。図６は、図５の画素回路へ印加される例示的な波形を示すタイミング図である。図７は、図５の画素回路へ印加される更なる例示的な波形を示すタイミング図である。図８は、本発明の更なる実施形態による画素回路を示す図である。図９は、図８の画素回路へ印加される例示的な波形を示すタイミング図である。図１０は、ｐ型トランジスタを有し、図８の画素回路に対応する画素回路を示す図である。図１１は、図１０の画素回路へ印加される例示的な波形を示すタイミング図である。図１２は、本発明の一実施形態による画素回路を示す図である。図１３は、図１２のディスプレイへ印加される例示的な波形を示すタイミング図である。図１４は、様々なバイアス電流に対するＣＢＶＰ画素回路の整定時間を示すグラフである。図１５は、ＣＢＶＰ画素回路のＩ−Ｖ特性、ならびに画素電流へ誘導される合計誤差を示すグラフである。図１６は、ｐ型トランジスタを有し、図１２の画素回路に対応する画素回路を示す図である。図１７は、図１６のディスプレイへ印加される例示的な波形を示すタイミング図である。図１８は、本発明の更なる実施形態によるＶＢＣＰ画素回路を示す図である。図１９は、図１８の画素回路へ印加される例示的な波形を示すタイミング図である。図２０は、ｐ型トランジスタを有し、図１８の画素回路に対応するＶＢＣＰ画素回路を示す図である。図２１は、図２０の画素回路へ印加される例示的な波形を示すタイミング図である。図２２は、ＣＢＶＰ画素回路を有する表示アレイの駆動機構を示す図である。図２３は、ＶＢＣＰ画素回路を有する表示アレイの駆動機構を示す図である。図２４は、本発明の更なる実施形態による画素回路を示す図である。図２５は、図２４の画素回路へ印加される例示的な波形を示すタイミング図である。図２６は、本発明の更なる実施形態による画素回路を示す図である。図２７は、図２６の画素回路へ印加される例示的な波形を示すタイミング図である。図２８は、ＣＢＶＰ画素回路を有する表示システムの更なる例を示す図である。図２９は、ＣＢＶＰ画素回路を有する表示システムの更なる例を示す図である。図３０は、単純な２−ＴＦＴ画素回路を使用するディスプレイにおける空間不整合の影響を示す写真である。図３１は、電圧プログラム回路を使用するディスプレイにおける空間不整合の影響を示す写真である。図３２は、ＣＢＶＰ画素回路を使用するディスプレイにおける空間不整合の影響を示す写真である。

本発明の実施形態が、有機発光ダイオード（ＯＬＥＤ）および駆動用の薄膜トランジスタ（ＴＦＴ）を有する画素を用いて説明される。しかし、画素はＯＬＥＤ以外の任意の発光デバイスを含むことができ、画素はＴＦＴ以外の任意の駆動トランジスタを含むことができる。説明において、「画素回路」および「画素」は交換可能に使用され得ることに留意されたい。

電流バイアス電圧プログラム（ＣＢＶＰ、current-biased voltage-programmed）駆動方式を含む、画素の駆動技術が詳細に説明される。ＣＢＶＰ駆動方式は、様々なグレイ・スケールを提供するために電圧を使用し（電圧プログラミング）、また、プログラミングを迅速化するため、および閾値電圧シフトおよびＯＬＥＤ電圧シフトなどのような画素の時間依存パラメータを補償するために、バイアスを使用する。

図１は、本発明の一実施形態による画素回路２００を示す。画素回路２００は、以下で説明されるように、ＣＢＶＰ駆動方式を使用する。図１の画素回路２００は、ＯＬＥＤ１０、ストレージ・キャパシタ１２、駆動トランジスタ１４、ならびにスイッチ・トランジスタ１６および１８を含む。各トランジスタは、ゲート端子、第１の端子、および第２の端子を有する。説明において、「第１の端子」（「第２の端子」）は、限定はしないが、ドレイン端子またはソース端子（ソース端子またはドレイン端子）とすることができる。

トランジスタ１４、１６、および１８はｎ型ＴＦＴトランジスタである。画素回路２００に適用される駆動技術は、図５に示されるようなｐ型トランジスタを有する相補型画素回路（complementary pixel circuit）にも適用できる。

トランジスタ１４、１６、および１８は、アモルファス・シリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ技術、またはＣＭＯＳ技術（例えば、ＭＯＳＦＥＴ）を使用して製作することができる。複数の画素回路２００はＡＭＯＬＥＤ表示アレイを形成することができる。

２つの選択ラインＳＥＬ１およびＳＥＬ２、信号ラインＶＤＡＴＡ、バイアス・ラインＩＢＩＡＳ、電圧供給ラインＶＤＤ、ならびに共通接地が、画素回路２００に設けられる。図１において、共通接地はＯＬＥＤ上部電極のためのものである。共通接地は画素回路の一部ではなく、ＯＬＥＤ１０が形成されるとき最終段階で形成される。

駆動トランジスタ１４の第１の端子は電圧供給ラインＶＤＤに接続される。駆動トランジスタ１４の第２の端子はＯＬＥＤ１０のアノード電極に接続される。駆動トランジスタ１４のゲート端子は、スイッチ・トランジスタ１６を通して信号ラインＶＤＡＴＡに接続される。ストレージ・キャパシタ１２は、駆動トランジスタ１４の第２の端子とゲート端子との間に接続される。

スイッチ・トランジスタ１６のゲート端子は第１の選択ラインＳＥＬ１に接続される。スイッチ・トランジスタ１６の第１の端子は信号ラインＶＤＡＴＡに接続される。スイッチ・トランジスタ１６の第２の端子は駆動トランジスタ１４のゲート端子に接続される。

スイッチ・トランジスタ１８のゲート端子は、第２の選択ラインＳＥＬ２に接続される。トランジスタ１８の第１の端子は、ＯＬＥＤ１０のアノード電極およびストレージ・キャパシタ１２に接続される。スイッチ・トランジスタ１８の第２の端子はバイアス・ラインＩＢＩＡＳに接続される。ＯＬＥＤ１０のカソード電極は共通接地に接続される。

トランジスタ１４および１６ならびにストレージ・キャパシタ１２はノードＡ１１に接続される。ＯＬＥＤ１０、ストレージ・キャパシタ１２、ならびにトランジスタ１４および１８はＢ１１に接続される。

画素回路２００の動作は、複数のプログラミング・サイクルを有するプログラミング・フェーズ、および１つの駆動サイクルを有する駆動フェーズを含む。プログラミング・フェーズの間、ノードＢ１１は、駆動トランジスタ１４の閾値電圧の負の値に充電され、ノードＡ１１はプログラミング電圧ＶＰに充電される。

その結果、駆動トランジスタ１４のゲート−ソース電圧は、
ＶＧＳ＝ＶＰ−（−ＶＴ）＝ＶＰ＋ＶＴ（１）
であり、ここで、ＶＧＳは駆動トランジスタ１４のゲート−ソース電圧を表し、ＶＴは駆動トランジスタ１４の閾値電圧を表す。この電圧は駆動フェーズにおいてキャパシタ１２にとどまり、それにより、駆動フェーズにおいてＯＬＥＤ１０を通して所望の電流が流れる。

画素回路２００のプログラミング・フェーズおよび駆動フェーズを詳細に説明する。図２は、図１の画素回路２００に適用される１つの例示的な動作プロセスを示す。図２において、ＶｎｏｄｅＢはノードＢ１１の電圧を表し、ＶｎｏｄｅＡはノードＡ１１の電圧を表す。図２に示されるように、プログラミング・フェーズは２つの動作サイクルＸ１１、Ｘ１２を有し、駆動フェーズは１つの動作サイクルＸ１３を有する。

第１の動作サイクルＸ１１：選択ラインＳＥＬ１およびＳＥＬ２は共にハイである。バイアス電流ＩＢはバイアス・ラインＩＢＩＡＳを通って流れ、ＶＤＡＴＡはバイアス電圧ＶＢになる。

その結果、ノードＢ１１の電圧は以下のようである。

ここで、ＶｎｏｄｅＢはノードＢ１１の電圧を表し、ＶＴは駆動トランジスタ１４の閾値電圧を表し、βは、ＩＤＳ＝β（ＶＧＳ−ＶＴ）^２により与えられるＴＦＴの電流−電圧（Ｉ−Ｖ）特性の係数を表す。ＩＤＳは、駆動トランジスタ１４のドレイン−ソース電流を表す。

第２の動作サイクルＸ１２：ＳＥＬ２がローであり、ＳＥＬ１がハイであるとき、ＶＤＡＴＡはプログラミング電圧ＶＰになる。ＯＬＥＤ２０のキャパシタンス１１は大きいので、前のサイクルに生成されたノードＢ１１の電圧はそのままにとどまる。

従って、駆動トランジスタ１４のゲート−ソース電圧は、以下のように見いだすことができる。

ＶＧＳ＝ＶＰ＋ΔＶＢ＋ＶＴ（３）

ＶＢが（４）に基づいて適切に選ばれる場合、ΔＶＢはゼロである。駆動トランジスタ１４のゲート−ソース電圧、即ち、ＶＰ＋ＶＴは、ストレージ・キャパシタ１２に蓄積（記憶）される。

第３の動作周期Ｘ１３：ＩＢＩＡＳはローになる。ＳＥＬ１はゼロになる。ストレージ・キャパシタ１２に蓄積された電圧は駆動トランジスタ１４のゲート端子へ印加される。駆動トランジスタ１４はオンである。駆動トランジスタ１４のゲート−ソース電圧は、ストレージ・キャパシタ１２に蓄積された電圧に対して発生する。従って、ＯＬＥＤ１０を通る電流は、駆動トランジスタ１４の閾値電圧のシフトおよびＯＬＥＤの特性とは無関係となる。

図３は、図１の画素回路２００に適用される更なる例示的な動作プロセスを示す。図３において、ＶｎｏｄｅＢはノードＢ１１の電圧を表し、ＶｎｏｄｅＡはノードＡ１１の電圧を表す。

プログラミング・フェーズは２つの動作サイクルＸ２１、Ｘ２２を有し、駆動フェーズは１つの動作サイクルＸ２３を有する。第１の動作サイクルＸ２１は、図２の第１の動作サイクルＸ１１と同じである。第３の動作サイクルＸ３３は、図２の第３の動作サイクルＸ１３と同じである。図３において、選択ラインＳＥＬ１およびＳＥＬ２は同じタイミングを有する。従って、ＳＥＬ１およびＳＥＬ２は共通の選択ラインに接続することができる。

第２の動作サイクルＸ２２：ＳＥＬ１およびＳＥＬ２はハイである。スイッチ・トランジスタ１８はオンである。ＩＢＩＡＳを通って流れるバイアス電流ＩＢはゼロである。

駆動トランジスタ１４のゲート−ソース電圧は、上述のように、ＶＧＳ＝ＶＰ＋ＶＴとすることができる。駆動トランジスタ１４のゲート−ソース電圧、即ち、ＶＰ＋ＶＴは、ストレージ・キャパシタ１２に蓄積される。

図４は、図１の画素回路２００および図２の波形に関するシミュレーション結果を示す。この結果は、駆動トランジスタ（例えば、図１の１４）の２ボルトＶＴシフトに起因するＯＬＥＤ電流の変化が、プログラミング電圧の大部分についてほとんど０パーセントであることを、示している。閾値電圧などのシミュレーション・パラメータは、低いプログラミング電圧においてシフトのパーセンテージが高いことを示している。

図５は、ｐ型トランジスタを有する画素回路２０２を示す。画素回路２０２は図１の画素回路２００に対応する。画素回路２０２は、図６、７に示されるようなＣＢＶＰ駆動方式を使用する。画素回路２０２は、ＯＬＥＤ２０、ストレージ・キャパシタ２２、駆動トランジスタ２４、ならびにスイッチ・トランジスタ２６および２８を含む。トランジスタ２４、２６、および２８はｐ型トランジスタである。各トランジスタはゲート端子、第１の端子、および第２の端子を有する。

トランジスタ２４、２６、および２８は、アモルファス・シリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＰＭＯＳ技術、またはＣＭＯＳ技術（例えば、ＭＯＳＦＥＴ）を使用して製作することができる。複数の画素回路２０２はＡＭＯＬＥＤ表示アレイを形成することができる。

２つの選択ラインＳＥＬ１およびＳＥＬ２、信号ラインＶＤＡＴＡ、バイアス・ラインＩＢＩＡＳ、電圧供給ラインＶＤＤ、ならびに共通接地が、画素回路２０２に設けられる。

トランジスタ２４および２６ならびにストレージ・キャパシタ２２はノードＡ１２に接続される。ＯＬＥＤ２０のカソード電極、ストレージ・キャパシタ２２、ならびにトランジスタ２４および２８は、Ｂ１２に接続される。ＯＬＥＤカソードは画素回路２０２の他のエレメントに接続されるので、これにより、任意のＯＬＥＤ製作との統合が保証される。

図６は、図５の画素回路２０２に適用される１つの例示的な動作プロセスを示す。図６は図２に対応する。図７は、図５の画素回路２０２に適用される更なる例示的な動作プロセスを示す。図７は図３に対応する。図６、図７のＣＢＶＰ駆動方式は、図２、図３のものと同様のＩＢＩＡＳおよびＶＤＡＴＡを使用する。

図８は、本発明の一実施形態による画素回路２０４を示す。画素回路２０４は以下で説明されるようなＣＢＶＰ駆動方式を使用する。図８の画素回路２０４は、ＯＬＥＤ３０、ストレージ・キャパシタ３２および３３、駆動トランジスタ３４、ならびにスイッチ・トランジスタ３６、３８、および４０を含む。トランジスタ３４、３５、および３６の各々は、ゲート端子、第１の端子、および第２の端子を含む。この画素回路２０４は画素回路２００と同じように動作する。

トランジスタ３４、３６、３８、および４０はｎ型ＴＦＴトランジスタである。画素回路２０４に適用される駆動技術は、図１０に示されるようなｐ型トランジスタを有する相補型画素回路にも適用できる。

トランジスタ３４、３６、３８、および４０は、アモルファス・シリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ技術、またはＣＭＯＳ技術（例えば、ＭＯＳＦＥＴ）を使用して製作することができる。複数の画素回路２０４はＡＭＯＬＥＤ表示アレイを形成することができる。

選択ラインＳＥＬ、信号ラインＶＤＡＴＡ、バイアス・ラインＩＢＩＡＳ、電圧供給ラインＶＤＤ、および共通接地が、画素回路２０４に与えられる。

駆動トランジスタ３４の第１の端子はＯＬＥＤ３０のカソード電極に接続される。駆動トランジスタ３４の第２の端子は接地に接続される。駆動トランジスタ３４のゲート端子は、その第１の端子に、スイッチ・トランジスタ３６を通して接続される。ストレージ・キャパシタ３２および３３は直列であり、駆動トランジスタ３４のゲートと接地との間に接続される。

スイッチ・トランジスタ３６のゲート端子は選択ラインＳＥＬに接続される。スイッチ・トランジスタ３６の第１の端子は駆動トランジスタ３４の第１の端子に接続される。スイッチ・トランジスタ３６の第２の端子は駆動トランジスタ３４のゲート端子に接続される。

スイッチ・トランジスタ３８のゲート端子は選択ラインＳＥＬに接続される。スイッチ・トランジスタ３８の第１の端子は信号ラインＶＤＡＴＡに接続される。スイッチ・トランジスタ３８の第２の端子は、ストレージ・キャパシタ３２および３３の接続された端子（即ち、ノードＣ２１）に接続される。

スイッチ・トランジスタ４０のゲート端子は選択ラインＳＥＬに接続される。スイッチ・トランジスタ４０の第１の端子はバイアス・ラインＩＢＩＡＳに接続される。スイッチ・トランジスタ４０の第２の端子はＯＬＥＤ３０のカソード端子に接続される。ＯＬＥＤ３０のアノード電極はＶＤＤに接続される。

ＯＬＥＤ３０、トランジスタ３４、３６、および４０は、ノードＡ２１で接続される。ストレージ・キャパシタ３２、ならびにトランジスタ３４および３６は、ノードＢ２１で接続される。

画素回路２０４の動作は、複数のプログラミング・サイクルを有するプログラミング・フェーズ、および１つの駆動サイクルを有する駆動フェーズを含む。プログラミング・フェーズの間、第１のストレージ・キャパシタ３２は、プログラミング電圧ＶＰに駆動トランジスタ３４の閾値電圧を加えた電圧に充電され、第２のストレージ・キャパシタ３３はゼロに充電される。

その結果、駆動トランジスタ３４のゲート−ソース電圧は、
ＶＧＳ＝ＶＰ＋ＶＴ（５）
であり、ここで、ＶＧＳは駆動トランジスタ３４のゲート−ソース電圧を表し、ＶＴは駆動トランジスタ３４の閾値電圧を表す。

画素回路２０４のプログラミング・フェーズおよび駆動フェーズを詳細に説明する。図９は、図８の画素回路２０４に適用される１つの例示的な動作プロセスを示す。図９に示されるように、プログラミング・フェーズは２つの動作サイクルＸ３１、Ｘ３２を有し、駆動フェーズは１つの動作サイクルＸ３３を有する。

第１の動作サイクルＸ３１：選択ラインＳＥＬはハイである。バイアス電流ＩＢはバイアス・ラインＩＢＩＡＳを通って流れ、ＶＤＡＴＡはＶＢ−ＶＰになり、ここで、ＶＰはプログラミング電圧であり、ＶＢは下記のようになる。

その結果、第１のキャパシタ３２に蓄積される電圧は、
ＶＣ１＝ＶＰ＋ＶＴ（７）
であり、ここで、ＶＣ１は、第１のストレージ・キャパシタ３２に蓄積される電圧を表し、ＶＴは、駆動トランジスタ３４の閾値電圧を表し、βは、ＩＤＳ＝β（ＶＧＳ−ＶＴ）^２で与えられるＴＦＴの電流−電圧（Ｉ−Ｖ）特性の係数を表す。ＩＤＳは駆動トランジスタ３４のドレイン−ソース電流を表す。

第２の動作サイクル：ＳＥＬはハイであるが、ＶＤＡＴＡはゼロであり、ＩＢＩＡＳはゼロになる。ＯＬＥＤ３０のキャパシタンス３１およびバイアス・ラインＩＢＩＡＳの寄生キャパシタンスは大きいので、前のサイクルで生成されたノードＢ２１の電圧およびノードＡ２１の電圧は、変わらないままである。

従って、駆動トランジスタ３４のゲート−ソース電圧は、
ＶＧＳ＝ＶＰ＋ＶＴ（８）
のように見いだすことができ、ここで、ＶＧＳは駆動トランジスタ３４のゲート−ソース電圧を表す。

駆動トランジスタ３４のゲート−ソース電圧はストレージ・キャパシタ３２に蓄積される。

第３の動作サイクルＸ３３：ＩＢＩＡＳはゼロになる。ＳＥＬはゼロになる。ノードＣ２１の電圧はゼロになる。ストレージ・キャパシタ３２に蓄積された電圧は駆動トランジスタ３４のゲート端子へ印加される。駆動トランジスタ３４のゲート−ソース電圧は、ストレージ・キャパシタ３２に蓄積された電圧に対して発生する。駆動トランジスタ３４の電流は主としてそのゲート−ソース電圧により定められると考慮すると、ＯＬＥＤ３０を通る電流は、駆動トランジスタ３４の閾値電圧のシフトおよびＯＬＥＤの特性とは無関係になる。

図１０は、ｐ型トランジスタを有する画素回路２０６を示す。画素回路２０６は図８の画素回路２０４に対応する。画素回路２０６は、図１１に示されるようなＣＢＶＰ駆動方式を使用する。図１０の画素回路２０６は、ＯＬＥＤ５０、ストレージ・キャパシタ５２および５３、駆動トランジスタ５４、ならびにスイッチ・トランジスタ５６、５８、および６０を含む。トランジスタ５４、５６、５８、および６０はｐ型トランジスタである。各トランジスタは、ゲート端子、第１の端子、および第２の端子を有する。

トランジスタ５４、５６、５８、および６０は、アモルファス・シリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＰＭＯＳ技術、またはＣＭＯＳ技術（例えば、ＭＯＳＦＥＴ）を使用して製作することができる。複数の画素回路２０６はＡＭＯＬＥＤ表示アレイを形成することができる。

２つの選択ラインＳＥＬ１およびＳＥＬ２、信号ラインＶＤＡＴＡ、バイアス・ラインＩＢＩＡＳ、電圧供給ラインＶＤＤ、ならびに共通接地が、画素回路２０６に与えられる。共通接地は図１のものと同じとすることができる。

ＯＬＥＤ５０のアノード電極、トランジスタ５４、５６、および６０は、ノードＡ２２で接続される。ストレージ・キャパシタ５２、ならびにトランジスタ５４および５６は、ノードＢ２２で接続される。スイッチ・トランジスタ５８、ならびにストレージ・キャパシタ５２および５３は、ノードＣ２２で接続される。

図１１は、図１０の画素回路２０６に適用される１つの例示的な動作プロセスを示す。図１１は図９に対応する。図１１に示されるように、図１１のＣＢＶＰ駆動方式は、図９のものと同様のＩＢＩＡＳおよびＶＤＡＴＡを使用する。

図１２は本発明の一実施形態によるディスプレイ２０８を示す。ディスプレイ２０８は以下で説明されるようなＣＢＶＰ駆動方式を使用する。図１２では、２つの行および１つの列に関連するエレメントが例として示される。ディスプレイ２０８は２つを超える行および１つを超える列を含むことができる。

ディスプレイ２０８は、ＯＬＥＤ７０、ストレージ・キャパシタ７２および７３、トランジスタ７６、７８、８０、８２、および８４を含む。トランジスタ７６は駆動トランジスタである。トランジスタ７８、８０、および８４はスイッチ・トランジスタである。トランジスタ７６、７８、８０、８２、および８４の各々は、ゲート端子、第１の端子、および第２の端子を含む。

トランジスタ７６、７８、８０、８２、および８４はｎ型ＴＦＴトランジスタである。画素回路２０８に適用される駆動技術は、図１６に示されるようなｐ型トランジスタを有する相補型画素回路にも適用できる。

トランジスタ７６、７８、８０、８２、および８４は、アモルファス・シリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ技術、またはＣＭＯＳ技術（例えば、ＭＯＳＦＥＴ）を使用して製作することができる。ディスプレイ２０８はＡＭＯＬＥＤ表示アレイを形成することができる。ＣＢＶＰ駆動方式とディスプレイ２０８との組み合わせは、大面積で高解像度のＡＭＯＬＥＤディスプレイをもたらす。

トランジスタ７６および８０ならびにストレージ・キャパシタ７２は、ノードＡ３１で接続される。トランジスタ８２および８４ならびにストレージ・キャパシタ７２および７４は、Ｂ３１で接続される。

図１３は、図１２のディスプレイ２０８に適用される１つの例示的な動作プロセスを示す。図１３において、「プログラミング・サイクル［ｎ］」は、ディスプレイ２０８の行［ｎ］のためのプログラミング・サイクルを表す。

プログラミング時間は、２つの連続する行（ｎおよびｎ＋１）で共有される。ｎ番目の行のプログラミング・サイクルの間、ＳＥＬ［ｎ］はハイであり、バイアス電流ＩＢはトランジスタ７８および８０を通って流れている。ノードＡ３１の電圧は、（ＩＢ／β）１／２＋ＶＴへと自己調整され、一方、ノードＢ３１の電圧はゼロであり、ここで、ＶＴは、駆動トランジスタ７６の閾値電圧を表し、βは、ＩＤＳ＝β（ＶＧＳ−ＶＴ）^２で与えられるＴＦＴの電流−電圧（Ｉ−Ｖ）特性の係数を表し、ＩＤＳは、駆動トランジスタ７６のドレイン−ソース電流を表す。

（ｎ＋１）番目の行のプログラミング・サイクルの間、ＶＤＡＴＡは、ＶＰ−ＶＢに変わる。その結果、ＶＢ＝（ＩＢ／β）１／２の場合、ノードＡ３１の電圧はＶＰ＋ＶＴに変わる。一定電流がすべての画素に採用されるので、ＩＢＩＡＳラインは一貫して適切な電圧を有し、その結果、ラインを事前充電する必要がなく、それにより、プログラミング時間が短くなり且つ電力消費が低くなる。より重要なことには、ノードＢ３１の電圧は、ｎ番目の行のプログラミング・サイクルの開始のときにＶＰ−ＶＢからゼロに変わる。そのため、ノードＡ３１の電圧は、（ＩＢ／β）１／２＋ＶＴへと変わり、それは既にその最終値に調整されており、それにより整定時間が速くなる。

ＣＢＶＰ画素回路の整定時間が、図１４に、様々なバイアス電流について示されている。ここでは、小さい電流をＩＢとして使用することができ、それにより、電力消費が低くなる。

図１５は、ＣＢＶＰ画素回路のＩ−Ｖ特性、ならびに駆動トランジスタ（例えば、図１２の７６）の閾値電圧の２−Ｖシフトに起因して画素電流へ誘導される合計誤差を示す。この結果は、画素電流における２％未満の合計誤差を示している。ＩＢ＝４．５μＡであることに留意されたい。

図１６は、ｐ型トランジスタを有するディスプレイ２１０を示す。ディスプレイ２１０は図１２のディスプレイ２０８に対応する。ディスプレイ２１０は、図１７に示されるようなＣＢＶＰ駆動方式を使用する。図１２では、２行および１列に関連したエレメントが例として示されている。ディスプレイ２１０は２つを超える行および１つを超える列を含むことができる。

ディスプレイ２１０は、ＯＬＥＤ９０、ストレージ・キャパシタ９２および９４、ならびにトランジスタ９６、９８、１００、１０２、および１０４を含む。トランジスタ９６は駆動トランジスタである。トランジスタ１００および１０４はスイッチ・トランジスタである。トランジスタ２４、２６、および２８はｐ型トランジスタである。各トランジスタは、ゲート端子、第１の端子、および第２の端子を有する。

トランジスタ９６、９８、１００、１０２、および１０４は、アモルファス・シリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＰＭＯＳ技術、またはＣＭＯＳ技術（例えば、ＭＯＳＦＥＴ）を使用して製作することができる。ディスプレイ２１０はＡＭＯＬＥＤ表示アレイを形成することができる。

図１６において、駆動トランジスタ９６は、ＯＬＥＤ９０のアノード電極と電圧供給ラインＶＤＤとの間に接続される。

図１７は、図１６のディスプレイ２１０に適用される１つの例示的な動作プロセスを示す。図１７は図１３に対応する。図１７のＣＢＶＰ駆動方式は、図１３のものと同様のＩＢＩＡＳおよびＶＤＡＴＡを使用する。

ＣＢＶＰ駆動方式によれば、駆動トランジスタへ供給されるオーバードライブ電圧は、閾値電圧およびＯＬＥＤ電圧から独立したものとするように生成される。

１または複数の画素エレメントの１または複数の特性の１または複数のシフト（例えば、駆動トランジスタの閾値電圧シフト、および長期のディスプレイ動作による発光デバイスの劣化）は、ストレージ・キャパシタに蓄積された電圧を駆動トランジスタのゲートへ印加することにより補償される。従って、画素回路は、シフトのいかなる影響もなしに発光デバイスを通る安定した電流を供給することができ、それにより、ディスプレイ動作寿命が改善される。更に、回路が単純なので、従来の画素回路よりも高い製品歩留り、低い製作コスト、および高い解像度が保証される。

上述の画素回路の整定時間は従来の画素回路よりもかなり小さいので、高精細ＴＶなどのような大面積ディスプレイに好適であるが、より小さい表示面積のものを除外するものではない。

ＣＢＶＰ画素回路（例えば、２００、２０２、または２０４）を有する表示アレイを駆動するためのドライバは、画素輝度データを電圧に変換することに留意されたい。

電圧バイアス電流プログラム（ＶＢＣＰ）駆動方式を含む、画素の駆動技術を次に詳細に説明する。ＶＢＣＰ駆動方式では、画素電流は、ミラー・トランジスタをサイズ変更することなく低減される。ＶＢＣＰ駆動方式は、様々なグレイ・スケールを提供するために電流を使用し（電流プログラミング）、また、プログラミングを迅速化するため、および閾値電圧シフトなどのような画素の時間依存性のパラメータを補償するために、バイアスを使用する。駆動トランジスタの端子の一つは仮想接地ＶＧＮＤに接続される。仮想接地の電圧を変化させることにより、画素電流は変化する。バイアス電流ＩＢは、ドライバ側でプログラミング電流ＩＰに付加され、次に、バイアス電流は、仮想接地の電圧を変化させることにより、画素回路内でプログラミング電流から除去される。

図１８は、本発明の更なる実施形態による画素回路２１２を示す。画素回路２１２は以下で説明されるようなＶＢＣＰ駆動方式を使用する。図１８の画素回路２１２は、ＯＬＥＤ１１０、ストレージ・キャパシタ１１１、スイッチ・ネットワーク１１２、ならびにミラー・トランジスタ１１４および１１６を含む。ミラー・トランジスタ１１４および１１６は電流ミラーを形成する。トランジスタ１１４はプログラミング・トランジスタである。トランジスタ１１６は駆動トランジスタである。スイッチ・ネットワーク１１２はスイッチ・トランジスタ１１８および１２０を含む。トランジスタ１１４、１１６、１１８、および１２０の各々は、ゲート端子、第１の端子、および第２の端子を有する。

トランジスタ１１４、１１６、１１８、および１２０はｎ型ＴＦＴトランジスタである。画素回路２１２に適用される駆動技術は、図２０に示されるようなｐ型トランジスタを有する相補型画素回路にも適用できる。

トランジスタ１１４、１１６、１１８、および１２０は、アモルファス・シリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ技術、またはＣＭＯＳ技術（例えば、ＭＯＳＦＥＴ）を使用して製作することができる。複数の画素回路２１２はＡＭＯＬＥＤ表示アレイを形成することができる。

選択ラインＳＥＬ、信号ラインＩＤＡＴＡ、仮想接地ラインＶＧＮＤ、電圧供給ラインＶＤＤ、および共通接地が、画素回路１５０に与えられる。

トランジスタ１１６の第１の端子はＯＬＥＤ１１０のカソード電極に接続される。トランジスタ１１６の第２の端子はＶＧＮＤに接続される。トランジスタ１１４のゲート端子、トランジスタ１１６のゲート端子、およびストレージ・キャパシタ１１１は、接続ノードＡ４１に接続される。

スイッチ・トランジスタ１１８および１２０のゲート端子は、ＳＥＬに接続される。スイッチ・トランジスタ１２０の第１の端子はＩＤＡＴＡに接続される。スイッチ・トランジスタ１１８および１２０は、トランジスタ１１４の第１の端子に接続される。スイッチ・トランジスタ１１８はノードＡ４１に接続される。

図１９は、図１８の画素回路２１２の例示的な動作を示す。図１８および１９を参照して、画素回路２１２に適用される電流スケーリング技術を詳細に説明する。画素回路２１２の動作は、プログラミング・サイクルＸ４１および駆動サイクルＸ４２を有する。

プログラミング・サイクルＸ４１：ＳＥＬはハイである。従って、スイッチ・トランジスタ１１８および１２０はオンである。ＶＧＮＤはバイアス電圧ＶＢになる。電流（ＩＢ＋ＩＰ）はＩＤＡＴＡを通して供給され、ここで、ＩＰはプログラミング電流を表し、ＩＢはバイアス電流を表す。（ＩＢ＋ＩＰ）に等しい電流がスイッチ・トランジスタ１１８および１２０を通る。

駆動トランジスタ１１６のゲート−ソース電圧は、下記のように自己調整される。

ここで、ＶＴは、駆動トランジスタ１１６の閾値電圧を表し、βは、ＩＤＳ＝β（ＶＧＳ−ＶＴ）^２で与えられるＴＦＴの電流−電圧（Ｉ−Ｖ）特性の係数を表す。ＩＤＳは、駆動トランジスタ１１６のドレイン−ソース電流を表す。

ストレージ・キャパシタ１１１に蓄積される電圧は下記のようである。

ここで、ＶＣＳは、ストレージ・キャパシタ１１１に蓄積される電圧を表す。

駆動トランジスタ１１６の一つ端子はＶＧＮＤに接続されるので、プログラミング時間の間にＯＬＥＤ１１０を通って流れる電流は、下記のようになる。

ここで、Ｉｐｉｘｅｌは、ＯＬＥＤ１１０を通って流れる画素電流を表す。

ＩＢ≫ＩＰの場合、画素電流Ｉｐｉｘｅｌは、下記のように書くことができる。

ＶＢは、下記のように適切に選ばれる。

画素電流Ｉｐｉｘｅｌは、プログラミング電流ＩＰと等しくなる。従って、プログラミング・サイクルの間における不要な発光が回避される。

サイズ変更が必要とされないので、電流ミラー画素回路の２つのミラー・トランジスタ間のより良好な整合を達成することができる。

図２０は、ｐ型トランジスタを有する画素回路２１４を示す。画素回路２１４は、図１８の画素回路２１２に対応する。画素回路２１４は、図２１に示されるようなＶＢＣＰ駆動方式を使用する。画素回路２１４は、ＯＬＥＤ１３０、ストレージ・キャパシタ１３１、スイッチ・ネットワーク１３２、ならびにミラー・トランジスタ１３４および１３６を含む。ミラー・トランジスタ１３４および１３６は電流ミラーを形成する。トランジスタ１３４はプログラミング・トランジスタである。トランジスタ１３６は駆動トランジスタである。スイッチ・ネットワーク１３２はスイッチ・トランジスタ１３８および１４０を含む。トランジスタ１３４、１３６、１３８、および１４０はｐ型ＴＦＴトランジスタである。トランジスタ１３４、１３６、１３８、および１４０の各々は、ゲート端子、第１の端子、および第２の端子を有する。

トランジスタ１３４、１３６、１３８、および１４０は、アモルファス・シリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＰＭＯＳ技術、またはＣＭＯＳ技術（例えば、ＭＯＳＦＥＴ）を使用して製作することができる。複数の画素回路２１４はＡＭＯＬＥＤ表示アレイを形成することができる。

選択ラインＳＥＬ、信号ラインＩＤＡＴＡ、仮想接地ラインＶＧＮＤ、および電圧供給ラインＶＳＳが、画素回路２１４に与えられる。

トランジスタ１３６は、ＶＧＮＤとＯＬＥＤ１３０のカソード電極との間に接続される。トランジスタ１３４のゲート端子、トランジスタ１３６のゲート端子、ストレージ・キャパシタ１３１、およびスイッチ・ネットワーク１３２が、ノードＡ４２で接続される。

図２１は、図２０の画素回路２１４の例示的な動作を示す。図２１は図１９に対応する。図２１のＶＢＣＰの駆動方式は、図１９のものと同様のＩＤＡＴＡおよびＶＧＮＤを使用する。

画素回路２１２および２１４に適用されるＶＢＣＰ技術は、電流ミラー型の画素回路以外の電流プログラム画素回路に適用できる。

例えば、ＶＢＣＰ技術は、ＡＭＯＬＥＤディスプレイでの使用に好適である。ＶＢＣＰ技術は、電流プログラム画素回路ディスプレイ、例えば、ＡＭＯＬＥＤディスプレイの整定時間の改善をもたらす。

ＶＢＣＰ画素回路（例えば、２１２、２１４）を有する表示アレイを駆動するためのドライバは、画素輝度データを電流に変換することに、留意されたい。

図２２は、複数のＣＢＶＰ画素回路１５１（ＣＢＶＰ１−１、ＣＢＶＰ１−２、ＣＢＶＰ２−１、ＣＢＶＰ２−２）を有する表示アレイ１５０の駆動機構を示す。ＣＢＶＰ画素回路１５１は、ＣＢＶＰ駆動方式が適用可能な画素回路である。例えば、ＣＢＶＰ画素回路１５１は、図１、５、８、１０、１２、または１６に示された画素回路とすることができる。図２２では、４つのＣＢＶＰ画素回路１５１が例として示されている。表示アレイ１５０は、４つより多いまたは４つより少ないＣＢＶＰ画素回路１５１を有することができる。

表示アレイ１５０はＡＭＯＬＥＤディスプレイであり、複数のＣＢＶＰ画素回路１５１が行および列に配置される。ＶＤＡＴＡ１（またはＶＤＡＴＡ２）およびＩＢＩＡＳ１（またはＩＢＩＡＳ２）は共通の列の画素間で共有され、ＳＥＬ１（またはＳＥＬ２）はアレイ構造中の共通の行の画素間で共有される。

ＳＥＬ１およびＳＥＬ２はアドレス・ドライバ１５２を介して駆動される。ＶＤＡＴＡ１およびＶＤＡＴＡ２はソース・ドライバ１５４を介して駆動される。ＩＢＩＡＳ１およびＩＢＩＡＳ２もソース・ドライバ１５４を介して駆動される。コントローラおよびスケジューラ１５６は、上述のＣＢＶＰ駆動方式の制御およびスケジュールを含めての、表示アレイを動作させるためのプログラミング、校正、および他の動作を制御およびスケジューリングするために設けられる。

図２３は、複数のＶＢＣＰ画素回路を有する表示アレイ１６０の駆動機構を示す。図２３では、図１８の画素回路２１２がＶＢＣＰ画素回路の例として示されている。しかし、表示アレイ１６０は、説明されたＶＢＣＰ駆動方式が適用できる任意の他の画素回路を含むことができる。

図２３のＳＥＬ１およびＳＥＬ２は、図１８のＳＥＬに対応する。図２３のＶＧＮＤ１およびＶＧＡＮＤ２は、図１８のＶＤＡＴＡに対応する。図２３のＩＤＡＴＡ１およびＩＤＡＴＡ２は、図１８のＩＤＡＴＡに対応する。図２３では、４つのＶＢＣＰ画素回路が例として示されている。表示アレイ１６０は４つより多くのまたは４つより少ないＶＢＣＰ画素回路を有することができる。

表示アレイ１６０はＡＭＯＬＥＤディスプレイであり、複数のＶＢＣＰ画素回路が行および列に配置される。ＩＤＡＴＡ１（またはＩＤＡＴＡ２）は共通の列の画素間で共有され、ＳＥＬ１（またはＳＥＬ２）およびＶＧＮＤ１（またはＶＧＮＤ２）はアレイ構造中の共通の行の画素間で共有される。

ＳＥＬ１、ＳＥＬ２、ＶＧＮＤ１、およびＶＧＮＤ２は、アドレス・ドライバ１６２を介して駆動される。ＩＤＡＴＡ１およびＩＤＡＴＡはソース・ドライバ１６４を介して駆動される。コントローラおよびスケジューラの１６６は、上述のＶＢＣＰ駆動方式のための制御およびスケジュールを含めての、表示アレイを動作させるためのプログラミング、校正、および他の動作を制御およびスケジューリングするために設けられる。

図２４は、本発明の更なる実施形態による画素回路４００を示す。図２４の画素回路４００は３−ＴＦＴ電流バイアス電圧プログラム画素回路（3-TFT current-biased voltage programmed pixel circuit）であり、ＣＢＶＰ駆動方式を使用する。この駆動方式は、不整合を補償することによりディスプレイの寿命および歩留りを改善する。

画素回路４００は、ＯＬＥＤ４０２、ストレージ・キャパシタ４０４、駆動トランジスタ４０６、ならびにスイッチ・トランジスタ４０８および４１０を含む。各トランジスタは、ゲート端子、第１の端子、および第２の端子を有する。トランジスタ４０６、４０８、および４１０はｐ型ＴＦＴトランジスタである。画素回路４００に適用される駆動技術は、当業者には十分に理解されているｎ型トランジスタを有する相補型画素回路にも適用できる。

トランジスタ４０６、４０８、および４１０は、ポリシリコン、ナノ／マイクロ（結晶）シリコン、アモルファス・シリコン、ＣＭＯＳ、有機半導体、金属有機の技術、またはそれらの組み合わせを使用して実現することができる。複数の画素回路４００はアクティブ・マトリクス・アレイを形成することができる。画素回路４００に適用される駆動方式は、アクティブ・マトリクス・ディスプレイにおける時間的および空間的な不均一性を補償する。

選択ラインＳＥＬ、信号ラインＶｄａｔａ、バイアス・ラインＩｂｉａｓ、および電圧供給ラインＶｄｄが、画素回路４００に接続される。バイアス・ラインＩｂｉａｓは、ディスプレイの仕様に基づいて規定されるバイアス電流（Ｉｂｉａｓ）を供給する。ディスプレイの仕様とは、寿命、パワー、ならびにデバイスの性能および均一性などである。

駆動トランジスタ４０６の第１の端子は電圧供給ラインＶｄｄに接続される。駆動トランジスタ４０６の第２の端子は、ノードＢ２０でＯＬＥＤ４０２に接続される。キャパシタ４０４の一方の端子は、信号ラインＶｄａｔａに接続され、キャパシタ４０４の他方の端子は、ノードＡ２０で駆動トランジスタ４０６のゲート端子に接続される。

スイッチ・トランジスタ４０８および４１０のゲート端子は選択ラインＳＥＬに接続される。スイッチ・トランジスタ４０８はノードＡ２０とノードＢ２０との間に接続される。スイッチ・トランジスタ４１０はノードＢ２０とバイアス・ラインＩｂｉａｓとの間に接続される。

画素回路４００では、すべての空間的および時間的な不均一性を補償するために、所定の固定電流（Ｉｂｉａｓ）が、トランジスタ４１０を通して供給され、また、様々なグレイ・スケールで必要とされる様々な電流レベルに電流を分割するために、電圧プログラミングが使用される。

図２５に示されるように、画素回路４００の動作は、プログラミング・フェーズＸ６１および駆動フェーズＸ６２を含む。図２５のＶｄａｔａ［ｊ］は図２４のＶｄｄに対応する。図２５のＶｐ［ｋ，ｊ］（ｋ＝１、２、…、ｎ）は、Ｖｄａｔａ［ｊ］のｋ番目のプログラミング電圧を表し、ここで「ｊ」は列（コラム）番号である。

図２４および図２５を参照すると、プログラミング・サイクルＸ６１の間、ＳＥＬはローであり、したがってスイッチ・トランジスタ４０８および４１０がオンである。バイアス電流Ｉｂｉａｓは、バイアス・ラインＩｂｉａｓを介して画素回路４００へ印加され、駆動トランジスタ４０６のゲート端子は自己調整され、すべての電流が駆動トランジスタ４０６のソース−ドレインを通過できるようになる。このサイクルで、Ｖｄａｔａは、画素のグレイ・スケールに関連するプログラミング電圧を有する。駆動サイクルＸ６２の間、スイッチ・トランジスタ４０８および４１０はオフであり、電流は駆動トランジスタ４０６およびＯＬＥＤ４０２を通る。

図２６は、本発明の更なる実施形態による画素回路４２０を示す図である。図２６の画素回路４２０は、６−ＴＦＴ電流バイアス電圧プログラム画素回路であり、発光制御を伴うＣＢＶＰ駆動方式を使用する。この駆動方式は、不整合を補償することによりディスプレイの寿命および歩留りを改善する。

画素回路４２０は、ＯＬＥＤ４２２、ストレージ・キャパシタ４２４、およびトランジスタ４２６〜４３６を含む。各トランジスタは、ゲート端子、第１の端子、および第２の端子を有する。トランジスタ４２６〜４３６はｐ型ＴＦＴトランジスタである。画素回路４２０に適用される駆動技術は、当業者には十分に理解されているｎ型トランジスタを有する相補型画素回路にも適用できる。

トランジスタ４２６〜４３６は、ポリシリコン、ナノ／マイクロ（結晶）シリコン、アモルファス・シリコン、ＣＭＯＳ、有機半導体、金属有機の技術、またはそれらの組み合わせを使用して実現することができる。複数の画素回路４２０はアクティブ・マトリクス・アレイを形成することができる。画素回路４２０に適用される駆動方式は、アクティブ・マトリクス・ディスプレイの時間的および空間的な不均一性を補償する。

１つの選択ラインＳＥＬ、信号ラインＶｄａｔａ、バイアス・ラインＩｂｉａｓ、電圧供給ラインＶｄｄ、基準電圧ラインＶｒｅｆ、および発光信号ラインＥＭが、画素回路４２０に接続される。バイアス・ラインＩｂｉａｓは、ディスプレイの仕様に基づいて定められるバイアス電流（Ｉｂｉａｓ）を供給する。ディスプレイの仕様とは、寿命、パワー、ならびにデバイスの性能および均一性などである。基準電圧ラインＶｒｅｆは基準電圧（Ｖｒｅｆ）を供給する。基準電圧Ｖｒｅｆは、バイアス電流Ｉｂｉａｓと、グレイ・スケールおよび／またはコントラスト比を含み得る表示仕様とに基づいて、決定することができる。信号ラインＥＭは、画素回路４２０をオンにする発光信号ＥＭを供給する。画素回路４２０は、発光信号ＥＭに基づいて発光モードになる。

トランジスタ４２６のゲート端子、トランジスタ４３２の一方の端子、およびトランジスタ４３４の一方の端子は、ノードＡ２１で接続される。キャパシタ４２４の一方の端子、トランジスタ４２８の一方の端子、およびトランジスタ４３４の他方の端子は、ノードＢ２１で接続される。キャパシタ４２４の他方の端子、トランジスタ４３０の一方の端子、トランジスタ４３６の一方の端子、およびトランジスタ４２６の一方の端子は、ノードＣ２１で接続される。トランジスタ４３０の他方の端子はバイアス・ラインＩｂｉａｓに接続される。トランジスタ４３２の他方の端子は基準電圧ラインＶｒｅｆに接続される。選択ラインＳＥＬは、トランジスタ４２８、４３０、および４３２のゲート端子に接続される。選択ラインＥＭは、トランジスタ４３４および４３６のゲート端子に接続される。トランジスタ４２６は駆動トランジスタである。トランジスタ４２８、４３０、４３２、４３４、および４３６はスイッチング・トランジスタである。

画素回路４２０では、所定の固定電流（Ｉｂｉａｓ）がトランジスタ４３０を通して供給され、基準電圧Ｖｒｅｆがトランジスタ４３２を通してトランジスタ４２６のゲート端子へ印加され、プログラミング電圧ＶＰがトランジスタ４２８を通してストレージ・キャパシタ４２４の他方の端子（即ち、ノードＢ２１）へ印加される。ここで、トランジスタ４２６のソース電圧（即ち、ノードＣ２１の電圧）は自己調整されることになり、それにより、バイアス電流がトランジスタ４２６を通ることが可能になり、したがって、すべての空間的および時間的な不均一性が補償される。更に、電圧プログラミングを使用して、電流が、様々なグレイ・スケールで必要とされる様々な電流レベルへと分割される。

図２７に示されるように、画素回路４２０の動作は、プログラミング・フェーズＸ７１および駆動フェーズＸ７２を含む。

図２６および図２７を参照すると、プログラミング・サイクルＸ７１の間、ＳＥＬはローであり、したがってスイッチ・トランジスタ４２８、４３０、および４３２がオンであり、固定バイアス電流がＩｂｉａｓラインへ印加され、駆動トランジスタ４２６のソースは自己調整され、すべての電流が駆動トランジスタ４２６のソース−ドレインを通過できるようになる。このサイクルで、Ｖｄａｔａは、画素のグレイ・スケールに関連するプログラミング電圧を有し、キャパシタ４２４は、プログラミング電圧と、不整合の補償のために電流により生成された電圧とを蓄積する。駆動サイクルＸ７２の間、トランジスタ４２８、４３０、および４３２はオフであり、トランジスタ４３４および４３６は発光信号ＥＭによりオンである。この駆動サイクルＸ７２の間、トランジスタ４２６は電流をＯＬＥＤ４２２へ供給する。

図２５では、表示全体がプログラムされ、次に、点灯される（発光モードになる）。対照的に、図２７では、各行は、発光ラインＥＭを使用してプログラムした後、点灯することができる。

図２５および図２７の動作では、バイアス・ラインは所定の固定のバイアス電流を供給する。しかし、バイアス電流Ｉｂｉａｓは調整可能とすることができ、バイアス電流Ｉｂｉａｓは、表示の動作の間に調節することができる。

図２８は、ＣＢＶＰ駆動方式を実施するためのアレイ構造を有する表示システムの一例を示す。図２８の表示システム４５０は、複数の画素４５４を有する画素アレイ４５２、ゲート・ドライバ４５６、ソース・ドライバ４５８、ならびにドライバ４５６および４５８を制御するためのコントローラ４６０を含む。ゲート・ドライバ４５６はアドレス（選択）ライン（例えば、ＳＥＬ［１］、ＳＥＬ［２］、…）に作用する。ソース・ドライバ４５８はデータ・ライン（例えば、Ｖｄａｔａ［１］、Ｖｄａｔａ［２］、…）に作用する。表示システム４５０は、基準電流Ｉｒｅｆを使用してバイアス・ライン（例えば、Ｉｂｉａｓ［１］、Ｉｂｉａｓ［２］）に作用するための校正された電流ミラー・ブロック４６２を含む。ブロック４６２は、複数の校正電流ミラー（calibrated current mirror）を含み、その各々は、対応するＩｂｉａｓ用である。基準電流Ｉｒｅｆは、スイッチを通して校正電流ミラー・ブロック４６２へ供給することができる。

画素回路４５４は、図２４の画素回路４００または図２６の画素回路４２０と同じとすることができ、ここで、ＳＥＬ［ｉ］（ｉ＝１、２、…）は図２４または図２６のＳＥＬに対応し、Ｖｄａｔａ［ｊ］（ｊ＝１、２、…）は図２４または図２６のＶｄａｔａに対応し、Ｉｂｉａｓ［ｊ］（ｊ＝１、２、…）は図２４または図２６のＩｂｉａｓに対応する。図２６の画素回路４２０を画素回路４５４として使用する場合、ゲート・ドライバ４５６などのようなディスプレイの周辺のドライバは、それぞれの発光ラインＥＭを制御する。

図２８では、電流ミラーは基準電流源で校正される。パネルのプログラミング・サイクル（例えば、図２５のＸ６１、図２７のＸ７１）の間、校正電流ミラー（ブロック４６２）は、電流をバイアス・ラインＩｂｉａｓへ供給する。これらの電流ミラーは、パネルの縁部に製作することができる。

図２９は、ＣＢＶＰ駆動方式を実施するためのアレイ構造を有する表示システムの別の例を示す。図２９の表示システム４７０は、複数の画素４７４を有する画素アレイ４７２、ゲート・ドライバ４７６、ソース・ドライバ４７８、ならびにドライバ４７６および４７８を制御するためのコントローラ４８０を含む。ゲート・ドライバ４７６はアドレス（選択）ライン（例えば、ＳＥＬ［０］、ＳＥＬ［１］、ＳＥＬ［２］、…）に作用する。ソース・ドライバ４７８はデータ・ライン（例えば、Ｖｄａｔａ［１］、Ｖｄａｔａ［２］、…）に作用する。表示システム４７０は、Ｖｄａｔａラインを使用してバイアス・ライン（例えば、Ｉｂｉａｓ［１］、Ｉｂｉａｓ［２］）に作用するための校正電流源ブロック４８２を含む。ブロック４８２は複数の校正電流源を含み、その各々は、Ｉｂｉａｓライン用に設けられる。

画素回路４７４は、図２４の画素回路４００または図２６の画素回路４２０と同じとすることができ、ここで、ＳＥＬ［ｉ］（ｉ＝１、２、…）は図２４または図２６のＳＥＬに対応し、Ｖｄａｔａ［ｊ］（ｊ＝１、２、…）は図２４または図２６のＶｄａｔａに対応し、Ｉｂｉａｓ［ｊ］（ｊ＝１、２、…）は図２４または図２６のＩｂｉａｓに対応する。図２６の画素回路４２０を画素回路４７４として使用する場合、ゲート・ドライバ４５６などのようなディスプレイの周辺のドライバは、それぞれの発光ラインＥＭを制御する。

それぞれの電流源４８２は、Ｖｄａｔａラインを介しての電圧を電流に変換する電圧−電流変換器を含む。選択ラインのうちの１つを使用してスイッチ４９０を動作させ、Ｖｄａｔａラインを電流源４８２に接続する。この例では、アドレス・ラインＳＥＬ［０］がスイッチ４９０を動作させる。電流源４８２は、ディスプレイの１つの行（即ち、０番目の行）として扱われる。Ｖｄａｔａラインの電圧を電流源４８２で変換した後、Ｖｄａｔａラインは、ディスプレイの実際の画素回路４７４をプログラムするために使用される。

電流源の各々に関連する電圧は工場で抽出され、メモリ（例えば、フラッシュ、ＥＰＲＯＭ、またはＰＲＯＭ）に格納される。この電圧（校正電圧）は、電流源ごとに、それらの不整合が原因で異なることがある。各フレームの最初に、電流源４８２は、格納された校正電圧を使用してソース・ドライバ４７８を通じてプログラムされ、その結果、すべての電流源４８２は同じ電流を供給する。

図２８では、バイアス電流（Ｉｂｉａｓ）は、基準電流Ｉｒｅｆを用いて電流ミラー４６２により生成される。しかし、図２８のシステム４５０は、Ｉｂｉａｓを生成するために電流源４８２を使用することもできる。図２９では、バイアス電流（Ｉｂｉａｓ）は、Ｖｄａｔａラインを用いて電流源４８２の電流変換器により生成される。しかし、図２９のシステム４７０は、図２８の電流ミラー４６２を使用することもできる。

様々な駆動方式を使用するパネルの画像品質に対しての空間不整合の影響が、図３０〜図３２に示される。従来の２−ＴＦＴ画素回路を用いたディスプレイの画像は、閾値電圧の不整合およびモビリティの変動という問題がある（図３０）。他方、バイアス・ラインｌｂｉａｓのない電圧プログラム画素回路は、閾値電圧の不整合の影響を制御することができるが、モビリティの変動の問題がある場合がある（図３１）が、実施形態の電流バイアス電圧プログラム（ＣＢＶＰ）駆動方式は、モビリティの変動および閾値電圧の変動の両方の影響を制御することができる（図３２）。

本発明が１または複数の実施形態に関して説明された。しかし、特許請求の範囲で規定される本発明の範囲から逸脱することなく、幾つかの変形および変更を行うことができることが、当業者には明らかであろう。

Claims

画素回路であって、
発光デバイスと、
第１端子および第２端子を有するストレージ・キャパシタと、
ゲート端子、前記ストレージ・キャパシタの前記第１端子に結合される第１端子、および前記発光デバイスに結合される第２端子を有し、画素電流を前記発光デバイスへ供給するための駆動トランジスタと、
第１選択ラインにより動作させられるものであり、プログラミング電圧データを供給するためにデータ・ラインと前記ストレージ・キャパシタの前記第２端子との間に結合される第１スイッチ・トランジスタと、
前記第１選択ラインにより動作させられるものであり、プログラミング・サイクル中に、制御可能なバイアス電流を前記駆動トランジスタの前記第１端子へ供給するために、バイアス・ラインと前記ストレージ・キャパシタの前記第１端子との間に結合される第２スイッチ・トランジスタと、
発光制御用のラインと結合されるゲート端子と、前記ストレージ・キャパシタの前記第２端子と結合される第１端子と、前記駆動トランジスタのゲート端子と結合される第２端子とを有する第１発光制御トランジスタと
を備える画素回路。
請求項１に記載の画素回路であって、前記発光制御用のラインと結合されるゲート端子と、電圧供給源電位と結合される第１端子と、前記駆動トランジスタの前記第１端子と結合される第２端子とを有する第２発光制御トランジスタを備える画素回路。
請求項２に記載の画素回路であって、前記第１選択ラインにより動作させられるものであり、基準電圧と前記駆動トランジスタの前記ゲート端子との間に結合される基準電圧スイッチ・トランジスタを備える画素回路。
請求項１に記載の画素回路であって、
前記画素回路はディスプレイ装置に含まれるものであり、前記ディスプレイ装置はドライバ回路を含み、前記ドライバ回路は、プログラミング・サイクル中に前記画素回路をプログラムするためのものであり、前記プログラミング・サイクル中に、前記画素回路はプログラミング・データに応じたプログラミング電圧を受けるものであり、かつ、前記ドライバ回路は、駆動サイクル中に前記画素回路を駆動するためのものであり、前記駆動サイクル中に、前記画素回路は前記プログラミング・データに従った光を発するものであり、
前記ドライバ回路は、前記プログラミング・サイクル中に前記データ・ラインへ前記プログラミング電圧を供給し、前記プログラミング・サイクル中に前記バイアス・ラインへ前記制御可能なバイアス電流を供給し、前記制御可能なバイアス電流が前記駆動トランジスタを通るときに前記駆動トランジスタの前記第１端子または前記第２端子が自己調整することを可能とすることにより、前記画素回路の時間依存性のパラメータを補償するように、構成される、
画素回路。
請求項４に記載の画素回路であって、前記制御可能なバイアス電流は、前記画素回路に対する前記プログラミング・データからは独立したものである、画素回路。
請求項１に記載の画素回路であって、前記発光デバイスが有機発光ダイオードを含む、画素回路。
請求項１に記載の画素回路であって、前記トランジスタのうちの少なくとも１つが薄膜トランジスタである、画素回路。