JP4686800B2

JP4686800B2 - 画像表示装置

Info

Publication number: JP4686800B2
Application number: JP27392099A
Authority: JP
Inventors: 弘上野; 潤染谷; 優西村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-09-28
Filing date: 1999-09-28
Publication date: 2011-05-25
Anticipated expiration: 2019-09-28
Also published as: JP2001100687A; US6559839B1

Description

【０００１】
【発明の属する技術分野】
本発明は、画像表示装置に液晶等を用いた画像表示装置に関し、特に映像信号が偶数フィールドと奇数フィールドに分割して伝送されるインターレース信号を表示する画像表示装置に関する。
【従来の技術】
図７は、例えば、特開平１１−１６４２３１号公報に示された液晶表示装置の構成のブロック図である。図において、１０１は入力されるビデオ信号をデジタル値に変換するＡ／Ｄ変換器、１０３及び１０４はデジタル化されたビデオ信号を一時的に格納する第１及び第２フレームメモリ、１０５は第１フレームメモリ１０３及び第２フレームメモリ１０４から出力された信号を切り替える切換器、１０６は液晶モジュールであり液晶パネル１０９とビデオ信号を液晶画素に印加する信号電極駆動回路１０７と印加する液晶画素を選択する走査電極駆動回路１０８で構成され、１０２は入力された入力ビデオ信号の同期信号からインターレース信号かノンインターレス信号かを判別して第１フレームメモリ１０３及び第２フレームメモリ１０４のイネーブル信号と切換器５の切替信号と液晶モジュール１０６の信号電極駆動回路１０７および走査電極駆動回路１０８への駆動信号を発生するタイミング発生部である。
【０００２】
ビデオ信号入力端子からビデオ信号はＡ／Ｄ変換器１に入力された後にデジタル変換され、第１フレームメモリ１０３と第２フレームメモリ１０４に入力される。一方、同期信号入力端子からこのビデオ信号の同期信号がタイミング発生部１０２に入力されて同期信号からこのビデオ信号がインターレース信号かノンインターレス信号かの判別を行う。判別された結果により、第１フレームメモリ１０３及び第２フレームメモリ１０４への制御信号を切り替える。
【０００３】
インターレース信号の時はライン毎に切換器１０５を切り替えることで、第１フレームメモリ１０３の出力、すなわち奇数ラインの走査と第２フレームメモリ１０４の出力、すなわち偶数ラインの走査と行い、インターレース信号をパネルモジュール１０６に合わせたノンインターレース信号に変換する。
【０００４】
なお、液晶表示における信号電極駆動の方法では、イネーブル信号の使用について、特開平７−２６１７０５号公報に記載がある。
【０００５】
【発明が解決しようとする課題】
上記のような液晶表示装置では、インターレース信号をノンインターレース化するために、前フィールドの画像を一時格納するフレームメモリが必要であり回路規模及びコスト増大につながる。また入力信号の解像度が高くなるに従いメモリの容量を大きくするなどの必要がある。さらに、入力されるインターレース信号の周波数は、走査周波数の１／２以下に限定される。
【０００６】
この発明は、上述のような課題を解決するためになされたもので、インターレース信号をフレームメモリを用いること無く画像表示装置に表示できるとともに、高周波のインターレース信号に対応し、フレームメモリを用いたときと同等の画質で表示できる画像表示装置を得るものである。
【０００７】
【課題を解決するための手段】
この発明に係る画像表示装置においては、マトリクス状に配置された複数の画素と、該画素に映像信号を与えるべく配列された複数のデータラインと、映像信号を与える画素を選択する走査信号を与えるべくデータラインと交差する方向に配列された複数の走査ラインとを有する画像表示パネルと、画像表示パネルを駆動する駆動回路とを備える画像表示装置において、駆動回路は、データラインに前記映像信号を出力するソースドライバと、走査ラインの始まりを表すスタートパルスとゲートドライバシフトクロックを入力し、該ゲートドライバシフトクロックの立ちあがりで走査信号出力を１ラインシフトさせ、走査ラインに走査信号を出力するゲートドライバとを具備し、画像表示装置に入力するノンインターレース映像信号が、この画像表示装置で表示可能なフレーム周波数を越えていた場合、奇数番目のフレームでは、ラインメモリに格納された奇数ラインの映像データを読み出し、偶数ラインの映像データの読み出しを行わない間引き処理を行い、偶数番目のフレームでは、ラインメモリに格納された偶数ラインの映像データを読み出し、奇数ラインの映像データの読み出しを行わない間引き処理を行うことにより、奇数フィールドと偶数フィールドからなるインターレース信号を生成し、奇数フィールドと偶数フィールドそれぞれにおいて１ラインおきに非駆動の走査ラインが設けられるようゲートドライバの走査信号にイネーブルをかけるものである。
【００１１】
【発明の実施の形態】
実施の形態1.
以下に図１に基づいて本発明の画像表示装置および画像表示方法を説明する。本実施の形態では画像表示装置として液晶表示装置を使用した場合を説明する。図１は本発明の液晶表示装置の構成を示すブロック図である。
【００１２】
図１はこの発明の実施の形態１である液晶表示装置を示す。図において、１は入力映像信号および入力同期信号を送り出すワークステーション、あるいはパソコン等の画像生成装置（以下「ＰＣ」と称す。）、２は入力映像信号をアナログ値からデジタル値へと変換するＡ／Ｄ変換器（以下「ＡＤＣ」と称す。）、３は入力同期信号からインターレース信号かノンインターレース信号かを判別してノンインターレース信号の場合は奇数フィールドか偶数フィールドかを判別する同期信号処理部、４はＡＤＣ２から出力した1ライン分の映像信号を格納するラインメモリ、５は液晶表示装置のタイミングに合わせてラインメモリ４から映像信号を読み出して同期信号処理部３からの信号を入力して映像信号と映像信号の有効期間を表すパルスであるデータイネーブル信号（以下「ＤＥＮＢ」と称す。）とドットクロックと垂直同期信号（以下「Ｖ−Ｓｙｎｃ」と称す。）と水平同期信号（以下「Ｈ−Ｓｙｎｃ」と称す。）を出力するパネルタイミング発生部、６はドライバタイミング発生部である。
【００１３】
また、図１において、７はドライバタイミング発生部６を構成してＨ−ＳｙｎｃとドットクロックとＤＥＮＢとを入力する第１のカウンタ、８はドライバタイミング発生部６を構成してカウンタ７からの信号を入力されて、画像ラインをシフトするためのクロックであるゲートドライバシフトクロック（以下「ＣＬＫＶ」と称す。）とラインでの書き込み画素をシフトするためのクロックであるソースドライバシフトクロック（以下「ＣＬＫＨ」と称す。）とラインの始まりを表スタートパルス（以下「ＳＴＶ」と称す。）とラインでの映像の始まりを表すソースドライバスタートパルス（以下「ＳＴＨ」と称す。）とを出力する第１のデコーダ、９はドライバタイミング発生部６を構成してＶ−ｓｙｎｃとＣＬＫＶとドットクロックとを入力される第２のカウンタ、１０はドライバタイミング発生部６を構成してカウンタ２からの信号を入力されて第１の出力イネーブル信号（以下「ＯＥ１」と称す。）と第２の出力イネーブル信号（以下「ＯＥ２」と称す。）と第３の出力イネーブル信号（以下「ＯＥ３」と称す。）とを出力する第２のデコーダである。
【００１４】
さらに、図１において、１１はマトリクス状に配置された複数の画素と、該画素に映像信号を与えるべく水平方向に配列された複数のデータラインと、前記映像信号を与える画素を選択する走査信号を与えるべく前記データラインと交差する垂直方向に配列された複数の走査ラインとを有する液晶パネル、１２は液晶パネル１１のデータラインに前記映像信号（以下「ＳｏｕｒｃｅＤＡＴＡ」と称す。）を出力するソースドライバ、１３はＣＬＫＶに従って液晶パネル１１の走査ラインに前記走査信号を出力するゲートドライバ、１４はＡＤＣ部２と同期処理部とラインメモリ４とパネルタイミング発生部５とドライバタイミング発生部６と液晶パネル１１とソースドライバ１２とゲートドライバ１３とからなる画像表示装置である。
【００１５】
以下に画像表示装置の動作を説明する。ＰＣ１から出力するアナログ映像信号はＡＤＣ部２に入力された後デジタル信号に変換され、水平方向１ラインを格納できるラインメモリ４に格納される。格納された１ライン分の映像信号はパネルタイミング発生部５からの読み出し信号で液晶表示装置のタイミングに合わせて最適なドットクロック周波数で読み出される。パネルタイミング発生部５では入力映像信号の有効期間を表すＤＥＮＢが生成されドライバタイミング発生部６へと出力される。一方、ＰＣ１からの入力同期信号の水平同期信号と垂直同期信号とは同期信号処理部３に入力されて、この入力映像信号がインターレース信号かノンインターレース信号かの判別を行う。
【００１６】
まず、インターレース信号と判別された場合の動作を図２と図３のタイミングチャートを用いて説明する。図２はインターレース信号が入力された場合の奇数フィールド制御信号出力タイミング図であり、図３はインターレース信号が入力された場合の偶数フィールド制御信号出力タイミング図である。図において、Ｈ−Ｓｙｎｃがタイミング発生部５のカウンタ７とデコーダ８によりＤＥＮＡの始まりに同期したＨ−Ｓｙｎｃ周期の１／４のパルス幅を持ち周波数が２倍であるＣＬＫＶが生成されゲートドライバ１３へ出力される。このＣＬＫＶは立ちあがりでゲートドライバ１３を１ラインシフトさせる走査信号である。
【００１７】
ＣＬＫＶはカウンタ９、その後デコーダ１０にも入力され、1フィールドの画像のスタートを表すＳＴＶと出力イネーブル信号ＯＥ１、ＯＥ２、ＯＥ３が生成される。
【００１８】
次に、入力信号が奇数フィールドである場合、ＳＴＶはＨ−Ｓｙｎｃ周期のパルス幅を持ち2番目のＣＬＫＶの立ち下がりで立ちあがるように生成されゲートドライバへと出力される。ＯＥ１、ＯＥ２、ＯＥ３は次のように生成されゲートドライバへと出力される。ＯＥ１は６ｎ＋４番目のＣＬＫＶの立ち下がりで立ち上がり、６ｎ＋７番目のＣＬＫＶの立ち下がりで立ち下がる。ＯＥ２は６ｎ＋２番目のＣＬＫＶの立ち下がりで立ち上がり、６ｎ＋５番目のＣＬＫＶの立ち下がりで立ち下がる。ＯＥ３は６ｎ＋６番目のＣＬＫＶの立ち下がりで立ち上がり、６ｎ＋９番目のＣＬＫＶの立ち下がりで立ち下がる。
【００１９】
また、入力信号が偶数フィールドである場合は、ＳＴＶはＨ−Ｓｙｎｃ周期にパルス幅を持ち２番目のＣＬＫＶの立ち下がりで立ち下がるよに生成されゲートドライバへと出力される。ＯＥ１、ＯＥ２、ＯＥ３は次のように生成されゲートドライバへと出力される。ＯＥ１は６ｎ番目のＣＬＫＶの立ち下がりで立ち上がり、６ｎ＋３番目のＣＬＫＶの立ち下がりで立ち下がる。ＯＥ２は６ｎ＋４番目のＣＬＫＶの立ち下がりで立ち上がり、６ｎ＋７番目のＣＬＫＶの立ち下がりで立ち下がる。ＯＥ３は６ｎ＋２番目のＣＬＫＶの立ち下がりで立ち上がり、６ｎ＋５番目のＣＬＫＶの立ち下がりで立ち上がる。ＯＥ１、ＯＥ２、ＯＥ３とＣＬＫＶの関わりを以下で詳しく説明する。
【００２０】
本実施の形態では上記の３系統の出力イネーブル信号ＯＥ１、ＯＥ２、ＯＥ３を生成し、これにより出力信号を制御している。例えば、ＯＥ１はＣＬＫＶの１、４、７、１０・・・に対応し、ＯＥ２はＣＬＫＶの２、５、８、１１・・・に対応し、ＯＥ３はＣＬＫＶの３、６、９、１２・・・に対応している。ローレベルでアクティブなイネーブルのかかるＯＥ１、ＯＥ２、ＯＥ３によってそれに対応するＣＬＫＶ、つまり液晶表示装置の走査ラインにイネーブルをかけることにより奇数フィールドと偶数フィールドそれぞれにおいて１ラインおきに非駆動の走査ラインを設けることができ、次のアクティブなＣＬＫＶの立ち上がりまでに１ラインの映像信号を液晶表示装置に書き込む。またＳＴＶは両フィールド間でＣＬＫＶの１パルス幅分だけずれているので、走査開始位置が１ラインずれるようになっており、図４に示すように奇数フィールド、偶数フィールドで始まりが1ラインずれて、おのおの1ラインおきに液晶表示装置に映像信号を書き込むことになる。
【００２１】
さらに、図５のタイミングチャートを参照して入力信号がノンインターレース信号であると判別された場合の動作ついて説明する。図において、カウンタ７、デコーダ８によりＨ−Ｓｙｎｃ周期の１／２のパルス幅を持ち周波数が同じであるゲートドライバシフトクロック(ＣＬＫＶ)が生成されゲートドライバ１１へ出力される。ＳＴＶはカウンタ９、デコーダ１０によりＨ−Ｓｙｎｃ周期のパルス幅を持ち1番目のＣＬＫＶの立ち下がりで立ち下がるように生成されゲートドライバ１１へと出力される。ＯＥ１とＯＥ２とＯＥ３はローレベル固定となり、すべてのＣＬＫＶつまり液晶表示装置の走査ラインでアクティブとなり、従来通り映像信号を液晶表示装置へ書き込む。
【００２２】
ところで、上記実施の形態では、画像生成装置としてワークステーション、あるいはパソコン等を利用する場合について説明したが、ＮＴＳＣやＰＡＬといった規格に準じたインターレース信号を液晶表示装置へ表示する場合にも利用できることはいうまでもない。
【００２３】
本発明は上記例に限定されず、他の用途へ応用できる。本発明における画像信号制御装置は入力信号を液晶表示装置に最適なフレーム周波数に変換するために必要なフレームメモリを搭載していない。液晶表示装置はフレーム周波数に対してある許容範囲を持っており、入力信号がその範囲を満足していれば、必ずしもフレーム周波数変換を行う必要がない。しかしながら入力信号がその最大許容周波数を超えている場合は次のような方法で液晶表示装置に画像を表示できる。図６を用いてその方法を説明する。図６（ａ）は奇数番目のフレーム内で1ラインおきに間引き処理を行ったときのタイミング図であり、図６（ｂ）は偶数番目のフレーム内で1ラインおきに間引き処理を行ったときのタイミング図である。
【００２４】
入力映像信号が液晶表示装置に表示可能なフレーム周波数を越えている場合、１ラインおきに間引き処理を行う。間引き処理はラインメモリに格納された１ライン分の映像データを読み出すか、読み出さないかで行うことができる。奇数番目のフレームでは偶数ラインに対して間引き処理を行い、偶数番目のフレームに対しては奇数ラインに対して間引き処理を行うことにより奇数フィールドと偶数フィールドからなるインターレース信号を疑似的に生成する。
【００２５】
その後、前記のＯＥ１とＯＥ２とＯＥ３とによる画像表示方法を用いれば画質を劣化させることなく水平走査周波数を１／２に下げることができる。フレーム周波数は水平周波数×ライン数で決まるため、上記１ラインおきに間引き処理を行うことにより液晶表示装置が許容するフレーム周波数の最大2倍まで表示可能となる。またそれに伴い液晶表示装置へ映像信号を書き込むためのドットクロック周波数を１／２に下げることができるため、画像信号制御装置の消費電力および電磁ノイズを小さくできる。
【００２６】
以上の説明は画像表示装置として液晶表示装置を使用した場合について述べたものであるが、プラズマディスプレイ（ＰＤＰ）やエレクトロルミネッセンスディスプレイ（ＥＬＤ）といったフラットパネルディスプレイを使用した場合にも利用できる。
【００２７】
【発明の効果】
この発明は、以上説明したように構成されているので、以下のような効果を奏する。
【００２８】
入力信号が画像表示装置の最大許容周波数を超えている場合、上記１ラインおきに間引き処理を行うことにより当該画像表示装置が許容するフレーム周波数の最大２倍まで表示可能となる。
【００２９】
また、前記のＯＥ１とＯＥ２とＯＥ３とによるゲートドライバの走査出力制御を行え、ゲートドライバにおいて、既存の駆動構造を流用しながら、１ラインおきに非駆動の走査ラインを設けることができる。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の構成を示すブロック図である。
【図２】インターレース信号が入力された場合の奇数フィールド制御信号出力タイミング図である。
【図３】インターレース信号が入力された場合の偶数フィールド制御信号出力タイミング図である。
【図４】インターレース信号時の映像信号の液晶表示装置への書き込みを表す図である。
【図５】ノンインターレース信号が入力された場合の制御信号出力タイミング図である。
【図６】ノンインターレース信号が入力された場合に間引き処理を行い、インターレース化するタイミング図である。
【図７】従来の画像信号制御装置の構成を示すブロック図である。
【符号の説明】
１パソコン（ＰＣ）、２ＡＤＣ部、３同期信号処理部、４ラインメモリ、５パネルタイミング発生部、６ドライバタイミング発生部、７カウンタ、８デコーダ、９カウンタ、１０デコーダ、１１液晶パネル、１２ソースドライバ、１３ゲートドライバ、１４画像表示装置。

Claims

マトリクス状に配置された複数の画素と、
該画素に映像信号を与えるべく配列された複数のデータラインと、
前記映像信号を与える画素を選択する走査信号を与えるべく前記データラインと交差する方向に配列された複数の走査ラインとを有する画像表示パネルと、
前記画像表示パネルを駆動する駆動回路とを備える画像表示装置において、
前記駆動回路は、
前記データラインに前記映像信号を出力するソースドライバと、
前記走査ラインの始まりを表すスタートパルスとゲートドライバシフトクロックを入力し、該ゲートドライバシフトクロックの立ちあがりで走査信号出力を１ラインシフトさせ、前記走査ラインに前記走査信号を出力するゲートドライバとを具備し、
前記画像表示装置に入力するノンインターレース映像信号が、この画像表示装置で表示可能なフレーム周波数を越えていた場合、奇数番目のフレームでは、ラインメモリに格納された奇数ラインの映像データを読み出し、偶数ラインの映像データの読み出しを行わない間引き処理を行い、偶数番目のフレームでは、ラインメモリに格納された偶数ラインの映像データを読み出し、奇数ラインの映像データの読み出しを行わない間引き処理を行うことにより、奇数フィールドと偶数フィールドからなるインターレース信号を生成し、
前記奇数フィールドと前記偶数フィールドそれぞれにおいて１ラインおきに非駆動の走査ラインが設けられるよう前記ゲートドライバの前記走査信号にイネーブルをかけることを特徴とする画像表示装置。
前記駆動回路は、前記スタートパルスから３ｎ＋１番目（ｎは整数）のゲートドライバシフトクロックに対応する走査信号出力を制御する第１の出力イネーブル信号と、３ｎ＋２番目のゲートドライバシフトクロックに対応する走査信号出力を制御する第２の出力イネーブル信号と、３ｎ＋３番目のゲートドライバシフトクロックに対応する走査信号出力を制御する第３の出力イネーブル信号と、
を前記ゲートドライバに出力し、前記ゲートドライバの前記走査出力にイネーブルをかけることを特徴とする請求項１に記載の画像表示装置。
水平走査周波数を１／２として前記映像信号を表示することを特徴とする請求項１に記載の画像表示装置。