JP2002014645A

JP2002014645A - フレーム内時分割階調表示方式への画像データ変換装置

Info

Publication number: JP2002014645A
Application number: JP2000199580A
Authority: JP
Inventors: Akio Niwa; 彰夫丹羽
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-06-30
Filing date: 2000-06-30
Publication date: 2002-01-18
Anticipated expiration: 2020-06-30
Also published as: JP4663852B2

Abstract

(57)【要約】【課題】ラスタースキャン方式で撮影された画像データ
をフレーム内分割階調表示方式の画像データに変換する
に際し、フレームメモリへの書き込み動作回路の電力、
発熱が大きい。高速で動作する書き込みバッファが必要
となり、回路コストが増大する。【解決手段】２個のフレームメモリ１０、２０と、フレ
ームメモリに１フレーム分の画像データを１ラインずつ
書き込む書き込み回路３０と、書き込まれた画像データ
を複数のサブフィールドの階調データに分割し、分割し
た階調データを１サブフィールドずっ順次読み出す読み
出し回路４０と、一方のフレームメモリに画像データの
書き込みを行なっているときは、他方のフレームメモリ
から画像データの読み出しを行なうよう切替制御する切
替制御回路５０とを備える。前記書き込み回路３０は読
み出し回路４０の動作クロックよりも低速な動作クロッ
クを用いて、フレームメモリに画像データの書き込みを
行なう。前記切替制御回路５０は、フレームメモリの切
替をする際に、フレームメモリに供給するクロックの切
替も行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フレーム内時分割
階調表示方式への画像データ変換装置、殊に２以上のフ
レームメモリを有し、１のフレームメモリに対して画像
データの書き込みを行なっているとき、他の１のフレー
ムメモリから画像データの読み出しを行うことにより、
フレーム内時分割階調表示方式の画像データヘの変換を
連続して行なえるようにした画像データの変換装置に関
する。

【０００２】

【従来の技術】最近、ディスプレイデバイスとしてプラ
ズマディスプレイパネルのような平面タイプのものが脚
光を浴びている。この種のディスプレイデバイスの表示
駆動方法は、フレーム内時分割階調表示方式といって、
１フレームの画像を重みの異なる複数のサブフィールド
の画像に分割し、１フレーム表示期間の間に、分割され
た全サブフィールドの画像を１サブフィールドずつ順次
表示する方式が採用されている。

【０００３】ところが、受信された画像信号は、ＣＲＴ
等のラスタースキャン方式で表示するディスプレイに適
した信号形態となっているため、上記平面タイプのディ
スプレイデバイスで表示するに際しては、フレーム内時
分割階調表示方式に適した画像データに変換する必要が
ある。この変換は、まず、受信した画像データの時間軸
を変更しないで、各画素データ毎に、その値を、１フレ
ームを構成する各サブフィールドの重みで表現し直す第
１の変換処理を行い、続いて第１の変換処理された画像
データを、１画面分蓄積して後、全面素データについ
て、同一サブフィールドに属する重みデータを１サブフ
ィールドデータとして順次取り出して行く第２の変換処
理を行うことによって、実行される。

【０００４】そして、上記信号変換において、第２の変
換処理をフレーム間で途絶えることなく、連続して行う
ためには、フレームメモリを２個備え、一方のフレーム
メモリに画像データを蓄積して行く間、もう一方のフレ
ームメモリからサブフレーム単位で画像データの読み出
しを行う必要がある。図５は、上記した第２の変換処理
をフレーム間で途絶えることなく行うための従来の回路
を示している。図中、５１０と５２０はフレームメモ
リ、５３０は画像データ書き込み回路、５４０は読み出
し回路、５５０は制御信号切り替え制御回路である。画
像データ書き込み回路５３０は、書き込みバッファメモ
リ５３０１と書き込み動作制御回路５３０２、バス制御
回路５３０３、５３０４からなる。読み出し回路５４０
は、読み出し動作制御回路５４０１、入力選択回路５４
０２、読み出しバッファ５４０３からなる。

【０００５】書き込みバッファメモリ５３０１は、ライ
ンメモリを２個備え、書き込み動作制御回路５３０２の
制御の下、入力されてくる書き込みデータを、動作クロ
ックに同期して、２個のラインメモリに交互に書き込ん
でゆくと共に、これと逆位相の関係で、書き込みの終わ
ったラインメモリから画像データを動作クロックに同期
して読み出し、バス制御回路５３０３，５３０４及び制
御信号切替回路５５０によって書き込みが許可されたフ
レームメモリ５１０（５２０）に、１ラインずつ画像デ
ータの書き込みを行なう。一方のフレームメモリ５１０
（５２０）に１フレーム分の画像を書き込み終えると、
制御信号切替回路５５０が、フレームメモリの切替を行
ない、他方のフレームメモリ５２０（５１０）に対して
画像データの書き込みを開始する。

【０００６】一方、書き込みの終わったフレームメモリ
に対しては、読み出し動作制御回路５４０１の制御の
下、入力選択回路５４０２が、画像データの読み出しを
行なう。入力選択回路５４０２の行なう読み出しは、サ
ブフィールド単位で行なわれる。つまり、フレームメモ
リに書き込まれた画像データから同一のサブフィールド
に属するデータを動作クロックに同期して、フレームメ
モリ内の全ラインから読み出す。読み出したサブフィー
ルドデータは読み出しバッファ５４０２に順次格納さ
れ、全ライン分のサブフィールドデータを格納し終わる
と、そのサブフィールドデータが後続のプラズマディス
プレイ駆動回路（図外）へ出力される。かくして、入力
選択回路５４０２がフレームメモリから次順位のサブフ
ィールドデータを読み出し、読み出しバッファ５４０３
からそのサブフィールドデータを出力し、これを最後の
サブフィールドデータを読み出すまで繰り返し、上記し
た第２の変換処理を実行する。

【０００７】

【発明が解決しようとする課題】ところで、上記のよう
に画像データをサブフィールドのデータに変換する処理
を行なう場合、画像データをフレームメモリに書込むよ
り、読み出すときの方がサブフィールド毎に繰り返す
分、高い周波数の動作クロックが必要になる。例えば、
ＶＧＡワイド（４８０ｘ８５２画素）、サブフィールド
数をＳｎ＝１２、読み出し周期をＴａ＝１．５〃Ｓ、書
込み水平周波数をｆｈ＝３２ｋＨｚ、フレームメモリの
データバス幅を３２ｂｉｔとした場合、書込み時の動作
クロック周波数ｆｗは、ｆｗ＝ｆｈ＊８５２＊３＊Ｓｎ／３２＝約３０ＭＨｚとなる。他方、読み出し時の動作クロック周波数は、ｆｒ＝（１／Ｔａ）＊８５２＊３／３２＝５３ＭＨｚとなる。

【０００８】このように書込みクロックの周波数と読み
出しクロックの周波数とは異るのであるが、従来は単一
の動作クロックを使用しているため、高速側のクロック
（読み出しクロック）を用いざる得なかった。しかる
に、単一のクロックを使用していると、書込み回路側が
必要以上に高速処理する必要があり、その分、電力、発
熱が大きくなるという動作上及びエネルギーロス上の課
題があるのに加えて、書き込みバッファとして高速に動
作するタイプのものが必要となり、回路コストの増大は
避けられないものとなっていた。

【０００９】本発明は、上記した課題に鑑み、書き込み
バッファとして低速用のものが使えて、電力、発熱の少
ない、頗る実用的なフレーム内時分割階調方式への画像
データ変換装置を提供することを目的とする。

【００１０】

【課題を解決する手段】上記目的を達成するため、本発
明に係るフレーム内時分割階調方式への画像データ変換
装置は、２以上のフレームメモリと、フレームメモリに
対し、画像データを走査ライン毎に時系列に書き込む書
き込み回路と、フレームメモリ内の画像データを複数の
階調データに分割し、分割した階調データ毎に順次読み
出す読み出し回路と、１のフレームメモリに画像データ
の書き込みが行われているとき、他の１のフレームメモ
リから画像データを読み出すようフレームメモリの切り
替えを行う切り替え制御回路と、画像データの書き込み
を行なうよう切替られたフレームメモリに対して、書き
込み動作クロックを供給し、画像データの読み出しを行
なうよう切替られたフレームメモリに対して、前記書き
込み動作クロックとは異なった周波数の読み出し動作ク
ロックを供給するよう動作クロックの切り替えを行うク
ロック切り替え回路とを備えることを特徴としている。

【００１１】ここで、前記クロック切り替え回路は、ク
ロック切替時において、書き込み動作クロックと読み出
し動作クロックの一方がローレベルに遷移した時点から
他方がハイレベルに遷移する時点までの間、少なくとも
１クロック周期の期間以上フレームメモリに対するクロ
ックを停止する構成を含むことが出来る。また、前記ク
ロック切り替え回路は、フレームメモリにデータを転送
しないブランキング期間にクロックの切替を行なうこと
が出来る。

【００１２】

【発明の実施の形態】図１は、本発明に係るフレーム内
時分割階調方式への画像データ変換装置の一実施の形態
を示している。

【００１３】［全体の構成］基本的には、２個のフレー
ムメモリ１０、２０と、書き込み回路３０、読み出し回
路４０及びフレームメモリ切替制御回路５０からなる。
フレームメモリ１０、２０は、サブフィールド毎の記憶
領域を有し、各サブフィールドの記憶領域は、プラズマ
ディスプレイパネルの画素数分の２値データを記憶する
容量を持っている。従って、図面でもこれを分かり易く
視角化するため、各フレームメモリ１０、２０は、サブ
フィールド数だけ描いている。

【００１４】書き込み回路３０は、従来例で示したと同
様な書き込みバッファメモリ３０１、書き込み動作制御
回路３０２、バス制御回路３０３、３０４を備える。従
来の書き込み回路と異なるのは、動作クロックとして書
き込み専用の動作クロックを使用していることと、これ
に起因して位相保証回路３０５を備える点である。読み
出し回路４０は、従来例で示したと同様な入力選択回路
４０１、読み出しバッファ４０２、読み出し動作制御回
路４０３を備える。従来の読み出し回路と異なるのは、
動作クロックとして読み出し専用の動作クロックを使用
していることと、これに起因して位相保証回路４０４を
備える点である。

【００１５】フレームメモリ切替制御回路５０は、フレ
ームメモリ１０、２０に対する書き込み時と読み出し時
とで、動作クロックを切り替えるためのクロック切替回
路５０１と、何れのフレームメモリを選択するかのチッ
プセレクト信号等を動作クロックの切替に同期して切り
替える制御信号切替回路５０２、５０３とからなる。上
記の回路の他に、本実施の形態では、ブランキング検出
回路６０１を備える。この回路６０１は、受信した画像
データの垂直同期信号を検出して、帰線時間の開始時点
にクロック切替信号を生成する。

【００１６】［本実施の形態特有の構成］前記書き込み
動作クロックは、約３０ＭＨｚの周波数、読み出し動作
クロックは、約５３ＭＨｚの周波数としている。書き込
み動作クロックを上記周波数としたのは、従来技術のと
ころで説明した計算に基づいている。この周波数のクロ
ックは、本回路より上段側における映像信号を処理する
際に用いられるドットクロックをそのまま利用できる
し、或は、水平同期信号を抽出してこれを周波数逓倍す
ることにより生成することが出来る。読み出し動作クロ
ックは、従来から使用しているものを用いる。

【００１７】位相保証回路３０５、４０４は、フレーム
メモリ１０、２０に供給する制御信号のうちチップセレ
クト（CS）信号は、図２（ｂ）に示す位相で出力する
が、CS信号以外の制御信号は、図２（ｄ）に示すよう
に、チップセレクト（CS）信号がLowとなる期間を含
み、その前後に１クロック周期以上の期間、“Valid”
状態を保つようその位相を保証する回路である。

【００１８】この回路は図示はしないが、例えば、書き
込み動作クロック、読み出し動作クロックをカウント
し、CS信号でリセットされるカウンタと、そのカウンタ
が、クロック１周期に相当するカウント値“Ｋ１”に達
したとき及びリセットされる値“Ｒ”よりクロック１周
期に相当するカウント数だけ小さな値“Ｒ−Ｋ１”に達
したときに、ＣＳ信号以外の制御信号を”Don`t care
“から”Valid“に、或はその逆にする処理を行なう回
路並びにCS信号はそのまま出力する回路とから構成でき
る。

【００１９】このように、CS信号以外の制御信号をCS信
号の“Valid”期間より長い期間”Valid“に保持するよ
うにしたので、チップセレクト（CS）信号以外の制御信
号が遅延してもクロックのセットアップ・ホールド期間
のマージンを確保することが出来る。この結果、CS信号
にのみ遅延調整回路を用いればよく、後段にクロック切
替回路を追加しても高速なフレームメモリの動作を保証
することが出来る。なお、図２（ａ）は、書き込み又は
読み出しの動作クロック、図２（ｃ）は、従来装置にお
いて用いられているCS信号以外の制御信号の波形図であ
る。

【００２０】制御信号切替回路５０２、５０３は、ブラ
ンキング検出回路６０１から与えられる切替信号によっ
て、書き込み側の位相保証回路３０５から出力される制
御信号と読み出し側の位相保証回路４０４から出力され
る制御信号との切替を行なう。この場合、２つの制御信
号切替回路５０２と５０３とは、一方が書き込み側の位
相保証回路３０５から出力される制御信号を選択する
と、他方は読み出し側の位相保証回路４０４を選択する
よう、丁度逆位相の関係で切り替えられる。

【００２１】クロック切替回路５０１は、書き込み時、
フレームメモリに書き込み動作クロックを供給し、読み
出し時、読み出し動作クロックを供給するよう切り替え
るものであるが、本実施の形態では、書き込み動作クロ
ックと読み出し動作クロックとが非同期であるため、切
替に１クロック周期以上を保証している。図３は、その
ようなクロック切替を保証するクロック切替回路５０１
の具体例を示す。図中、Ｔ_R、Ｔ_Wはフリップフロップで
ある。書き込み動作クロックＷＣＬＫ、読み出し動作ク
ロックＲＣＬＫは、４つのアンド回路と２つのオア回路
を通じて切替後クロックＳＧＣＬＫＡ、ＳＧＣＬＫＢと
して出力される。図４に、クロック切替回路５０１の切
替動作を説明する波形図を示す。図示例では、“Ａ”の
タイミングで切替信号が発された場合を示している。そ
して、クロックのLowレベルに遷移した状態を捕らえて
クロックの切替を行なうこととしている。読み出しから
書き込みへの切替であれば、“Ｂ”のタイミングで、読
み出し動作クロックを停止させ、“Ｅ”のタイミングで
書き込み動作クロックを出力開始する。書き込みから読
み出しへのタイミングであれば、“Ｃ”のタイミング
で、書き込み動作クロックを停止させ、“Ｄ”のタイミ
ングで読み出し動作クロックを出力開始する。いずれの
場合も、切替にクロックの１周期以上の期間を確保して
いる。クロック切替回路５０１から出力されるクロック
ＳＧＣＬＫＡがフレームメモリ１０に供給され、ＳＧＣ
ＬＫＢがフレームメモリ２０に供給される。

【００２２】［動作］上記構成によれば、書き込みバッ
ファメモリ３０１に１ラインずつドットクロックに同期
して画像データの書き込みが行われる一方、書き込みバ
ッファメモリ３０１に書き込まれた画像データが読み出
されて、バス制御回路３０３、３０４で選択されたフレ
ームメモリ１０（２０）に書き込まれて行く。このとき
のフレームメモリへの書き込み速度は、書き込み動作ク
ロックによって決まる。本実施形態の場合、約３０ＭＨ
ｚと低速であり、ドットクロックと同一速度なので、１
のフレームメモリが書き込み側に選択されているほぼ全
期間を使って書き込みが行なわれる。

【００２３】一方、このとき、残りのフレームメモリ２
０（１０）からは、入力選択回路４０１が選択する１の
サブフィールドから順次、画像データが読み出され、読
み出しバッファ４０２を通じて、後段の図示しないプラ
ズマディスプレイパネル駆動回路へ出力される。このと
きのフレームメモリからの読み出し時の速度は、約５３
ＭＨｚと高速である。

【００２４】各フレームメモリ１０，２０に対し１フレ
ーム分の画像データが書き込み及び読み出し完了すれ
ば、バス制御回路３０３，３０４、制御信号切替回路５
０２、５０３、クロック切替回路５０１の作用によっ
て、フレームメモリ１０、２０の切替が行なわれ、読み
出しの完了したフレームメモリ２０（１０）に対して書
き込み動作がなされ、書き込みの完了したフレームメモ
リ１０（２０）に対して読み出し動作が行われる。この
切替において、書き込み動作クロックと読み出し動作ク
ロックが非同期であるものの、クロック切替回路５０１
が１クロック期間以上を保証してクロックの切替を行な
うようにしているので、フレームメモリに対する書き込
み、読み出し動作がクロックの切替直後においても整然
となされる。

【００２５】上記実施の形態においては、フレームメモ
リは２個用いているが、３個以上用いて、それらのフレ
ームメモリを順繰りに用いて画像データの書き込み、読
み出しを行なうようにすることも出来る。クロックの切
替は、実施の形態では、垂直ブランキング期間に行なう
ようにしているが、これは垂直走査を１回行なう間に、
水平走査を繰り返し行なう走査方式で撮影された通常の
画像データを対象としたからであり、もし、水平走査を
１回行なう間に、垂直走査を繰り返し行なう走査方式で
撮影された画像データを対象とした場合には、水平ブラ
ンキング期間にクロックの切替を行なえば良い。

【００２６】

【発明の効果】以上説明したように、本発明に係るフレ
ーム内時分割階調表示方式への画像データ変換装置は、
フレームメモリに対して、画像データをライン毎に時系
列に書き込む際と、フレームメモリから、重みデータに
分割して読み出す際とで、動作クロックの周波数を変え
ているので、読み出し時には必要とされる高速クロック
を用いる一方、書き込み時には書き込み期間一杯を使っ
て画像データの書き込みを行なうよう低速クロックを用
いることが出来、その結果、書き込み側回路にとって、
高周波対応の制約が緩和され、そのぶん設計の自由度が
高く、また、回路コストが安くつくといった利点を有す
ると共に、動作中においては、従来のように高速な読み
出し動作クロックを書き込み動作クロックとして用いる
場合と比べて、クロックの周波数が低減された分だけ電
力消費量も発熱量も少なくなり、動作の安定性、エネル
ギーロスの低減が実現するといった効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態としてのフレーム内時分
割階調表示方式への画像変換装置の回路を示すブロック
図である。

【図２】図１中の位相保証回路の動作を説明する波形図
である。

【図３】クロック切替回路の具体例を示す論理回路図で
ある。

【図４】クロック切替回路のクロック切替動作を示す波
形図である。

【図５】従来の画像データ変換装置を示すブロック図で
ある。

【符号の説明】

１０、２０…フレームメモリ、３０……書き込み回路、４０……読み出し回路、５０……フレームメモリ切替制御回路、３０１…・・・書き込みバッファメモリ、３０２‥‥‥書き込み動作制御回路、３０３、３０４‥・…バス制御回路、３０５、４０４‥…・位相保証回路、４０１・‥‥・入力選択回路、４０２‥‥‥読み出しバッファ、４０３‥‥‥読み出し動作制御回路、５０１・…‥クロック切り替え回路、５０２、５０３…・‥制御信号切り替え回路、６０１‥‥‥ブランキング検出回路、

Claims

【特許請求の範囲】

【請求項１】２以上のフレームメモリと、フレームメモリに対し、画像データを走査ライン毎に時
系列に書き込む書き込み回路と、フレームメモリ内の画像データを複数の階調データに分
割し、分割した階調データ毎に順次読み出す読み出し回
路と、１のフレームメモリに画像データの書き込みが行われて
いるとき、他の１のフレームメモリから画像データを読
み出すようフレームメモリの切り替えを行う切り替え制
御回路と、画像データの書き込みを行なうよう切替られたフレーム
メモリに対して、書き込み動作クロックを供給し、画像
データの読み出しを行なうよう切替られたフレームメモ
リに対して、前記書き込み動作クロックとは異なった周
波数の読み出し動作クロックを供給するよう動作クロッ
クの切り替えを行うクロック切り替え回路と、を備える
ことを特徴とするフレーム内時分割階調表示方式への画
像データ変換装置。
【請求項２】前記クロック切り替え回路は、クロック
切替時において、書き込み動作クロックと読み出し動作
クロックの一方がローレベルに遷移した時点から他方が
ハイレベルに遷移する時点までの間、少なくとも１クロ
ック周期の期間以上フレームメモリに対するクロックを
停止する構成を含むことを特徴とする請求項１記載のフ
レーム内時分割階調表示方式への画像データ変換装置。
【請求項３】前記クロック切り替え回路は、フレーム
メモリにデータを転送しないブランキング期間にクロッ
クの切替を行なうことを特徴とする請求項１又は２記載
のフレーム内時分割階調表示方式への画像データ変換装
置。