JPH10268833A

JPH10268833A - 時分割信号処理方式及びそれを用いたマトリクスディスプレイ装置

Info

Publication number: JPH10268833A
Application number: JP9073872A
Authority: JP
Inventors: Takeshi Kumakura; 健熊倉; Yuichiro Kimura; 雄一郎木村; Hiroshi Otaka; 広大高; Taiji Noguchi; 泰司野口; Akihiro Suzuki; 章浩鱸
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-03-26
Filing date: 1997-03-26
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】メモリの動作速度を上げずに、ビットフレー
ムに分解して高解像化及び多階調化を実現する【解決手段】Ａ／Ｄ変換器１０で複数階調ビットのデ
ジタルデータに変換された画像データは、その各階調ビ
ットが、シフトマクリクス回路１５により、フレームメ
モリ１２に供給されるが、このフレームメモリ１２は複
数のＲＡＭからなり、このデジタルデータの階調ビット
が、その画面上の位置または時間に応じて、夫々のＲＡ
Ｍに割り当てられて書き込まれる。この割り当て書込み
により、これらＲＡＭから同時に読出しを行なうと、同
じ順位の階調ビットが同時に読み出され、シフトマトリ
クス回路１６でこれら階調ビットが画面上での配列順に
並び変えられて、ラインメモリ１７を介し、表示パネル
１のアドレス駆動回路５に供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マトリクス状に配
置された画素を選択発光させることによって画像表示を
行なうディスプレイ装置に係り、特に、プラズマディス
プレイなどの時分割駆動法による階調制御を行なうため
の時分割信号処理方式及びそれを用いたマトリクスディ
スプレイ装置に関する。

【０００２】

【従来の技術】以下、時分割駆動法によって階調制御を
行なうマトリクスディスプレイ装置としてプラズマディ
スプレイ装置を例に採り、従来技術を説明する。

【０００３】図２はＡＣ型のプラズマディスプレイ装置
の概略構成を示すブロック図であって、１は表示パネ
ル、２はアドレス電極、３は走査・維持電極、４は維持
電極、５はアドレス駆動回路、６は走査・維持パルス出
力回路、７は維持パルス出力回路、８は駆動制御回路、
９は信号処理回路である。

【０００４】同図において、プラズマディスプレイ装置
は、アドレス電極２，走査・維持電極３及び維持電極４
を有する表示パネル１と、アドレス電極２を駆動するた
めのアドレス駆動回路５と、走査・維持電極３を駆動す
るための走査・維持パルス出力回路６と、維持電極４を
駆動するための維持パルス出力回路７と、これら出力回
路６，７を制御する駆動制御回路８と、入力信号の処理
を行なう信号処理回路９とを備えている。

【０００５】ここで、表示パネル１は、２枚のガラス板
の間にアドレス電極２と走査・維持電極３と維持電極４
とが設けられ、また、これらガラス板に挟まれた空間が
隔壁によって仕切られ、仕切られた夫々の空間が放電セ
ルを構成している。

【０００６】この放電セルには、例えば、Ｈｅ−Ｘｅや
Ｎｅ−Ｘｅのような希ガスが封入されており、走査・維
持電極３と維持電極４とに電圧を加えると、放電が起こ
って紫外線が発生する。また、夫々の放電セルには、
赤，緑，青のいずれかに発光する蛍光体が塗布されてお
り、上記のように発生した紫外線により、この蛍光体が
励起してこの蛍光体に応じた色光を発光する。この発光
を利用し、画像信号に応じて所望の色の放電セルを選択
することにより、カラー画像表示を行なうことができ
る。

【０００７】次に、かかる発光原理を用いた時分割駆動
法（以下、サブフィールド法）について説明する。

【０００８】サブフィールド法とは、１フレームを発光
回数の違いによって重み付けされた複数のサブフィール
ドに分割し、画素毎にそこでの信号の振幅に応じたサブ
フィールドを選択することにより、多階調化を実現する
方法である。

【０００９】図３はその一例を示す図であって、このの
時分割駆動法による駆動シーケンスは、１フレームを４
つのサブフィールドＳＦ１〜ＳＦ４に分割して１６階調
を表示する場合の例である。各サブフィールドの走査期
間Ｔ１はこのサブフィールドでの発光する放電セル（以
下、発光セルという）を選択するための期間であり、維
持期間Ｔ２はこの選択された発光セルが発光している期
間である。

【００１０】サブフィールドＳＦ１〜ＳＦ４の放電維持
期間Ｔ２は選択された発光セルが発光する時間を表わ
し、夫々は８：４：２：１の比率で発光回数に重み付け
されている。映像信号レベルに応じてこれらのサブフィ
ールドＳＦ１〜ＳＦ４のいずれかを任意に選択すること
により、２⁴＝１６階調の表示が可能となる。階調数を
増やしたい場合には、サブフィールド数を増やせばよ
く、例えば、サブフィールド数を８とすると、２⁸＝２
５６階調の表示が可能となる。各サブフィールドの輝度
レベルはパルスの数によって制御する。

【００１１】図４はかかるサブフィールド法を用いて画
面表示を行なう場合の図２における信号処理回路９の一
例を具体的に記したブロック図であって、１０はＡ／Ｄ
（アナログ／デジタル）変換器、１１はデータ書込処理
回路、１２はフレームメモリ、１３はメモリ制御回路、
１４はデータ読出処理回路であり、図２に対応する部分
には同一符号をつけている。

【００１２】同図において、入力されたアナログ映像信
号Ｓは、Ａ／Ｄ変換器１０でサンプリングクロックφを
用いてデジタルデータに変換された後、データ書込処理
回路１１で処理されてフレームメモリ１２に書き込まれ
る。そして、フレーメモリ４から読み出されたこのデジ
タルデータは、データ読出処理回路１４で処理されてア
ドレス駆動回路５に供給される。

【００１３】Ａ／Ｄ変換器１０で各サンプル点（画素信
号）が複数階調ビット（ｂｉｔ）に変換されたデジタル
データは、その階調ビットが並列にフレームメモリ１２
に同時に書き込まれる。そして、１フレーム分のデジタ
ルデータが書き込まれると、フレームメモリ１２から
は、これら各デジタルデータの、例えば、同じ最上位の
階調ビットが順に読み出され、この階調ビットの読出し
が終わると、これらデジタルデータの次に上位の階調の
ビットが順に読み出され、以下、順に同じ順位の階調ビ
ットが読み出されて、いわゆるビットフレーム単位で処
理される。この場合、読み出された階調ビットが“１”
ビットか“０”ビットかに応じて、この階調ビットに対
応した放電セルを発光させるか否かを決定し、また、こ
の階調ビットが表わす階調に対応したサブフィールドが
割り当てられる。

【００１４】これを図５及び図６を用いてさらに具体的
に説明する。いま、入力されるアナログビデオ信号Ｓの
画素信号を、図３に合わせて、１６階調を表わす４階調
ビットのデジタルデータに変換するものとし、各デジタ
ルデータの各階調ビット（ｂｉｔ）をその最上位ビット
から順に０，１，２，３とする。Ａ／Ｄ変換器１０から
出力される各デジタルデータは、階調ビット０，１，
２，３の並列データである。

【００１５】一方、フレームメモリ１２は、図５に示す
ように、４個のＲＡＭ１，２，３，４からなり、ＲＡＭ
１にデジタルデータの最上位の階調ビット０が、ＲＡＭ
２に次に上位の階調ビット１が、ＲＡＭ３にさらに次に
上位の階調ビット２が、ＲＡＭ４に最下位の階調ビット
３が夫々書き込まれる。同じデジタルデータの４個の並
列に配列されて入力される各順位の階調ビット０，１，
２，３は、夫々のＲＡＭ１，２，３，４に同時に書き込
まれる。ここで、ＲＡＭ１に最上位の階調ビット０が、
ＲＡＭ２に次に上位の階調ビット１が、ＲＡＭ３にさら
に次に上位の階調ビット２が、ＲＡＭ４に最下位の階調
ビット３が夫々書き込まれる。

【００１６】かかるフレームメモリ１２からの読出し
は、図６に示すように行なわれる。なお、同図におい
て、Ｐｍｂｉｔｎ（但し、ｍ，ｎ＝０，１，２，３）は
ブロックＰｍの階調ビットｎを表わしている。

【００１７】図６において、まず、ＲＡＭ１からデジタ
ルデータの最上位の階調ビット０が直列に読み出され
る。次に、ＲＡＭ２から次に上位の階調ビット１が直列
に読み出され、次に、ＲＡＭ３から次に上位の階調ビッ
ト２が直列に読み出され、最後に、ＲＡＭ３から最下位
の階調ビット３が直列に読み出される。

【００１８】いま、ＲＡＭ１から１ライン分のデジタル
データの最上位の階調ビット０が読み出され、これら
が、図４において、アドレス駆動回路５に格納されたと
する。図２において、アドレス電極２は１ラインでの各
画素に対応しており、このため、アドレス駆動回路５に
格納された各階調ビット０は夫々、異なるアドレス電極
２と対応している。そして、いま、ある階調ビット０
が、例えば、“１”ビットであるとすると、この階調ビ
ット０に対応するアドレス電極２に連なる放電セルは発
光セルとして選択され、また、“０”ビットの階調ビッ
ト０に対応するアドレス電極２に連なる放電セルは非発
光セルとして選択される。

【００１９】また、このとき、駆動制御回路８の制御の
もとに、走査・維持パルス出力回路６は、アドレス駆動
回路５に供給された階調ビット０がどのラインのもので
あるかに応じて対応する走査・維持電極３を選択して有
効とする。また、アドレス駆動回路５に供給された階調
ビットが最上位の階調ビット０であることから、駆動制
御回路８は図３における発光回数が最も多いサブフィー
ルドＳＦ１での動作期間であるとし、走査・維持パルス
出力回路６と維持パルス出力回路７とを制御して、この
サブフィールドＳＦ１に応じた維持パルスを選択して走
査・維持電極３と維持電極４とに供給する。これによ
り、この選択された走査・維持電極３での発光セルとし
て選択された放電セルでこのサブフィールドＳＦ１で規
定される回数発光させる。

【００２０】１フレームの全てのラインの階調ビット０
についてかかる動作が終わると、次に、図６に示すよう
に、同じフレームの各ラインについて、次に上位の階調
ビット１の読出しがＲＡＭ２から行なわれ、この場合、
サブフィールドＳＦ２として同様の動作が行なわれる。
以下同様に、ＲＡＭ３，４の階調ビット２，３につい
て、サブフィールドＳＦ３，４として、同様の動作が行
なわれる。

【００２１】以上のようにして、１フレームでの全ての
ラインのデジタルデータの全ての階調ビットが読み出さ
れて、サブフィールドＳＦ１〜ＳＦ４での発光動作が行
なわれるが、この動作期間がビデオ信号の１フレーム期
間であり、この１フレーム期間で最大の階調を表わす画
素の放電セルでは、サブフィールドＳＦ１〜ＳＦ４の全
てで発光セルとして選択されるし、また、次に高い階調
を表わす画素の放電セルでは、サブフィールドＳＦ１〜
ＳＦ３で発光セルとして選択される。このようにして、
１６階調の表示が可能となる。

【００２２】なお、１フレームでの同じ順位の階調ビッ
ト（例えば、階調ビット０）の集まりをビットフレーム
という。上記の例は、１フレームの画像データを４階調
のビットフレームに分解して表示のための処理するもの
である。

【００２３】

【発明が解決しようとする課題】ところで、上記従来技
術では、フレームメモリ１２で４ビット並列デジタルデ
ータが書き込まれて直列データとして読み出されるか
ら、フレームメモリ１２からの読出し時は、書込み時の
１／４倍のバス幅となり、その書込周波数に対して４倍
の読出周波数が必要になる。また、同じ順位の階調ビッ
トを複数ずつ並列に読み出すようにすれば、フレームメ
モリ１２の読出周波数を低減することができるのである
が、各階調ビット毎に複数個ずつメモリを必要とする。
例えば、同じ順位の階調ビットをｎ個（但し、ｎは２以
上の整数）ずつ並列に読み出すとすると、夫々の階調ビ
ット毎にｎ個ずつ（例えば、ＲＡＭ１がｎ個）必要とな
り、使用するＲＡＭの個数がｎ倍となる。

【００２４】本発明の目的は、かかる問題を解消し、メ
モリの動作速度を上げずに、ビットフレームに分解して
高解像化及び多階調化を実現することができるようにし
た時分割信号処理方式及びそれを用いたマトリクスディ
スプレイ装置を提供することにある。

【００２５】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、Ａ／Ｄ変換器によってデジタル変換
された複数階調ビットのデジタルデータを夫々複数のメ
モリに書き込む際、この階調ビットを持つデジタルデー
タの画面位置または時間に応じて、各階調ビットを書き
込むメモリの割り当てを並び替える。その結果、複数の
メモリから同時に同一ビットのデータだけを読み出すこ
とが可能となる。つまり、複数のメモリから同時に読出
しを行なうことができるので、メモリの動作速度を上げ
ずにビットフレームに分解することが可能となる。

【００２６】

【発明の実施の形態】以下、プラズマディスプレイ装置
を例にして、本発明の実施形態を図面を用いて説明す
る。

【００２７】図１は本発明による時分割多重信号処理方
式及びそれを用いたマトリクスディスプレイ装置の第１
の実施形態を示すブロック図であって、１５，１６はシ
フトマシリクス回路、１７はラインメモリ、１８はシフ
トマトリクス制御回路であり、図４に対応する部分には
同一符号をつけて重複する説明を省略する。

【００２８】同図において、Ａ／Ｄ変換器１０から出力
される並列階調ビットのデジタルデータは、シフトマト
リクス回路１５に供給される。このシフトマトリクス回
路１５は、シフトマトリクス制御回路１８の制御信号に
従って、各階調ビットをその画面位置に応じてフレーム
メモリ１２を構成する複数のＲＡＭのいずれかに割り当
て、メモリ制御回路１３の制御信号に従って、フレーム
メモリ１２の割り当てられたＲＡＭに各階調ビットが書
き込まれる。

【００２９】また、この書込みと並行して、この書込み
が行なわれていないフレームメモリ１２のＲＡＭ領域か
ら、メモリ制御回路１３の制御信号に従って、サブフィ
ールド毎に順次階調ビットの読出しが行なわれる。読み
出された階調ビットはシフトマトリクス回路１６によっ
て再び並び替えられ、アドレス駆動回路５に適した形で
ラインメモリ１７に書き込まれる。ラインメモリ１７に
書き込まれた各階調ビットは、アドレス駆動回路５の駆
動タイミングに従って、読み出され、アドレス駆動回路
５に供給される。これ以降は、図４などで説明した従来
技術と同様である。

【００３０】次に、この実施形態をさらに詳細に説明す
る。いま、図７に示すように、ＸＧＡ（１０２４×７６
８画素）のビデオ信号を例とし、画面を水平方向に４個
のブロックＰ０，Ｐ１，Ｐ２，Ｐ３に（即ち、１０２４
÷４＝２５６画素毎に）分割するものとする。但し、
赤，緑，青の各デジタルデータは各色並列に同じ処理が
行なわれる。

【００３１】シフトマトリクス制御回路１８では、水平
同期信号ＨＳ，垂直同期信号ＶＳ及びＡ／Ｄ変換器１０
に用いるサンプリングクロックφを用いて、水平方向の
デジタルデータ数（画素数）をカウントし、この画面分
割数に応じた制御信号を発生する。この場合、水平１０
２４画素を４分割しているので、水平期間内で２５６画
素分をカウントし、制御信号を発生する。即ち、水平同
期信号ＨＳが入力されたタイミングからサンプリングク
ロックφをカウント開始するカウンタ回路を用い、その
カウント値が２５６となる（即ち、このサンプリングク
ロックφの周期の２５６倍の期間）毎に反転するタイミ
ング信号ＳＴ１と、カウント値が５１２となる（即ち、
このサンプリングクロックφの周期の５１２倍の期間）
毎に反転するタイミング信号ＳＴ２を発生する。シフト
マトリクス回路１５は、これらタイミング信号ＳＴ１，
ＳＴ２に応じて、供給される階調ビットをフレームメモ
リ１２の適宜のＲＡＭ領域に割り当てる。

【００３２】図８は図１におけるシフトマトリクス回路
１５とフレームメモリ１２の一具体例を示す構成図であ
って、１５ａ〜１５ｄはセレクタであり、図１に対応す
る部分には同一符号をつけている。

【００３３】同図において、この具体例では、フレーム
メモリ１２が４個のＲＡＭ１〜４からなり、これに伴っ
て、シフトマトリクス回路１５が４個のセレクタ１５ａ
〜１５ｄからなるものとしている。これらセレクタ１５
ａ〜１５ｄがシフトマトリクス制御回路１８からのタイ
ミング信号ＳＴ１，ＳＴ２によって制御される。

【００３４】セレクタ１５ａの可動接点Ａ，Ｂ，Ｃ，Ｄ
には夫々デジタルデータの階調ビット０，１，２，３が
供給され、セレクタ１５ｂの可動接点Ａ，Ｂ，Ｃ，Ｄに
は夫々デジタルデータの階調ビット１，２，３，０が供
給され、セレクタ１５ｃの可動接点Ａ，Ｂ，Ｃ，Ｄには
夫々デジタルデータの階調ビット２，３，０，１が供給
され、セレクタ１５ｄの可動接点Ａ，Ｂ，Ｃ，Ｄには夫
々デジタルデータの階調ビット３，０，１，２が供給さ
れる。また、これらセレクタ１５ａ，１５ｂ，１５ｃ，
１５ｄの固定接点は夫々、ＲＡＭ１，２，３，４に接続
されている。

【００３５】そこで、いま、図７に示すブロックＰ０に
おいて、セレクタ１５ａ，１５ｂ，１５ｃ，１５ｄが可
動接点Ａ側に閉じているとすると、このブロックＰ０で
の２５６個のデジタルデータの階調ビット０がセレクタ
１５ａで選択されてＲＡＭ１に書き込まれ、また、この
２５６個のデジタルデータの階調ビット１はセレクタ１
５ｂで選択されてＲＡＭ２に、同じく階調ビット２はセ
レクタ１５ｃで選択されてＲＡＭ３に、同じく階調ビッ
ト３はセレクタ１５ｄで選択されてＲＡＭ４に夫々書き
込まれる。

【００３６】次に、図７に示すブロックＰ１になると、
セレクタ１５ａ，１５ｂ，１５ｃ，１５ｄが可動接点Ｂ
側に切り換わり、このブロックＰ１での２５６個のデジ
タルデータの階調ビット１はセレクタ１５ａで選択され
てＲＡＭ１に書き込まれ、また、同じく階調ビット２は
セレクタ１５ｂで選択されてＲＡＭ２に、同じく階調ビ
ット３はセレクタ１５ｃで選択されてＲＡＭ３に、同じ
く階調ビット０はセレクタ１５ｄで選択されてＲＡＭ４
に夫々書き込まれる。

【００３７】以下、ブロックＰ２，Ｐ３となる毎にセレ
クタ１５ａ，１５ｂ，１５ｃ，１５ｄが可動接点ｃ，ｄ
の順に切り換わり、ＲＡＭ１，２，３，４に割り当てら
れる順位の階調ビットをブロックＰ０〜Ｐ３毎にずられ
ていく。

【００３８】これにより、図９に示すように、ＲＡＭ１
には、ブロックＰ０，Ｐ１，Ｐ２，Ｐ３毎に２５６個の
デジタルデータずつの階調ビット０，１，２，３がその
順で書き込まれ、以下、同じローテーションとして、Ｒ
ＡＭ２には、階調ビット３，０，１，２の順で、ＲＡＭ
３には、階調ビット２，３，０，１の順で、ＲＡＭ４に
は、階調ビット１，２，３，０の順で夫々書き込まれ
る。そして、かかる動作が１ライン毎に繰り返される。

【００３９】以上の書込みは、読み出したい順位の階調
ビットをこれらＲＡＭ１〜４から同時に読み出せるよう
にするものである。

【００４０】図１０は以上のように書込みが行なわれる
フレームメモリ１２のアドレスマップを示す図である。

【００４１】上記のように、画面を水平方向に分割した
ブロックＰ０〜Ｐ３毎に書込アドレスをローテーション
して、各ＲＡＭ１〜４に書込みを行なう場合、１ライン
で１０２４画素、デジタルデータは４階調ビットである
から、各ＲＡＭ１〜４での１ライン分の階調ビットを記
憶するに要する容量は、１０２４×４÷４＝１０２４ビット分であるから、各ＲＡＭ〜４での１ブロック分の階調ビッ
トを記憶するに要する容量は、１０２４÷４＝２５６ビ
ット分である。

【００４２】いま、図１０において、垂直方向の１アド
レス分が１ライン分の全階調ビットを格納するものとす
ると、各ＲＡＭ１〜４では、水平アドレス領域として
は、１０２４ビット分のアドレスであるから、０００ｈ
〜３ＦＦｈ（但し、ｈは１６進数であることを表わす）
であり、かかる領域の１／４ずつに各ブロックの階調ビ
ットが書き込まれることになる。

【００４３】即ち、図９に示したように書込みがなされ
た場合、ブロックＰ０の２５６個のデジタルデータの階
調ビット０（Ｐ０ｂ０）は、ＲＡＭ１の水平アドレス０
００ｈ〜０ＦＦｈに書き込まれ、ブロックＰ０の階調ビ
ット１（Ｐ０ｂ１）は、ＲＡＭ４の水平アドレス１００
ｈ〜１ＦＦｈに書き込まれ、ブロックＰ０の階調ビット
２（Ｐ０ｂ２）は、ＲＡＭ３の水平アドレス２００ｈ〜
２ＦＦｈに書き込まれ、ブロックＰ０の階調ビット３
（Ｐ０ｂ３）は、ＲＡＭ２の水平アドレス３００ｈ〜３
ＦＦｈに書き込まれる。このように、同じブロックの階
調ビットであっても、各ＲＡＭ１〜４では、異なるアド
レス領域に書き込まれる。

【００４４】次に、ブロックＰ１の２５６個のデジタル
データについては、階調ビット０（Ｐ１ｂ０）は、ＲＡ
Ｍ２の水平アドレス０００ｈ〜０ＦＦｈに書き込まれ、
階調ビット１（Ｐ１ｂ１）は、ＲＡＭ０の水平アドレス
１００ｈ〜１ＦＦｈに書き込まれ、階調ビット２（Ｐ１
ｂ２）は、ＲＡＭ４の水平アドレス２００ｈ〜２ＦＦｈ
に書き込まれ、階調ビット３（Ｐ１ｂ３）は、ＲＡＭ３
の水平アドレス３００ｈ〜３ＦＦｈに書き込まれる。

【００４５】ブロックＰ２の２５６個のデジタルデータ
については、階調ビット０（Ｐ２ｂ０）は、ＲＡＭ３の
水平アドレス０００ｈ〜０ＦＦｈに書き込まれ、階調ビ
ット１（Ｐ２ｂ１）は、ＲＡＭ２の水平アドレス１００
ｈ〜１ＦＦｈに書き込まれ、階調ビット２（Ｐ２ｂ２）
は、ＲＡＭ１の水平アドレス２００ｈ〜２ＦＦｈに書き
込まれ、階調ビット３（Ｐ２ｂ３）は、ＲＡＭ４の水平
アドレス３００ｈ〜３ＦＦｈに書き込まれる。

【００４６】ブロックＰ３の２５６個のデジタルデータ
については、階調ビット０（Ｐ３ｂ０）は、ＲＡＭ４の
水平アドレス０００ｈ〜０ＦＦｈに書き込まれ、階調ビ
ット１（Ｐ３ｂ１）は、ＲＡＭ３の水平アドレス１００
ｈ〜１ＦＦｈに書き込まれ、階調ビット２（Ｐ３ｂ２）
は、ＲＡＭ２の水平アドレス２００ｈ〜２ＦＦｈに書き
込まれ、階調ビット３（Ｐ３ｂ３）は、ＲＡＭ１の水平
アドレス３００ｈ〜３ＦＦｈに書き込まれる。

【００４７】このように、各ブロック毎にローテーショ
ンを行ないながら、各階調ビットの書込みを行ない、各
ラインについては、垂直アドレスをインクリメントしな
がら、同様に書込みを行なう。

【００４８】この結果、図１０から明らかなように、各
ＲＡＭ１〜４の同じ垂直アドレスにおいて、水平アドレ
ス０００ｈ〜０ＦＦｈの領域には夫々、同じラインの各
ブロックＰ０〜Ｐ３の階調ビット０が書き込まれ、次の
水平アドレス１００ｈ〜１ＦＦｈには夫々、同じライン
の各ブロックＰ０〜Ｐ３の階調ビット１が書き込まれ、
次の水平アドレス２００ｈ〜２ＦＦｈには夫々、同じラ
インの各ブロックＰ０〜Ｐ３の階調ビット２が書き込ま
れ、次の水平アドレス３００ｈ〜３ＦＦｈには夫々、同
じラインの各ブロックＰ０〜Ｐ３の階調ビット３が書き
込まれることになり、このようにして、各ＲＡＭ１〜４
の同じアドレスに各ブロックＰ０〜Ｐ３の同じ階調ビッ
トが書き込まれることになる。

【００４９】そこで、かかるＲＡＭ１〜４に同一の読出
アドレス（同じ水平，垂直アドレス）を与えると、これ
らから異なるブロックＰ０〜Ｐ３での同じ順位の階調ビ
ットが同時に読み出される。即ち、図１１に示すよう
に、各ＲＡＭ１〜４から、異なるブロックＰ０〜Ｐ３の
同じ順位の階調ビットが並列に読み出されることにな
る。そこで、図３で説明したようなサブフィールドＳＦ
１〜ＳＦ４について、サブフィールドＳＦ１に対しては
階調ビット０を読み出すようにし、サブフィールドＳＦ
２に対しては階調ビット１を読み出すようにし、サブフ
ィールドＳＦ３に対しては階調ビット２を読み出すよう
にし、サブフィールドＳＦ４に対しては階調ビット３を
読み出すようにする。

【００５０】但し、図１１から明らかなように、各サブ
フィールドの読出し毎に、ＲＡＭ１〜４から読み出され
る階調ビットのブロックが異なる。即ち、ＲＡＭ１につ
いてみると、サブフィールドＳＦ１に対する読出しに際
しては、ブロックＰ０の階調ビット０が読み出されるの
であるが、次のサブフィールドＳＦ２に対する読出しに
際しては、ブロックＰ０ではなく、ブロックＰ１の階調
ビット１が読み出される。このように、ブロックの配列
順序が変わるため、そのままではアドレス駆動回路５に
供給することができない。

【００５１】シフトマトリクス回路１６は、このブロッ
クの配列を変換して常に同じ順序でブロックＰ０〜Ｐ３
を配列されるようにするためのものであり、このように
配列が変換された階調ビットは、アドレス駆動回路５に
合わせた形で、ラインメモリ１７に書き込まれる。赤、
緑、青の各デジタルデータは、かかる処理が並行して行
なわれるが、各色毎の入出力を持たないアドレス駆動回
路５の場合には、赤，緑，青の各デジタルデータの混合
が必要になる。ラインメモリ１７に書き込まれた階調ビ
ットはメモリ制御回路１３の制御のもとに読み出され、
アドレス駆動回路５に供給される。以下は、上記従来技
術と同様に、アドレス駆動回路５に供給された階調ビッ
トに応じて発光セルが選択され、この発光セルがこの階
調ビットに応じた回数発光する。

【００５２】このようにして、フレームメモリ１２での
ＲＡＭ数を、従来と同様の４個として、同じ順位の階調
ビットを４個ずつ並列にフレームメモリ１２から読み出
すことができ、従って、フレームメモリ１２でのＲＡＭ
の使用個数を増大化させることなく、読出しの動作速度
を低減することができて、ビットフレームに容易に分解
して処理することができる。

【００５３】以上の説明から明らかなように、フレーム
メモリ１２を構成するＲＡＭの個数はフレームメモリ１
２から読み出される並列階調ビット数を決めるものであ
り、画面分割数はこのＲＡＭの個数に等しく設定され
る。Ａ／Ｄ変換器１０からのデジタルデータの階調ビッ
ト数が一定であれば、画面分割数が大きいほど、フレー
ムメモリ１２の読出し動作速度が低くなる。

【００５４】次に、本発明の時分割信号処理方式及びそ
れを用いたマトリクスディスプレイ装置の第２の実施形
態について説明する。

【００５５】この第２の実施形態は、その回路構成が図
１に示すのと同様であるが、ここでは、ＶＧＡ（６４０
×４８０画素）の入力ビデオ信号ＳをＡ／Ｄ変換器１０
で６階調ビット０〜５のデジタルデータ（但し、この場
合も、階調ビット０が最上位ビットとする）に変換し、
また、図１２に示すように、画面を水平方向に８個のブ
ロックＰ０〜Ｐ７に分割するものとする。従って、フレ
ームメモリ１２を構成するＲＡＭの個数も、この画面分
割数に等しく８個とする。即ち、先の第１の実施形態で
は、Ａ／Ｄ変換によるデジタルデータの階調ビット数と
画面分割数とフレームメモリ１２を構成するＲＡＭの個
数とを等しくしたが、この第２の実施形態では、デジタ
ルデータの階調ビット数を画面分割数よりも、従って、
フレームメモリ１２を構成するＲＡＭの個数よりも小さ
くするものである。

【００５６】図１において、シフトマトリクス制御回路
１８は、上記と同様にして、この画面の分割数に応じた
タイミング信号を発生する。この場合、１ブロックは６
４０÷８＝８０画素であるから、このタイミング信号
は、サンプリングクロックφを夫々８０，１６０，３２
０カウントする毎に反転する３種類の信号である。

【００５７】かかるタイミング信号により、シフトマト
リクス回路１５は、図１３に示すように、Ａ／Ｄ変換器
１０からのデジタルデータの各階調ビット０〜５をフレ
ームメモリ１２の各ＲＡＭに割り当てる。フレームメモ
リ１２は、上記のように、８個のＲＡＭ１〜８からな
り、ブロックＰ０では、各デジタルデータの階調ビット
０をＲＡＭ１に、階調ビット１をＲＡＭ８に、階調ビッ
ト２をＲＡＭ７に、階調ビット３をＲＡＭ６に、階調ビ
ット４をＲＡＭ５に、階調ビット５をＲＡＭ４に夫々割
り当て、ＲＡＭ２，３には何も割り当てない。次のブロ
ックＰ１では、各デジタルデータの階調ビット０をＲＡ
Ｍ２に、階調ビット１をＲＡＭ１に、階調ビット２をＲ
ＡＭ８に、階調ビット３をＲＡＭ７に、階調ビット４を
ＲＡＭ６に、階調ビット５をＲＡＭ５に夫々割り当て、
ＲＡＭ３，４には何も割り当てない。このようにして、
以下、ブロックＰ２，Ｐ３，……毎に各階調ビットをロ
ーテーションして各ＲＡＭ１〜８に割り当てる。

【００５８】この場合も、かかる階調ビットの書込み
は、それの読出しを行なう場合に、各ＲＡＭ１〜８に同
一アドレス与えることによって同一順位の階調ビットが
読み出されるように、書込アドレスをローテーションし
て行なわれる。以下、この点について説明する。

【００５９】いま、説明の便宜上、各ＲＡＭ１〜８の夫
々の記憶領域が前から順に領域１，２，３，……，６と
６分割されているとすると、図１３において、ＲＡＭ１
では、この領域１，２，３，……，６の順に、ブロック
Ｐ０での階調ビット０が領域１に、ブロックＰ１での階
調ビット１が領域２に、ブロックＰ２での階調ビット２
が領域３に、……、ブロックＰ５での階調ビット５が領
域６に夫々書き込まれるが、ＲＡＭ２では、ブロックＰ
０での書込みが行なわれず、次のブロックＰ１での階調
ビット０が領域１に、ブロックＰ２での階調ビット１が
領域２に、……、ブロックＰ６の階調ビット５が領域６
に夫々書き込まれる。同様にして、ＲＡＭ３では、領域
１にブロックＰ２の階調ビット０が書き込まれ、以下順
に、ブロックＰ３，Ｐ４，……の階調ビット１，２，…
…が領域２，３，……に書き込まれる。

【００６０】そして、ＲＡＭ４では、まず、ブロックＰ
０の階調ビット５の書込みが行なわれるが、これは最後
の領域６に書き込まれ、ブロックＰ１，２を経過した
後、ブロックＰ３の階調ビット０から領域１，２，３，
……の順に書き込まれる。ＲＡＭ５では、まず、ブロッ
クＰ０の階調ビット４とブロックＰ１の階調ビット５と
が夫々領域５，６に書き込まれ、ブロックＰ２，Ｐ３を
経過した後、ブロックＰ４での階調ビット０から領域
１，２，３，……の順に書き込まれる。ＲＡＭ６，７，
８についても、同様にして、図１３に示すように書込み
が行なわれる。

【００６１】かかるメモリ割り当てによる書込みが行な
われることにより、ＲＡＭ１，２，３，……，８におい
ては、その領域１に夫々異なるブロックの階調ビット０
が書き込まれ、領域２に階調ビット１が、領域３に階調
ビット２が、……、領域６に階調ビット５が夫々書き込
まれることになる。即ち、各ＲＡＭ１，２，３，……，
８の同じアドレスに同じ順位の階調ビットが書き込まれ
ていることになる。

【００６２】図１４はかかる書込みが行なわれたフレー
ムメモリ１２のアドレスマップを示すものであって、各
ＲＡＭ１〜８の上記領域１は水平アドレス０００ｈ〜０
４Ｆｈの領域であり、領域２は水平アドレス０５０ｈ〜
０９Ｆｈの領域であり、領域３は水平アドレス０Ａ０ｈ
〜０ＥＦｈの領域であり、……、領域６は水平アドレス
１９０ｈ〜１ＤＦｈの領域である。垂直方向１アドレス
の平面に１ライン分のデジタルデータが書き込まれてお
り、この平面の１領域中に８０個のデジタルデータの同
じ順位の階調ビットが書き込まれている。

【００６３】図１４から明らかなように、各ＲＡＭ１〜
８の同じ領域（例えば、アドレス０００ｈ〜０４Ｆｈの
領域１）には、各ブロックＰ０〜Ｐ７の同じ順位の階調
ビット（例えば、この領域１の場合、階調ビット０）が
記憶されている。そこで、アドレス０００ｈから全ての
ＲＡＭ１〜８で同じアドレス（即ち、同じ水平，垂直ア
ドレス）を指定して読出しを行なうと、図１５に示すよ
うに、先に第１の実施形態について図１１に示したのと
同様、各ブロックＰ０〜Ｐ７の同じ順位の階調ビットが
同時に読み出される。この場合も、読み出される階調ビ
ットの順位が変わる毎に、各ブロックＰ０〜Ｐ７の配列
が変化するから、図１において、シフトマトリクス回路
１６で各ブロックＰ０〜Ｐ７が図１２に示す画像での配
列順となるように、同時に読み出された階調ビットの配
列関係が変換され、ラインメモリ１７に書き込まれる。
このラインメモリ１７に書き込まれた階調ビットはメモ
リ制御回路１３に従って読み出され、アドレス駆動回路
５に供給される。

【００６４】このようにして、この第２の実施形態にお
いては、フレームメモリ１２を構成するメモリ（ＲＡ
Ｍ）数を増やすことにより、並列読出しのバス幅を広げ
ることができて、読出しの動作速度をより低減すること
ができ、従って、動作速度を上げずにビットフレームに
分解することが可能となる。

【００６５】この第２の実施形態のように、フレームメ
モリ１２に供給されるデジタルデータの階調ビット数が
画面分割数よりも小さい場合には、フレームメモリ１２
の並列読出し階調ビット数がこのデジタルデータの階調
ビット数よりも大きいから、先の第１の実施形態のよう
にこのデジタルデータの階調ビット数が画面分割数に等
しい場合に比べ、フレームメモリ１２の読出し動作速度
を低減することができる。

【００６６】図１６は本発明による時分割信号処理方式
及びそれを用いたマトリクスディスプレイ装置の第３の
実施形態におけるフレームメモリでのデータ書込みを示
す図である。

【００６７】この第３の実施形態も、その回路構成は図
１に示すものと同様であるが、Ａ／Ｄ変換器１０で得ら
れるデジタルデータは並列８階調ビットのデータとす
る。この場合のフレームメモリ１２を構成するＲＡＭは
４個としており、また、画面の水平方向の分割数を、図
７と同様に、４個としており、かかるＲＡＭ１〜４への
階調ビットを図１６が示している。即ち、この第３の実
施形態では、デジタルデータの階調ビット数とフレーム
メモリ１２を構成するＲＡＭ数との比率を２：１とした
ものである。

【００６８】図１６において、ブロックＰ０では、ＲＡ
Ｍ１に階調ビット０，１が、ＲＡＭ４に階調ビット２，
３が、ＲＡＭ３に階調ビット４，５が、ＲＡＭ２に階調
ビット６，７が夫々書き込まれる。また、次のブロック
Ｐ１では、ＲＡＭ２に階調ビット０，１が、ＲＡＭ１に
階調ビット２，３が、ＲＡＭ４に階調ビット４，５が、
ＲＡＭ３に階調ビット６，７が夫々書き込まれる。以下
同様にして、ブロックＰ２，Ｐ３の各階調ビットがＲＡ
Ｍ１〜４に図示するように書き込まれる。

【００６９】この場合のフレームメモリ１２のアドレス
マップは、図１０に示したものと同様であるが、各ＲＡ
Ｍ１〜４の水平方向の容量が２倍となり、図示するよう
に区分された各領域には、例えば、図１０において、Ｒ
ＡＭ１でのＰ０ｂ０がＰ０ｂ０，１というように、２種
類の異なる順位の階調ビットが書き込まれる。これを図
１７に示す。

【００７０】図１７において、各ＲＡＭ１〜４の水平ア
ドレス０００ｈ〜１ＦＦｈの領域の前半には、夫々のブ
ロックの２５６個のデジタルデータの階調ビット０が、
それに続いて後半に、同じく階調ビット１が書き込まれ
ている。これらＲＡＭ１〜４の他の水平アドレスの領域
についても同様である。

【００７１】かかる書込みがなされたフレームメモリ１
２からの読出しも、先の各実施形態と同様に、各ＲＡＭ
１〜４に同じアドレスを与えることによって行なわれ、
この結果、階調ビット０，１，２，……の順に同じ順位
の階調ビットが４個ずつ並列に読み出されることにな
る。但し、この場合には、図１０に示したフレームメモ
リにアドレスマップに比べ、記憶される階調ビット数が
２倍となっているので、読出し動作速度は先の第１の実
施形態の場合の２倍となる。しかし、これでも、同じ条
件で先の従来技術の場合に比べ、読出し動作速度を低減
することができる。従って、この第３の実施形態では、
量子化ビット数が増えても、メモリの使用数を増やすこ
となく、ビットフレームに分解して処理することが可能
となる。

【００７２】以上、本発明の実施形態を説明したが、本
発明では、一般に、フレームメモリ１２をＮ個（但し、
Ｎは２以上の整数）のＲＡＭで構成した場合、このフレ
ームメモリに画像のデジタルデータの階調ビットを書き
込むに際し、各階調ビットのＲＡＭへの書込み割り当て
をそのデジタルデータの画面上での表示位置または時間
に応じて行なうことにより、このフレームメモリ１２か
ら同じ順位の階調データをＮ個ずつ並列に読み出すこと
ができ、この個数Ｎが大きいほどフレームメモリの読出
し動作速度を遅くすることができる。また、デジタルデ
ータの階調ビット数Ｍが大きくなるほど、フレームメモ
リ１２からの読出し動作速度も速くなるが、上記従来技
術の場合に比べ、この読出し動作速度を遅く、さらに遅
くするためには、フレームメモリ１２を構成するＲＡＭ
の個数Ｎを増加させればよい。

【００７３】なお、以上説明した実施形態では、複数の
ＲＡＭに同時に書き込む階調ビットの書込アドレスをこ
れらＲＡＭ毎に異ならせたが、同じ書込アドレスとして
もよい。但し、この場合には、各ブロックＰ１，Ｐ２，
……の同じ順位の階調ビットの書込みアドレスがＲＡＭ
毎に異なるから、各ブロックＰ１，Ｐ２，……の同じ順
位の階調ビットを同時に並列に読み出すために、各ＲＡ
Ｍに同時に読出し指定するアドレスはＲＡＭ毎に異なる
ことになる。

【００７４】

【発明の効果】以上説明したように、本発明は、画面を
水平方向に複数のブロックに分割し、分割したブロック
毎に各階調ビットの並び替えを行なってフレームメモリ
に書き込むので、かかるフレームメモリから同じ順位の
階調ビットを複数個ずつ読み出しを平行して行なうこと
ができる。そのため、メモリの使用個数を増やすことな
しに読み出しの動作速度を低減することが可能であり、
容易に映像データを各階調ビットフレームに分解するこ
とができる。また、ローテーションして書き込みを行な
うので、読み出し制御が簡単に行なうことができる。

【図面の簡単な説明】

【図１】本発明による時分割信号処理方式及びそれを用
いたマトリクスディスプレイ装置の第１の実施形態を示
すブロック図である。

【図２】従来のＡＣ型プラズマディスプレイ装置の一例
を示すブロック図である。

【図３】図２に示した従来例の駆動シーケンスの一例を
示す図である。

【図４】図２に示した従来例の信号処理回路を具体的に
示したブロック図である。

【図５】図４におけるフレームメモリでのデータのメモ
リ割り当てを示す図である。

【図６】図４におけるフレームメモリからのデータ読出
しを示す図である。

【図７】図１に示した第１の実施例に対する画面分割の
一具体例を示す図である。

【図８】図１におけるフレームメモリのデータ書込のた
めのシフトマトリクス回路の一具体例を示す回路図であ
る。

【図９】図１におけるフレームメモリでのデータのメモ
リ割り当てを示す図である。

【図１０】図１におけるフレームメモリのアドレスマッ
プの一具体例を示す図である。

【図１１】図１におけるフレームメモリからのデータ読
出しを示す図である。

【図１２】本発明による時分割信号処理方式及びそれを
用いたマトリクスディスプレイ装置の第２の実施形態に
対する画面分割の一具体例を示す図である。

【図１３】本発明の第２の実施形態でのデータのフレー
ムメモリへの割り当てを示す図である。

【図１４】図１３に示した割り当てによるフレームメモ
リのアドレスマップの一具体例を示す図である。

【図１５】図１４に示したフレームメモリからのデータ
読出しを示す図である。

【図１６】本発明による時分割信号処理方式及びそれを
用いたマトリクスディスプレイ装置の第３の実施形態で
のデータのフレームメモリへの割り当てを示す図であ
る。

【図１７】図１６に示した割り当てによるフレームメモ
リのアドレスマップの一具体例を示す図である。

【符号の説明】

１表示パネル５アドレス駆動回路６走査・維持パルス出力回路７維持パルス出力回路８駆動制御回路１０Ａ／Ｄ変換器１２フレームメモリ１３メモリ制御回路１５，１６シフトマトリクス回路１７ラインメモリ１８シフトマトリクス制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者大高広東京都千代田区神田駿河台四丁目６番地株式会社日立製作所家電・情報メディア事業部内 (72)発明者野口泰司東京都千代田区神田駿河台四丁目６番地株式会社日立製作所家電・情報メディア事業部内 (72)発明者鱸章浩神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マルチメディアシステム開発本部内

Claims

【特許請求の範囲】

【請求項１】外部から入力されたアナログビデオ信号
の１フレーム期間のデータを発光回数の違いによって重
み付けした複数のビットフレームに分解し、信号に応じ
てマトリクス状に配列された各画素毎にビットフレーム
を選択するようにした画像表示のための時分割信号処理
方式において、順次入力される該アナログビデオ信号を複数階調ビット
の並列デジタル信号に変換し、各階調ビットを複数のメ
モリブロックに分割して書き込むとともに、画面位置ま
たは時間毎に各ビットと書き込むメモリブロックの割り
当てを並び替え、該複数の各メモリブロックから画面位
置または時間の異なる同一階調ビットのデータを読み出
すことにより、ビットフレームに分解することを特徴と
する時分割信号処理方式。
【請求項２】請求項１記載の時分割信号処理方式にお
いて、前記並列デジタル信号の階調ビット数，画面分割数，並
び替えに対応するメモリブロック数を１：１：１に対応
させることを特徴とする時分割信号処理方式。
【請求項３】請求項１記載の時分割信号処理方式にお
いて、前記並列デジタル信号の階調ビット数が、画面分割数及
び並び替えに対応するメモリブロック数よりも少ないこ
とを特徴とする時分割信号処理方式。
【請求項４】請求項１，２または３記載の時分割信号
処理方式において、前記並列デジタル信号の各階調ビットを夫々、並び替え
に対応する各メモリブロックに１：１で書き込むことを
特徴とする時分割信号処理方式。
【請求項５】請求項１，２または３記載の時分割信号
処理方式において、前記並列デジタル信号の各階調ビットを夫々、並び替え
に対応する各メモリブロックに２：１で書き込むことを
特徴とする時分割信号処理方式。
【請求項６】請求項１，２，３，４または５記載の時
分割信号処理方式において、前記各メモリブロックの書込アドレスが同一で、かつ読
出アドレスが異なることを特徴とする時分割信号処理方
式。
【請求項７】請求項１，２，３，４または５記載の時
分割信号処理方式において、前記各メモリブロックの書込アドレスが異なり、かつ読
出アドレスが同一であることを特徴とする時分割信号処
理方式。
【請求項８】請求項１〜７のいずれか１つに記載の時
分割信号処理方式を用い、前記アナログビデオ信号を発
光回数の違いによって重み付けしたビットフレームに分
解し、信号に応じてマトリクス状に配列された各画素毎
にビットフレームを選択することにより、画像表示を行
なうことを特徴とするマトリクスディスプレイ装置。