JP4731738B2 - 表示装置 - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）等の表示パネルを備えた表示装置に関する。
【０００２】
【従来の技術】
近年、表示装置の大型化に伴い、薄型の表示装置が要求され、各種の薄型表示装置が実用化されている。ＡＣ（交流放電）型のＰＤＰを用いた表示装置は、かかる薄型表示装置の１つとして着目されている。
ＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と交叉して配列された複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。ここで、ＰＤＰは放電現象を利用して発光表示を行うものであるため、上記放電セルの各々は、発光しているか否かの２つの状態しかもたない。そこで、かかるＰＤＰにより、入力映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いている。サブフィールド法では、１フィールドの表示期間を複数のサブフィールドに分割し、入力映像信号を１フィールド毎にサブフィールド数だけのビット数の画素データに変換することが行われる。その画素データの各ビットは複数のサブフィールドのいずれか１のサブフィールドの期間の発光又は非発光を示す。その変換された画素データは１フィールド毎にフィールドメモリに一旦記憶され、入力映像信号の同期信号に応じたタイミングでサブフィールド毎に対応した画素データのビットをフィールドメモリから読み出し、発光すべきビットならばサブフィールドの重み付けに対応した発光回数を割り当てて発光駆動することが行なわれる（例えば、特開２０００−２５９１２２号公報参照）。
【０００３】
【発明が解決しようとする課題】
かかるサブフィールド法を用いた表示装置においては、中間調の輝度表示の画質改善のためには、サブフィールド数を増やすことが考えられる。しかしながら、サブフィールド数の増加に従ってフィールドメモリに記憶させる画素データのビット数も増加するので、フィールドメモリの容量も増大するという問題があった。
【０００４】
そこで、本発明の目的は、フィールドメモリの容量を増加させることなく中間調の輝度表示の画質改善を行うことができる表示装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明の表示装置は、１フィールドの表示期間を複数のサブフィールドの期間に分割してそのサブフィールド毎に表示パネルの各画素の発光又は非発光により階調表示を行う表示装置であって、１フィールド分の表示パネルの画素各々の輝度を示す画素データを記憶するメモリと、１フィールドの表示期間内に複数のサブフィールドの期間のうちの１期間を順に指定し、各サブフィールドの期間内に全ライン順次走査のために１ラインを順に指定する指定手段と、メモリに記憶された１フィールド分の画素データのうちの指定手段によって指定された１ライン分を読み出す読出手段と、読出手段によって読み出された１ライン分の各画素の画素データを個別に複数のサブフィールド各々の発光又は非発光を示すビット列データに変換する手段と、１ライン分の各画素のビット列データのうちの指定手段によって指定されたサブフィールドの期間に対応した１ビットを並列出力するビット出力手段と、ビット出力手段の並列出力ビットと指定手段によって指定された１サブフィールドの期間及び１ラインとに応じて表示パネルを駆動する駆動手段、を備えたことを特徴としている。
【０００６】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明によるプラズマディスプレイパネル（以下、ＰＤＰと称する）を用いた表示装置の概略構成を示す図である。
表示装置は、図１に示されるように、Ａ／Ｄ変換器１、同期検出回路２、駆動制御回路３、第１データ変換回路４、多階調化処理回路５、フィールドメモリ６、第２データ変換回路７、アドレスドライバ８、第１及び第２サスティンドライバ９，１０、並びにＰＤＰ１１を備えている。
【０００７】
Ａ／Ｄ変換器１は、駆動制御回路３から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ(入力画素データ)Ｄに変換し、これを第１データ変換回路４に供給する。
同期検出回路２は入力映像信号中の水平及び垂直同期信号を検出してそれら信号を駆動制御回路３に供給する。
【０００８】
駆動制御回路３は、入力映像信号中の水平及び垂直同期信号に同期して、Ａ／Ｄ変換器１に対するクロック信号、及びメモリ６に対する書込・読出信号を発生する。更に、駆動制御回路３は、かかる水平及び垂直同期信号に同期して、アドレスドライバ８、第１サスティンドライバ９及び第２サスティンドライバ１０各々を駆動制御すべき各種タイミング信号を発生する。
【０００９】
第１データ変換回路４は、かかる８ビットの画素データＤを、８ビットの変換画素データ(表示画素データ)ＨＤに変換し、これをメモリ６に供給する。
第１データ変換回路４は、図２に示されるが如き変換特性に基づいて２５６階調（８ビット）の画素データＤをサブフィールド数×多階調化処理による圧縮データ値／２５５、すなわち１４×１６／２５５(２２４／２５５)にした８ビット（０〜２２４）の変換画素データＨＤpに変換して多階調化処理回路５に供給する。具体的には、８ビット（０〜２５５）の画素データＤがかかる変換特性に基づく変換テーブルに従って変換される。すなわち、この変換特性は、入力画素データのビット数 、多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路５の前段に第１データ変換回路４を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより画素データＤを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止することができる。
【００１０】
なお、下位ビット群は切り捨てられるので階調数が減少することになるが、その階調数の減少分は、多階調化処理回路５の動作により擬似的に得られるようにしている。
多階調化処理回路５は、図３に示されるように、誤差拡散処理回路３３０及びディザ処理回路３５０から構成され、４ビットの画素データ、すなわち多階調化画素データＤSをメモリ６に供給する。
【００１１】
誤差拡散処理回路３３０におけるデータ分離回路３３１は、第１データ変換回路４から供給された８ビットの変換画素データＨＤP中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データとしての変換画素データＨＤP中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせた信号を遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記変換画素データＨＤP中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算した際に桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生してこれを加算器３３３に供給する。加算器３３３は、上記変換画素データＨＤP中の上位６ビット分からなる表示データに、上記キャリアウト信号ＣOを加算したものを６ビットの上記誤差拡散処理画素データＥＤとして出力する。つまり、誤差拡散処理画素データＥＤのビット数は、上記変換画素データＨＤPよりも小となるのである。
【００１２】
以下に、上記誤差拡散処理回路３３０の動作について説明する。
例えば、図４に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣOを変換画素データＨＤP中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００１３】
かかる構成により、誤差拡散処理回路３３０では、変換画素データＨＤP中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００１４】
なお、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された６ビットの誤差拡散処理画素データＥＤにディザ処理を施すことにより、誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を４ビットに減らした多階調化処理画素データＤSを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００１５】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００１６】
図５は、かかるディザ処理回路３５０の内部構成を示す図である。
図５において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。例えば、図６に示されるが如き、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる４つの画素各々に対して４つのディザ係数ａ、ｂ、ｃ、ｄを夫々発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図６に示されるように１フィールド毎に変更して行く。
【００１７】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ａ
画素Ｇ(j,k+1) ：ディザ係数ｂ
画素Ｇ(j+1,k) ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｂ
画素Ｇ(j,k+1) ：ディザ係数ａ
画素Ｇ(j+1,k) ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｄ
画素Ｇ(j,k+1) ：ディザ係数ｃ
画素Ｇ(j+1,k) ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｃ
画素Ｇ(j,k+1) ：ディザ係数ｄ
画素Ｇ(j+1,k) ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００１８】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００１９】
例えば、図６に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００２０】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤSとしてメモリ６に供給する。
メモリ６は、駆動制御回路３から供給されてくる書込信号に従って４ビットの多階調化画素データＤSを順次書き込む。かかる書込動作により１フィールド（ｎ行、ｍ列）分の書き込みが終了すると、メモリ６は、この１フィールド分の画素データＤSを読み出し、１行分毎にｍ列分の４ビットの画素データＤSを順次第２データ変換回路７に供給する。
【００２１】
第２データ変換回路７は、かかるｍ列分の４ビットの多階調化画素データＤSを、図７に示される如き変換テーブルに従って、ｍ列各々１４ビットの変換画素データＨＤに変換し、ｍ列分の変換画素データＨＤ各々の指令されたビットをアドレスドライバ８に供給する。
アドレスドライバ８は、駆動制御回路３から供給されたタイミング信号に応じて、かかる第２データ変換回路７から出力された１行分の画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１１の列電極Ｄ1〜Ｄmに夫々印加する。
【００２２】
ＰＤＰ１１は、アドレス電極としての列電極Ｄ1〜Ｄmと、これら列電極と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ１１では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１１における第１行目の行電極対は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及びＹnである。行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００２３】
第１サスティンドライバ９及び第２サスティンドライバ１０各々は、駆動制御回路３から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１１の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。
かかる表示装置においては、駆動制御回路３から供給されるタイミング信号に応じてＰＤＰ１１に対する駆動が、図８に示すように、１フィールドの表示期間を、１４個のサブフィールドＳＦ１〜ＳＦ１４に分割して行なわれる。
【００２４】
メモリ６に書き込まれた１フィールド分の多階調化画素データＤSは駆動制御回路３の読出信号に応じて行単位で順次読み出されて、第２データ変換回路７に供給される。第２データ変換回路７は画素データ群ＤＰ１1〜ＤＰ１n,……，ＤＰ141〜ＤＰ14nを生成する。ＤＰ１1〜ＤＰ１４n各々は１行分、すなわちｍビットのデータからなる。
【００２５】
図９は、このメモリ６からの読出動作及び第２データ変換回路７によるデータ変換動作をフローチャートで示している。
１フィールド毎に先ず、変数であるサブフィールド番号ＳＦnoが１に等しくされ（ステップＳ１）、更に、変数である行番号Ｌnoが１に等しくされる（ステップＳ２）。メモリ６から１フィールドのＬno行番目のｍ列分の４ビットの多階調化画素データＤSが読み出されて第２データ変換回路７に各々供給される（ステップＳ３）。第２データ変換回路７においては、ｍ列分の多階調化画素データＤSが個別に図７に示した変換テーブルに従って１４ビットの変換画素データＨＤに変換される（ステップＳ４）。変換画素データＨＤ各々では最下位ビットの第１ビットが第１サブフィールドに対応し、第２ビットが第２サブフィールドに対応し、………、最上位ビットの第１４ビットが第１４サブフィールドに対応している。よって、ｍ列分の変換画素データＨＤ各々の第ＳＦnoビット目がタイミング信号に応じてアドレスドライバ８に出力される（ステップＳ５）。
【００２６】
ステップＳ５の実行後、行番号Ｌnoがｎ以上であるか否かが判別される（ステップＳ６）。Ｌno＜ｎならば、行番号Ｌnoに１が加算され（ステップＳ７）、ステップＳ３に戻って上記の動作が繰り返される。Ｌno≧ｎならば、サブフィールド番号ＳＦnoが１４以上であるか否かが判別される（ステップＳ８）。ＳＦno＜１４ならば、サブフィールド番号ＳＦnoに１が加算され（ステップＳ９）、ステップＳ２に戻って上記の動作が繰り返される。ＳＦno≧１４ならば、画素データ群ＤＰ１1〜ＤＰ１n,……，ＤＰ141〜ＤＰ14nが生成されたことになる。
【００２７】
図１０は、駆動制御回路３から供給された各種タイミング信号に応じて、アドレスドライバ８、第１サスティンドライバ９及び第２サスティンドライバ１０各々がＰＤＰ１１の列電極Ｄ、行電極Ｘ及びＹに夫々印加する各種駆動パルスの印加タイミング(１フィールド内での)を示す図である。
図１０において、先ず、サブフィールドＳＦ１においてのみで実行する一斉リセット行程Ｒｃでは、第１サスティンドライバ９及び第２サスティンドライバ１０が、図１０に示されるが如き負極性のリセットパルスＲＰx及び正極性のリセットパルスＲＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加により、ＰＤＰ１１中の全ての放電セルがリセット放電され、各放電セル内には一様に所定の壁電荷が形成される。これにより、ＰＤＰ１１における全ての放電セルは、一旦、"発光セル"に初期設定される。
【００２８】
次に、各サブフィールドでの画素データ書込行程Ｗｃにおいて、アドレスドライバ８は、第２データ変換回路７から供給された画素データ群ＤＰ１1〜ＤＰ１n,……，ＤＰ141〜ＤＰ14n各々を、サブフィールドＳＦ１〜ＳＦ１４に夫々割り当て、各サブフィールド毎にこれを１行分づつ順次列電極Ｄ1〜Ｄmに印加して行く。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、先ず、第１行目に対応したＤＰ１1の論理レベルに対応したｍ個分の画素データパルスを生成して列電極Ｄ1〜Ｄmに印加する。次に、第２行目に対応したＤＰ１2の論理レベルに対応したｍ個分の画素データパルスを生成して列電極Ｄ1〜Ｄmに同時印加する。以下、同様にして、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、１行分毎の画素データパルス群ＤＰ１3〜ＤＰ１nを順次列電極Ｄ1〜Ｄmに印加して行くのである。
【００２９】
アドレスドライバ８は、サブフィールドＳＦ２〜ＳＦ１４各々の画素データ書込行程Ｗｃにおいても前述した方法と同様に、ＤＰ２1〜ＤＰ２n,……，ＤＰ141〜ＤＰ14n各々を１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。
ここで、第２サスティンドライバ１０は、上述した如き画素データ群ＤＰ１1〜ＤＰ１n,……，ＤＰ141〜ＤＰ14nによる各パルス印加タイミングと同一タイミングにて、図１０に示されるが如き負極性の走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、一斉リセット行程Ｒｃにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。なお、低電圧の画素データパルスが印加された"列"に形成されている放電セルでは放電が生起されず、一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が維持される。
【００３０】
次に、各サブフィールドでの発光維持行程Ｉｃにおいては、第１サスティンドライバ９及び第２サスティンドライバ１０は、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して、交互に正極性の維持パルスＩＰX及びＩＰYを印加する。なお、各サブフィールド内の発光維持行程Ｉcにおいて、これら維持パルスＩＰX及びＩＰYが印加される回数(期間)は、サブフィールドＳＦ毎に設定されている。例えば、図８に示したサブフィールドＳＦ１〜ＳＦ１４において、サブフィールドＳＦ１での発光回数を"４"とした場合、
ＳＦ１：４
ＳＦ２：１２
ＳＦ３：２０
ＳＦ４：３２
ＳＦ５：４０
ＳＦ６：５２
ＳＦ７：６４
ＳＦ８：７６
ＳＦ９：８８
ＳＦ10：１００
ＳＦ11：１１２
ＳＦ12：１２８
ＳＦ13：１４０
ＳＦ14：１５６
なる回数(期間)の分だけ、各サブフィールド内の発光維持行程Ｉcにおいて、維持パルスＩＰX及びＩＰYを印加するのである。かかる維持パルスＩＰの印加により、画素データ書込行程Ｗｃにて壁電荷が残留したままとなっている放電セル、すなわち"発光セル"は、維持パルスＩＰX及びＩＰYが印加される度に維持放電し、各サブフィールド毎に割り当てられた回数(期間)分だけその放電発光状態を維持する。よって、サブフィールドＳＦ１の発光維持行程Ｉcによれば、入力映像信号の低輝度成分に対する発光表示が為され、一方、サブフィールドＳＦ１４の発光維持行程Ｉcによれば、高輝度成分に対する発光表示が為されるのである。
【００３１】
また、図１０に示されるが如く、最後尾のサブフィールドＳＦ１４においてのみで実施する消去行程Ｅでは、アドレスドライバ８が、消去パルスＡＰを発生してこれを列電極Ｄ1〜Ｄmの各々に印加する。第２サスティンドライバ１０は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１１における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１１における全ての放電セルが"非発光セル"になるのである。
【００３２】
図８に示されるが如き発光駆動フォーマットに基づいて実施される発光駆動の全パターンは図１１に示されている。
図１１に示されるように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで、各放電セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１１の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発光を促す(白丸にて示す)。つまり、各放電セルは、１フィールド期間内において選択消去放電が為されるまでの間、発光セルとなり、その間に存在するサブフィールド各々での維持発光行程Ｉｃにおいて、図８に示されるが如き発光期間比にて発光を継続するのである。
【００３３】
この際、図１１に示されるように、各放電セルが発光セルから非発光セルへと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、非発光セルに設定した放電セルを再び発光セルに復帰させるような発光駆動パターンを禁止したのである。
よって、画像表示に関与していないにも拘わらず強い発光を伴う一斉リセット動作を図８及び図１０に示されるが如く、１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。
【００３４】
また、１フィールド期間内において実施する選択消去放電は、図１１の黒丸にて示されるが如く最高でも１回なので、その消費電力を抑えることが可能となるのである。
なお、上記した実施例においては、１フィールドのうちのいずれかのサブフィールドで発光を非発光にする選択消去放電方式の表示装置を示したが、１フィールドのうちのいずれかのサブフィールドで非発光を発光にする選択書込放電方式の表示装置にも本発明を適用することができる。
【００３５】
また、上記した実施例においては、１フィールドをＮ個のサブフィールドで構成し、Ｎ＋１階調表示を行う方式の表示装置を示したが、２N階調表示を行う方式の表示装置においても、特に、重み付けの重いサブフィールドを複数に分割してＭ個（Ｎ＜Ｍ）のサブフィールドで階調表示する方式の表示装置にも本発明を適用することができる。
【００３６】
【発明の効果】
以上の如く、本発明によれば、フィールドメモリの容量を増加させることなく中間調の輝度表示の画質改善を行うことができる。
【図面の簡単な説明】
【図１】本発明による表示装置の概略構成を示す図である。
【図２】第１データ変換回路の変換特性を示す図である。
【図３】多階調化処理回路の具体的構成を示すブロック図である。
【図４】誤差拡散処理回路の動作を説明するための図である。
【図５】ディザ処理回路の内部構成を示す図である。
【図６】ディザ処理回路の動作を説明するための図である。
【図７】第２データ変換回路の変換テーブルを示す図である。
【図８】発光駆動フォーマットを示す図である。
【図９】フィールドメモリからの読出動作及び第２データ変換回路によるデータ変換動作を示すフローチャートである。
【図１０】ＰＤＰの各電極に印加される各種駆動パルスの印加タイミングを示す図である。
【図１１】図８の発光駆動フォーマットに基づいて実施される発光駆動のパターンの一例を示す図である。
【符号の説明】
３ 駆動制御回路
４ 第１データ変換回路
５ 多階調化処理回路
６ フィールドメモリ
７ 第２データ変換回路
８ アドレスドライバ
９ 第１サスティンドライバ
１０ 第２サスティンドライバ
１１ ＰＤＰ

Claims (3)

  1. １フィールドの表示期間を複数のサブフィールドの期間に分割してそのサブフィールド毎に表示パネルの各画素の発光又は非発光により階調表示を行う表示装置であって、
    １フィールド分の前記表示パネルの画素各々の輝度を示す画素データを記憶するメモリと、
    １フィールドの表示期間内に前記複数のサブフィールドの期間のうちの１期間を順に指定し、各サブフィールドの期間内に全ライン順次走査のために１ラインを順に指定する指定手段と、
    前記メモリに記憶された１フィールド分の画素データのうちの前記指定手段によって指定された１ライン分を読み出す読出手段と、
    前記読出手段によって読み出された１ライン分の各画素の画素データを個別に前記複数のサブフィールド各々の発光又は非発光を示すビット列データに変換する手段と、
    １ライン分の各画素のビット列データのうちの前記指定手段によって指定されたサブフィールドの期間に対応した１ビットを並列出力するビット出力手段と、
    前記ビット出力手段の並列出力ビットと前記指定手段によって指定された１サブフィールドの期間及び１ラインとに応じて前記表示パネルを駆動する駆動手段、を備えたことを特徴とする表示装置。
  2. ｉビットの入力画素データを多階調化処理によりｊビット（ｉ＞ｊ）の画素データに変換する多階調化処理手段と、
    前記多階調化処理手段の出力である１フィールド分の前記画素データを前記メモリに書き込む書込手段と、を有することを特徴とする請求項１記載の表示装置。
  3. 前記ビット列データは１フィールドの表示期間における発光から非発光に又は非発光から発光に変化するサブフィールドを示し、これにより前記複数のサブフィールドの数＋１の階調数を得ることを特徴とする請求項１記載の表示装置。
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