KR20070101823A - 플라즈마 디스플레이 패널의 구동 방법 - Google Patents

플라즈마 디스플레이 패널의 구동 방법 Download PDF

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šœ스케 이타쿠라
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파이오니아 가부시키가이샤
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Abstract

오방전을 방지하면서 암콘트라스트를 향상시키는 것이 가능한 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것을 목적으로 한다. 단위 표시 기간을 이루는 복수의 서브필드 중 하나의 서브필드의 어드레스 소거 처리에서만 방전 셀에 방전을 발생시켜 그 방전 셀을 소등 셀 상태로 변화시킨다. 제 1 서브필드에서는, 이러한 어드레스 소거 처리에 앞서, 방전 셀에 방전을 발생시켜 그 방전 셀을 발광 셀 상태로 설정하는 어드레스 기록 처리를 실행한다. 이 경우, 어드레스 기록 처리 또는 어드레스 소거 처리의 어느 일방에서는, 열전극을 부극으로 충전하는 전압을 열전극 및 행전극 쌍의 일방 사이에 인가하는 것에 의해 방전을 발생시킨다.
플라즈마 디스플레이 패널의 구동 방법, 암콘트라스트, 어드레스 기록 처리, 어드레스 소거 처리

Description

플라즈마 디스플레이 패널의 구동 방법{DRIVING METHOD OF PLASMA DISPLAY PANEL}
도 1 은 종래의 구동 방법에 따라 플라즈마 디스플레이 패널에 인가되는 각종 구동 펄스를 나타내는 도면.
도 2 는 본 발명의 실시형태에 따른 구동 방법에 따라 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치의 구성을 나타내는 개략적 블록도.
도 3 은 도 2 에 나타낸 데이터 변환 회로 (30) 의 내부 구성을 나타내는 블록도.
도 4 는 도 3 에 나타낸 제 1 데이터 변환 회로 (32) 에 의해 제공되는 데이터 변환 특성을 나타내는 그래프.
도 5 는 도 3 에 나타낸 다계조 처리 회로 (33) 의 내부 구성을 나타내는 블록도.
도 6 은 도 5 에 나타낸 오차 확산 처리 회로 (330) 의 동작을 설명하기 위한 도면.
도 7 은 도 5 에 나타낸 디더 (dither) 처리 회로 (350) 의 내부 구성을 나타내는 블록도.
도 8 은 디더 처리 회로 (350) 의 동작을 설명하기 위한 도면.
도 9 는 도 3 에 나타낸 제 2 데이터 변환 회로 (34) 의 데이터 변환 데이블과, 1 필드 표시 기간 내에서의 발광 구동 패턴을 나타내는 도면.
도 10 은 본 발명의 구동 방법에 기초한 발광 구동 포맷의 일예를 나타낸 도면.
도 11 은 도 10 에 나타낸 발광 구동 포맷에 따라 PDP (10) 에 인가되는 각종 구동 펄스와, 그 인가 타이밍을 나타낸 도면.
도 12(a) 내지 도 12(c) 는 단위 표시 기간 내에서의 각 방전 셀 내의 열전극 (D), 행전극 (X 및 Y) 각각에 형성된 전하 극성의 변화를 나타내는 개략도.
도 13 은 도 10 에 나타낸 발광 구동 포맷에 따라 PDP (10) 에 인가되는 각종 구동 펄스와, 그 인가 타이밍의 또 다른 예를 나타내는 도면.
도 14 는 도 10 에 나타낸 발광 구동 포맷의 변형예를 나타내는 도면.
도 15 는 도 14 에 나타낸 발광 구동 포맷에 따라 PDP (10) 에 인가되는 각종 구동 펄스와, 그 인가 타이밍의 또 다른 예를 나타내는 도면.
도 16(a) 및 도 16(b) 는 제 1 서브필드 (SF1) 직전 기간에서 방전 셀 내의 전하 형성 상태를 나타내는 개략도.
도 17(a) 내지 도 17(c) 는 제 1 서브필드 (SF1) 의 직전 기간에서 방전 셀이 도 16(a) 에 나타낸 바와 같은 전하 형성 상태인 경우, 각 방전 셀 내의 열전극 (D), 행전극 (X 및 Y) 에 형성된 전하 극성의 변화를 나타내는 개략도.
도 18(a) 내지 도 18(c) 는 제 1 서브필드 (SF1) 직전의 기간에서 방전 셀이 도 16(b) 에 나타낸 바와 같은 전하 형성 상태인 경우, 각 방전 셀 내의 열전극 (D), 행전극 (X 및 Y) 에 형성된 전하 극성의 변화를 나타내는 개략도.
도 19 는 도 9 에 나타낸 제 1 레벨과 제 2 레벨 사이의 계조에 대응하는 휘도 레벨을 표현하는 구동에 따라, 각 방전 셀 내의 열전극 (D), 행전극 (X 및 Y) 에 형성된 전하 극성의 변화를 나타내는 개략도.
도 20 은 본 발명의 구동 방법에 기초한 발광 구동 포맷의 또 다른 예를 나타내는 도면.
도 21 은 도 20 에 나타낸 발광 구동 포맷에 따라 PDP (10) 에 인가되는 각종 구동 펄스와, 그 인가 타이밍의 예를 나타내는 도면.
도 22(a) 내지 도 22(c) 는 도 20 및 도 21 에 나타낸 바와 같은 발광 구동 포맷, 구동 펄스, 및 타이밍에 따라 구동될 때, 단위 표시 기간 내에서의 각 방전 셀 내에서 열전극 (D), 행전극 (X 및 Y) 에 형성된 전하 극성의 변화를 나타내는 개략도.
도 23 은 도 20 에 나타낸 발광 구동 포맷의 변형예를 나타내는 도면.
도 24 는 도 23 에 나타낸 발광 구동 포맷에 따라 PDP (10) 에 인가되는 각종 구동 펄스와, 그 인가 타이밍의 또 다른 예를 나타내는 도면.
도 25(a) 및 도 25(b) 는 제 1 서브필드 (SF1) 직전의 기간에서 방전 셀 내의 전하 형성 상태를 나타내는 개략도.
도 26(a) 내지 도 26(c) 는 도 23 및 도 24 에 나타낸 바와 같은 발광 구동 포맷, 구동 펄스, 및 타이밍에 따라 구동될 때, 제 1 서브필드 (SF1) 직전의 기간에 방전 셀이 도 25(a) 에 나타낸 바와 같이 전하 형성 상태에 있는 경우, 각각의 방전 셀 내의 열전극 (D), 행전극 (X 및 Y) 에 형성된 전하 극성의 변화를 나타내는 개략도.
도 27(a) 내지 도 27(c) 는 도 23 및 도 24 에 나타낸 바와 같은 발광 구동 포맷, 구동 펄스, 및 타이밍에 따라 구동될 때, 제 1 서브필드 (SF1) 직전의 기간에 방전 셀이 도 25(b) 에 나타낸 바와 같이 전하 형성 상태에 있는 경우, 각각의 방전 셀 내의 열전극 (D), 행전극 (X 및 Y) 에 형성된 전하 극성의 변화를 나타내는 개략도.
*도면의 주요부분에 대한 부호의 설명*
1: 동기 검출 회로 2: 구동 제어 회로
3: A/D 변환기 4: 메모리
6: 어드레스 드라이버 7: 제 1 서스테인 드라이버
8: 제 2 서스테인 드라이버 10: PDP
30: 데이터 변환 회로 32: 제 1 데이터 변환 회로
33: 다계조 처리 회로 34: 제 2 데이터 변환 회로
331: 데이터 분리 회로 332: 가산기
333: 합산기 334, 337, 338: 지연 회로
335: 계수 승산기 350: 디더 처리 회로
352: 디더 계수 생성 회로 353: 상위 비트 추출 회로
본 발명은, 발광 표시를 위한 각종 구동 펄스를 플라즈마 디스플레이 패널에 인가하는 플라즈마 디스플레이 패널의 구동 방법에 관한 것이다.
현재, 박형 표시 장치로서, AC 형 (교류 방전형) 의 플라즈마 디스플레이 패널 (PDP) 이 제품화되고 있다. PDP 는, 어드레스 전극으로서의 복수의 열전극과, 이 열전극 각각과 교차하여 배열된 n 개의 행전극쌍 (X 및 Y) 을 구비한다. PDP 에서, 화면의 1 라인에 대한 행전극은 한 쌍의 행전극 (X 및 Y) 으로 형성된다. PDP 는, 행전극 (X 및 Y) 과 열전극 사이에, 방전 가스가 봉입된 방전 공간이 형성되어 있고, 이 방전 공간을 포함하는 각 행전극쌍과 열전극과의 교차부에 화소로서 기능하는 방전 셀이 위치한다.
PDP 는 방전 현상을 이용하여 발광하는 것이기 때문에, 방전 셀은 2 가지의상태, 즉, 고휘도 레벨에 대응하는 발광 상태, 및 최저 휘도 레벨에 대응하는 소등 셀 상태만을 가진다. 따라서, PDP 에서 입력 영상 신호에 따라 중간조의 휘도 레벨을 실현하기 위해서, 서브필드 방법을 이용한 계조 구동이 실시된다. 서브필드 방법에서, 1 필드 표시 기간은 입력 영상 신호에 대응하는 각각의 N-비트의 화소 데이터가 각각의 서브필드에 대응하도록 N 개의 서브필드로 분할된다. 그 다음, N 개의 서브필드 각각에, 화소 데이터의 각각의 비트의 가중 팩터에 대응하여 발광 회수 (발광 기간) 를 할당하여, 상기 화소 데이터의 각각의 비트에 대응하여 각 방전 셀을 선택적으로 발광시킨다. 즉, 발광시킬 방전 셀 내에는 소정량의 벽전하를 형성시키고, 소등시킬 방전 셀에 대해서는 벽전하의 소거를 행한다. 이 경우, PDP 장치에서 구동 방법을 실시할 때, 각 필드 표시 기간의 제 1 필드에서 소정량의 벽전하를 전체 방전 셀 내에 형성시키도록 리셋 방전이 발생한다. 즉, 리셋 방전에 의해, 전체 화면에서 표시 화상에 기여하지 않는 발광이 야기된다. 따라서, 표시 화상에 기여하지 않는 리셋 방전에 수반하는 발광에 의해, 표시 화상의 콘트라스트, 특히, 전체적으로 어두운 장면의 화상을 표시할 때의 암콘트라스트가 열화될 수도 있다.
이러한 문제를 해결하기 위해, 휘도 레벨 "0" 을 표시하는 방전 셀을 미리 검출하고, 그 검출된 방전 셀에서는 리셋 방전이 발생하지 않도록 하는 구동 방법이 개시되었다 (일본 공개특허공보 제 2001-312244 호 (특허문헌 1) 의 도 11 참조).
이러한 구동 방법에 따르면, 도 1 에 나타낸 바와 같이, 1 필드의 제 1 서브필드 (SF1) 의 선택 초기화 처리 (SRC) 는 초기화 데이터 펄스 (RDP) 를 각각의 표시 라인의 열전극 (D) 에 인가한다. 이 경우, 저전압 ("0" 볼트) 의 초기화 데이터 펄스 (RDP) 가 휘도 레벨 "0" 을 표시하는 방전 셀에 인가되고, 고전압의 초기화 데이터 펄스 (RDP) 가 "0" 이외의 휘도 레벨을 표시하는 방전 셀에 인가된다. 초기화 데이터 펄스 (RDP) 의 인가와 동시에, 음극 주사 펄스 (SPW) 가 행전극 (Y) 에 인가된다. 이 때, 주사 펄스 (SPW) 가 인가되는 표시 라인과, 고전압의 초기화 데이터 펄스가 인가되는 열전극과의 교차부의 방전 셀에만 리셋 방전 (기록 방전) 이 발생하고, 이 방전 셀 내에는 벽전하가 형성된다. 한편, 주사 펄스 (SPW) 와 저전압의 초기화 데이터 펄스가 인가되는 방전 셀에는 리셋 방전이 발생하지 않는다. 즉, 휘도 레벨 "0" 을 표시하는 방전 셀에는 리셋 방전이 발생하지 않는다. 따라서, 그 방전 셀 내에는 벽전하가 형성되지 않는다.
이와 같이, 휘도 레벨 "0" 을 표시하는 방전 셀을 발광시킬 필요는 없기 때문에, 이 방전 셀에 대해서는 벽전하를 형성하는 리셋 방전이 발생하지 않아, 암콘트라스트를 향상시킬 수 있다.
그러나, 도 1 에 나타낸 구동 방법에서는, 1 필드의 표시 기간의 최후미의 서브필드 (SF14) 에서, 부극성의 소거 펄스 (EP) 를 전체 행전극 (X) 에 인가하여, 벽전하가 잔류하는 방전 셀을 소거 방전시킴으로써, 전체 방전 셀 내에 잔류하는 벽전하를 제거하는 소거 처리 (E) 를 실행한다.
이 때, 부극성의 소거 펄스 (EP) 의 인가에 수반하여, 행전극 (X 및 Y) 측에는 정극성의 전하가 잔류한다. 또한, 최후미의 서브필드 (SF14) 의 화소 데이터 기록 처리 (WC) 에서 정극성의 초기화 데이터 펄스 (DPn) 의 인가에 수반하여, 음극 전하가 열전극 (D) 에 잔류한다. 따라서, 소거 처리 (E) 에서부터, 다음 필드의 제 1 서브필드 (SF1) 의 선택 초기화 처리 (SRC) 까지의 기간에서, 열전극 (D) 측이 부극으로 충전되고, 행전극 (X 및 Y) 이 정극으로 충전된다. 따라서, 도 1 에 나타낸 바와 같이, 선택 초기화 처리 (SRC) 에서 부극성의 주사 펄스 (SPW) 를 행전극 (Y) 에 인가하고, 정극성의 초기화 데이터 펄스를 열전극에 인가하여도, 리셋 방전 (기록 방전) 을 확실하게 발생시킬 수 없다.
본 발명은 전술한 문제점을 고려하여 이루어진 것으로서, 오방전을 방지하면서 암콘트라스트를 향상시킬 수 있는 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따른 플라즈마 디스플레이 패널의 구동 방법은, 영상 신호에 따라 계조 표시를 실행한다. 플라즈마 디스플레이 패널은 표시 라인에 대응하는 복수의 행전극쌍과 행전극쌍에 교차하여 배열된 복수의 열전극과의 교차부에 화소로서 기능하는 방전 셀을 갖는다. 본 방법은, 영상 신호의 단위 표시 기간을 이루는 복수의 서브필드의 제 1 서브필드에서만, 휘도 레벨 "0" 의 표시를 담당하는 방전 셀을 제외한 나머지 방전 셀 내에서 열전극과 행전극쌍의 일방 사이에서 방전을 발생시켜 방전 셀을 발광 셀 상태로 설정하는 어드레스 기록 처리를 실행하는 단계; 서브필드 각각에서, 발광 셀 상태인 방전 셀에서 영상 신호에 대응하는 화소 데이터에 대응하여 선택적으로 방전시킴으로써 방전 셀의 상태를 소등 셀 상태로 변화시키는 어드레스 소거 처리와, 발광 셀 상태인 그들 방전 셀만을 서브필드 각각의 가중 팩터에 대응하여 할당된 발광 회수에 대응하는 회수만큼 발광시키는 서스테인 처리를 실행하는 단계; 서브필드들 중에서 선택된 하나의 서브필드의 어드레스 소거 처리에서만 발광 셀 상태인 방전 셀에서만 방전을 발생시켜 방전 셀의 상태를 소등 셀 상태로 변화시키는 방전을 발생시키는 단계; 및 어드레스 기록 처리 또는 어드레스 소거 처리 중 어느 일방에서, 열전극을 부극으로 충전하 는 전압을 열전극 및 행전극쌍의 일방 사이에 인가함으로써 열전극 및 행전극쌍의 일방 사이에서 방전을 발생시키는 단계를 포함한다.
본 발명의 양태에 의하면, 단위 표시 기간을 이루는 복수의 서브필드로부터 선택된 하나의 서브필드의 어드레스 소거 처리에서만 방전 셀에서 방전이 발생하여, 그 방전셀의 상태는 소등 셀 상태로 변화한다. 방전 셀을 발광 상태로 설정하기 위해 방전 셀에서 방전을 발생시키는 어드레스 기록 처리는 서브필드의 제 1 서브필드의 어드레스 소거 처리 전에 실행된다. 이 경우, 어드레스 기록 처리 또는 어드레스 소거 처리 중 어느 하나에서, 행전극쌍의 일방 및 열전극 사이에 열전극을 음극으로 충전하는 전압을 인가함으로써, 행전극쌍의 일방 및 열전극 사이에서 방전이 발생한다. 따라서, 이러한 플라즈마 디스플레이 패널 구동 방법에서, 흑휘도 레벨을 표현할 때, 발광을 수반하는 어떤 방전을 발생시킴이 없이 각종 방전 처리가 확실하게 실행될 수 있다. 따라서, 표시 품질을 열화시킴이 없이 암콘트라스트를 향상시키면서 표시하는 것이 가능하다.
실시예
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다.
도 2 는 본 발명의 일 실시형태의 구동 방법에 따라 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치의 구성을 나타내는 개략적 블록도이다.
도 2 에 나타낸 바와 같이, 본 플라즈마 디스플레이 장치는, 플라즈마 디스플레이 패널의 PDP (10) 와, 이하 설명되는 바와 같은 각종 기능 모듈로 이루어지는 구동부로 구성된다.
PDP (10) 는, 어드레스 전극으로서 m 개의 열전극 (D1 내지 Dm) 과, 이들 열전극 각각과 교차하여 배열된 n 개의 행전극 (X1 내지 Xn) 및 n 개의 행전극 (Y1 내지 Yn) 을 구비하고 있다. PDP (10) 에서, 화면의 1 라인에 대한 행전극은 한 쌍의 행전극 (X 및 Y) 으로 형성되어 있다. 행전극 (X 및 Y) 과 열전극 (D) 사이에는, 방전 가스가 봉입되어 있는 방전 공간이 형성되어 있고, 이 방전 공간을 포함하는 각 행전극쌍과 열전극의 교차부에 화소로서 기능하는 방전 셀이 위치한다.
구동부는 동기 검출 회로 (1), 구동 제어 회로 (2), A/D 변환기 (3), 데이터 변환 회로 (30), 메모리 (4), 어드레스 드라이버 (6), 제 1 서스테인 드라이버 (7) 및 제 2 서스테인 드라이버 (8) 로 구성된다.
동기 검출 회로 (1) 는, 입력 영상 신호로부터 수직 동기 신호를 검출한 경우에는 수직 동기 검출 신호 (V), 수평 동기 신호를 검출한 경우에는 수평 동기 검출 신호 (H) 를 발생시켜, 이들 동기 검출 신호를 구동 제어 회로 (2) 에 공급한다. A/D 변환기 (3) 는, 입력 영상 신호를 샘플링하여 이를 1 화소마다의 예를 들어 8 비트의 화소 데이터 (PD) 로 변환하여 데이터 변환 회로 (30) 에 공급한다.
데이터 변환 회로 (30) 는, 이 8 비트의 화소 데이터 (PD) 를 14 비트의 화소 구동 데이터 (GD) 로 변환하여, 이를 메모리 (4) 에 공급한다.
도 3 은 데이터 변환 회로 (30) 의 내부 구성을 나타내는 블록도이다.
도 3 에서, 제 1 데이터 변환 회로 (32) 는, "0" 내지 "255" 의 범위에서 휘 도 레벨을 표현할 수 있는 8 비트 화소 데이터 (PD) 를, 도 4 에 나타낸 바와 같은 변환 특성에 따라 "0" 내지 "224" 인 휘도 레벨 범위의 8 비트 휘도 제한 화소 데이터 (PDL) 로 변환하고, 이를 다계조 처리 회로 (33) 에 공급한다.
다계조 처리 회로 (33) 는, 8 비트의 상기 휘도 제한 화소 데이터 (PDL) 에 대해, 휘도 분포에 따른 비트 압축을 제공하는 오차 확산 처리 및 디더 처리 등의 다계조 처리를 실행하여, 4 비트의 다계조 처리 화소 데이터 (PDS) 를 생성한다.
도 5 는 다계조 처리 회로 (33) 의 내부 구성을 나타내는 블록도이다.
도 5 에 나타낸 바와 같이 다계조 처리 회로 (33) 는 오차 확산 처리 회로 (330) 및 디더 처리 회로 (350) 로 구성된다.
먼저, 오차 확산 처리 회로 (330) 의 데이터 분리 회로 (331) 는, 제 1 데이터 변환 회로 (32) 로부터 공급된 8 비트의 휘도 제한 화소 데이터 (PDL) 의 하위 2 비트분을 오차 데이터로, 상위 6 비트분을 표시 데이터로서 분리한다. 가산기 (332) 는, 오차 데이터와, 지연 회로 (334) 로부터의 지연 출력과, 계수 승산기 (335) 의 승산 출력을 가산하여 얻은 가산치를 지연 회로 (336) 에 공급한다. 지연 회로 (336) 는, 가산기 (332) 로부터 공급된 가산치를, 화소 데이터 (PD) 의 클럭 주기와 동일 시간을 갖는 지연 시간 (D) 만큼 지연시켜, 이를 지연 가산 신호 (AD1) 로서 계수 승산기 (335) 및 지연 회로 (337) 에 각각 공급한다. 계수 승산기 (335) 는, 지연 가산 신호 (AD1) 에 소정 계수치 (K1) (예를 들어, "7/16") 를 승산하여 얻은 승산 결과를 가산기 (332) 에 공급한다. 지연 회로 (337) 는, 지연 가산 신호 (AD1) 를 다시 [(1 수평 주사 기간)- (지연 시간 D)×(4)] 와 동등한 시간만큼 지연시킨 것을 지연 가산 신호 (AD2) 로서 지연 회로 (338) 에 공급한다. 지연 회로 (338) 는, 지연 가산 신호 (AD2) 를 다시 지연 시간 (D) 만큼 지연시킨 것을 지연 가산 신호 (AD3) 로서 계수 승산기 (339) 에 공급한다. 또, 지연 회로 (338) 는, 지연 가산 신호 (AD2) 를 다시 [(지연 시간 D)×(2)] 와 동등한 시간만큼 지연시킨 것을 지연 가산 신호 (AD4) 로서 계수 승산기 (340) 에 공급한다. 또한, 지연 회로 (338) 는, 지연 가산 신호 (AD2) 를 [지연 시간 D)×(3)] 과 동등한 시간만큼 지연시킨 것을 지연 가산 신호 (AD5) 로서 계수 승산기 (341) 에 공급한다. 계수 승산기 (339) 는, 지연 가산 신호 (AD3) 에 소정 계수값 (K2) (예를 들어, "3/16") 을 승산하여 얻은 승산 결과를 가산기 (342) 에 공급한다. 계수 승산기 (340) 는, 지연 가산 신호 (AD4) 에 소정 계수값 (K3) (예를 들어, "5/16") 을 승산하여 얻은 승산 결과를 가산기 (342) 에 공급한다. 계수 승산기 (341) 는, 지연 가산 신호 (AD5) 에 소정 계수값 (K4) (예를 들어, "1/16") 을 승산하여 얻은 승산 결과를 가산기 (342) 에 공급한다. 가산기 (342) 는, 계수 승산기 (339, 340 및 341) 각각으로부터 공급된 승산 결과를 가산하여 얻은 가산 신호를 지연 회로 (334) 에 공급한다. 지연 회로 (334) 는, 이 가산 신호를 지연 시간 (D) 만큼 지연시킨 지연 신호를 가산기 (332) 에 공급한다. 가산기 (332) 는, 데이터 분리 회로 (331) 로부터 공급된 오차 데이터와, 지연 회로 (334) 로부터의 지연 출력과, 계수 승산기 (335) 로부터의 승산 출력을 가산하고, 그 가산 결과에 캐리가 생성되지 않은 경우에는 논리 레벨 "0", 캐리가 생성된 경우에는 논리 레벨 "1" 의 캐리 아웃 신호 (C0) 를 생성한다. 이 캐리 아웃 신호 (C0) 는 합산기 (333) 에 공급된다. 합산기 (333) 는, 데이터 분리 회로 (331) 로부터 공급된 표시 데이터에, 상기 캐리 아웃 신호 (C0) 를 가산한 것을 6 비트의 오차 확산 처리 화소 데이터 (ED) 로서 출력한다.
이하, 이러한 구성으로 이루어지는 오차 확산 처리 회로 (330) 의 동작에 대해 설명한다.
예를 들어, 도 6 에 나타낸 바와 같이 PDP (10) 의 화소 G(j,k) 에 대응하는 오차 확산 처리 화소 데이터 (ED) 를 생성하는 경우, 화소 G(j,k) 의 좌측의 화소 G(j,k-1), 화소 G(j,k) 의 좌측 상부의 화소 G(j-1,k-1), 화소 G(j,k) 의 위의 화소 G(j-1,k), 및 화소 G(j,k) 의 우측 상부의 화소 G(j-1,k+1) 에 대응하는 각 오차 데이터, 즉,
화소 G(j,k-1) 에 대응하는 오차 데이터: 지연 가산 신호 (AD1);
화소 G(j-1,k+1) 에 대응하는 오차 데이터: 지연 가산 신호 (AD3);
화소 G(j-1,k) 에 대응하는 오차 데이터: 지연 가산 신호 (AD4); 및
화소 G(j-1,k-1) 에 대응하는 오차 데이터: 지연 가산 신호 (AD5),
각각을, 전술한 바와 같이 소정의 계수값 (K1 내지 K4) 으로 가중시킨다. 그 다음, 이 가중된 오차 데이터가 가산된다. 그 다음, 이 가산 결과에, 휘도 제한 화소 데이터 (PDL) 의 하위 2 비트분, 즉, 화소 G(j,k) 에 대응하는 오차 데이터를 가산한다. 그 다음, 가산에 의해 얻어진 1 비트분의 캐리 아웃 신호 (C0) 를 휘도 제한 화소 데이터 (PDL) 의 상위 6 비트분, 즉, 화소 G(j,k) 에 대응하는 표시 데이터에 가산하여 에러 확산 처리 회로로부터 출력되는 오차 확산 처리 화소 데이터 (ED) 를 생성한다.
전술한 바와 같은 구성으로, 오차 확산 처리 회로 (330) 에서는, 휘도 제한 화소 데이터 (PDL) 의 상위 6 비트를 표시 데이터로, 나머지 하위 2 비트를 오차 데이터로서 간주하고, 주변 화소 {G(j,k-1), G(j-1,k+1), G(j-1,k), G(j-1,k-1)} 각각에서 오차 데이터를 가중시켜 가산한 것을 표시 데이터에 반영시켜 오차 확산 처리 화소 데이터 (ED) 를 얻는다. 이러한 동작에 의해, 원화소 {G(j,k)} 의 하위 2 비트분의 휘도가 주변 화소에 의해 가상적으로 표현되어, 8 비트보다 작은 비트수, 즉, 6 비트분의 표시 데이터로, 8 비트분의 화소 데이터 (PD) 와 동등의 휘도 계조 표현이 가능하게 된다. 그러나, 이 오차 확산의 계수값이 각 화소에 대해 일정하게 가산된다면, 오차 확산 패턴으로 인한 노이즈가 시각적으로 인식되 는 경우가 있어 화질을 열화시키게 된다. 따라서, 후술하는 바와 같이 디더 계수의 경우와 유사하게 4 개의 화소에 할당되어야 하는 오차 확산의 계수 (K1 내지 K4) 를 필드 대 필드로 (또는 프레임 대 프레임으로) 변경시킬 수도 있다.
도 5 에 나타낸 디더 처리 회로 (350) 는, 오차 확산 처리 회로 (330) 로부터 공급된 오차 확산 처리 화소 데이터 (ED) 에 디더 처리를 실행함으로써, 6 비트 데이터로 제공될 수 있는 휘도 계조수를 유지하면서 4 비트로 감소한 비트수를 갖는 다계조 처리 화소 데이터 (PDS) 를 생성한다. 여기서 사용된 디더 처리에서는, 인접하는 복수개의 화소에 의해 1 개의 중간 표시 레벨을 표현한다. 예를 들어, 8 비트의 화소 데이터 내의 상위 6 비트만을 이용하여 8 비트 상당의 계조 표시를 달성하기 위해, 수직 및 수평으로 서로 인접한 4 개의 화소를 1 조로 하여, 이 1 조의 각 화소에 대응하는 각 화소 데이터에, 서로 다른 계수값을 갖는 4 개의 디더 계수 (a 내지 d) 를 각각 할당하고, 그 결과 화소 데이터를 가산한다. 이러한 디더 처리에 따라, 4 화소로 4 개의 상이한 중간 표시 레벨의 조합이 생성될 수 있다. 따라서, 예를 들어, 화소 데이터의 비트수가 6 비트이어도, 휘도 계조 레벨의 이용 가능한 수는 4 배이다. 즉, 8 비트 상당의 중간조 표시가 6 비트로 달성될 수 있다.
그러나, 디더 계수 (a 내지 d) 로 형성된 디더 패턴이 각각의 화소에 일정하게 가산된다면, 디더 패턴으로 인한 노이즈는 시각적으로 인식될 수 있고, 따라서, 화질을 열화시키게 된다.
이러한 폐해를 제거하기 위해, 디더 처리 회로 (350) 는 4 개의 화소에 할당되는 디더 계수 (a 내지 d) 를 필드 대 필드로 (또는 프레임 대 프레임으로) 변경한다.
도 7 은 디더 처리 회로 (350) 의 내부 구성을 나타내는 볼록도이다.
도 7 에서, 디더 계수 생성 회로 (352) 는 4 개의 상호 인접한 픽셀들에 대해 4 개의 디더 계수 (a, b, c, 및 d) 를 생성하고, 이들 디더 계수들을 순차로 가산기 (351) 에 공급한다.
예를 들어, 도 8 에 나타낸 바와 같이, 4 개의 디더 계수 (a, b, c 및 d) 는 4 개의 화소(j-번째 행에 대응하는 화소 G(j,k) 와 화소 G(j,k+1), 및 (j+1) 번째 행에 대응하는 화소 G(j+1,k) 와 화소 G(j+1,k+1)) 에 각각 대응하여 생성된다. 이 때, 디더 계수 생성 회로 (352) 는 이들 4 개의 화소에 할당되는 디더 계수 (a 내지 d) 를 도 8 에 나타낸 바와 같이 필드 대 필드로 (또는 프레임 대 프레임으로) 변경한다.
구체적으로, 디더 계수 생성 회로 (352) 는 다음과 같은 할당으로 순환 방식으로 디더 계수 (a 내지 d) 를 반복적으로 생성한다:
제 1 필드 (또는 제 1 프레임):
화소 G(j,k): 디더 계수 a
화소 G(j,k+1): 디더 계수 b
화소 G(j+1,k): 디더 계수 c
화소 G(j+1,k+1): 디더 계수 d
제 2 필드:
화소 G(j,k): 디더 계수 b
화소 G(j,k+1): 디더 계수 a
화소 G(j+1,k): 디더 계수 d
화소 G(j+1,k+1): 디더 계수 c
제 3 필드:
화소 G(j,k): 디더 계수 d
화소 G(j,k+1): 디더 계수 c
화소 G(j+1,k): 디더 계수 b
화소 G(j+1,k+1): 디더 계수 a
제 4 필드:
화소 G(j,k): 디더 계수 c
화소 G(j,k+1): 디더 계수 d
화소 G(j+1,k): 디더 계수 a
화소 G(j+1,k+1): 디더 계수 b
그 다음, 디더 계수 생성 회로 (352) 는 전술한 바와 같이 제 1 필드 내지 제 4 필드에서 반복적으로 동작을 실행한다. 즉, 제 4 필드에서의 디더 계수 생성 동작이 종료되면, 디더 계수 생성 회로 (352) 는 제 1 필드의 동작으로 돌아와서 전술한 동작을 반복한다.
가산기 (351) 는 오차 확산 처리 회로 (330) 로부터 공급되는, 화소 G(j,k), G(j,k+1), G(j+1,k), G(j+1,k+1) 에 대응하는 오차 확산 처리 화소 데이터 (ED) 에 디더 계수 (a 내지 d) 를 각각 가산하고, 디더 가산 화소 데이터를 생성하여 상위 비트 추출 회로 (353) 에 공급한다.
예를 들어, 도 8 에 나타낸 제 1 필드에서, 가산기 (351) 는:
화소 G(j,k) 에 대응하는 오차 확산 처리 화소 데이터 (ED) + 디더 계수 a;
화소 G(j,k+1) 에 대응하는 오차 확산 처리 화소 데이터 (ED) + 디더 계수 b;
화소 G(j+1,k) 에 대응하는 오차 확산 처리 화소 데이터 (ED) + 디더 계수 c; 및
화소 G(j+1,k+1) 에 대응하는 오차 확산 처리 화소 데이터 (ED) + 디더 계수 d, 를 순차적으로 상위 비트 추출 회로 (353) 에 디더 가산 화소 데이터로서 공급한다.
상위 비트 추출 회로 (353) 는 디더 가산 화소 데이터의 상위 4 개의 비트를 추출하고, 이 추출된 비트들을 도 3 에 나타낸 제 2 데이터 변환 회로 (34) 에 다계조 처리 화소 데이터 (PDS) 로서 공급한다.
제 2 데이터 변환 회로 (34) 는, 도 9 에 나타낸 변환 테이블에 따라, 다계조 처리 화소 데이터 (PDS) 를 제 1 비트 내지 제 14 비트로 이루어진 변환 화소 구동 데이터 (GD) 로 변환하여, 이 변환된 화소 구동 데이터 (GD) 를 메모리 (4) 에 공급한다.
화소 구동 데이터 (GD) 는 구동 제어 회로 (2) 로부터 공급된 기록 신호에 따라 메모리 (4) 에 순차적으로 기록된다. 1 화면에 대한 화소 구동 데이터, 즉, 제 1 행, 제 1 열에서 제 n-번째 행, 제 m-번째 열의 각 화소에 대응하는 (n×m) 화소 구동 데이터 (GD(1,1) 내지 G(n,m)) 가 메모리 (4) 에 기록되면, 메모리 (4) 는 후술하는 바와 같이 판독 동작을 실행한다.
먼저, 메모리 (4) 는 화소 구동 데이터 (GD(1,1) 내지 GD(n,m)) 의 각각의 제 1 비트들을 초기화 데이터 비트 (RDB(1,1) 내지 RDB(n,m)) 로 간주하고, 이들을 후술하는 서브필드 (SF1) 의 각각의 표시 라인에 대해 판독하여, 이들을 어드레스 드라이버 (6) 에 공급한다.
다음으로, 메모리 (4) 는, 각 화소 구동 데이터 (GD(1,1) 내지 GD(n,m)) 의 제 2 비트들을 초기화 데이터 비트 (DB2(1,1) 내지 DB2(n,m)) 로 간주하고, 이들을 후술하는 서브필드 (SF2) 의 각각의 표시 라인에 대해 판독하여, 이들을 어드레스 드라이버 (6) 에 공급한다. 다음으로, 메모리 (4) 는 각 화소 구동 데이터 (GD(1,1) 내지 GD(n,m)) 의 제 3 비트들을 초기화 데이터 비트 (DB3(1,1) 내지 DB3(n,m)) 로 간주하고, 이들을 후술하는 서브필드 (SF3) 의 각각의 표시 라인에 대해 판독하여, 이들을 어드레스 드라이버 (6) 에 공급한다. 이어서, 유사한 방식으로, 메모리 (4) 는 각 화소 구동 데이터 (GD(1,1) 내지 GD(n,m)) 의 제 4 비트들 내지 제 14 비트들을 화소 구동 데이터 비트 DB3 내지 DB14 로 간주하고, 이들을 대응하는 서브필드 (SF) 의 각각의 표시 라인에 대해 판독하여, 이들을 어드레스 드라이버 (6) 에 공급한다.
구동 제어 회로 (2) 는, 도 10 에 나타낸 바와 같은 발광 구동 포맷에 따라 PDP (10) 를 구동할 각종 타이밍 신호를 생성하여, 어드레스 드라이버 (6), 제 1 서스테인 드라이버 (7) 및 제 2 서스테인 드라이버 (8) 의 각각에 공급한다.
도 10 에 나타낸 발광 구동 포맷에서는, 1 필드 (또는 1 프레임) 의 표시 기간 (단위 표시 기간) 을 14 개의 서브 필드 (SF1 내지 SF14) 로 분할하여, 제 1 서브 필드 (SF1) 에서 음극 어드레스 기록 처리 (WR) 및 서스테인 처리 (I) 를 순차 실행한다. 또, 나머지 서브필드 (SF2 내지 SF14) 각각에서 양극 어드레스 소거 처리 (WD) 및 서스테인 처리 (I) 를 순차 실행한다. 이 경우, 최후미의 서브필드 (SF14) 에 한해, 서스테인 처리 (I) 의 종료 후, 소거 처리 (E) 를 실행한다.
도 11 은, 도 10 에 나타낸 발광 구동 포맷에 따라 어드레스 드라이버 (6), 제 1 서스테인 드라이버 (7) 및 제 2 서스테인 드라이버 (8) 각각에 의해 PDP (10) 의 열전극 및 행전극쌍에 인가되는 각종 구동 펄스와, 그 인가 타이밍을 나타내는 도면이다.
도 11 에서, 제 1 서브필드 (SF1) 에서만 실행되는 음극 어드레스 기록 처리 (WR) 에서는, 어드레스 드라이버 (6) 는, 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (RDB(1,1)~RDB(n,m)) 에 대응하는 피크 전압을 갖는 화소 데이터 펄스를 생성한다. 예를 들어, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "1" 인 경우에는 정극성의 피크 전압을 갖는 화소 데이터 펄스를 생성하는 한편, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "0" 인 경우에는 그 피크 전압이 0 볼트가 되는 화소 데이터 펄스를 생성한다. 그 다음, 어드레스 드라이버 (6) 는, 화소 데이터 펄스를 각 표시 라인분씩 화소 데이터 펄스군 (RDP1 내지 RDPn) 으로 그룹화하여, 도 11 에 나타낸 바와 같이 순차로, PDP (10) 의 열전극 (D1~Dm) 에 인가한다. 또한, 음극 어드레스 기록 처리 (WR) 에서는, 제 2 서스테인 드라이버 (8) 가, 화소 데이터 펄스군 (RDP1 내지 RDPn) 의 인가 타이밍과 동일 타이밍에서 정극성의 주사 펄스 (SPW) 를 생성하여, 이를 도 11 에 나타낸 바와 같이 행전극 (Y1 내지 Yn) 에 순차로 인가한다. 이 때, 정극성의 주사 펄스 (SPW) 가 인가된 행전극 (Y) 과, 저전압 (0 볼트) 의 화소 데이터 펄스가 인가된 열전극 (D) 과의 교차부의 방전 셀에만 기록 어드레스 방전이 발생한다. 즉, 방전 셀 내에서는, 어드레스 전극으로서의 열전극 (D) 을 음극으로 충전하고, 행전극 (Y) 을 양극으로 충전한 상태에서, 이들 행전극 (Y) 및 열전극 (D) 사이에서 기록 어드레스 방전이 발생한다. 이와 같이, 기록 어드레스 방전이 발생한 방전 셀 내에서는 벽전하가 형성되고, 이 방전 셀은, 후술하는 서스테인 처리 (I) 에서 서스테인 방전이 발생할 수 있는 발광 셀 상태로 설정된다. 한편, 주사 펄스 (SPW) 와 정극성의 피크 전압을 갖는 화소 데이터 펄스가 인가된 방전 셀에서는 전술한 바와 같은 기록 어드레스 방전은 발생하지 않는다. 따라서, 그 방전 셀 내에서는 벽전하가 형성되지 않고, 그 방전 셀은 후술하는 서스테인 처리 (I) 에서 서스테인 방전이 발생하지 않는 소등 셀 상태로 설정된다.
여기서, 음극 어드레스 기록 처리 (WR) 에서 기록 어드레스 방전이 발생하는가 여부는, 도 9 에 나타낸 화소 구동 데이터 (GD) 의 제 1 비트의 논리 레벨에 의존한다. 화소 구동 데이터 (GD) 의 제 1 비트는, 도 9 에 나타내는 바와 같이, 다계조 처리 화소 데이터 (PDS) 가 "0000", 즉, 휘도 레벨 "0" 을 나타내는 경우에는 논리 레벨 "1" 이 되고, 휘도 레벨 "0" 보다 고휘도를 나타내는 경우에는 논리 레벨 "0" 이 된다. 그 다음, 화소 구동 데이터 (GD) 의 제 1 비트가 논리 레벨 "0" 인 경우에 한해 기록 어드레스 방전이 발생한다.
이와 같이, 음극 어드레스 기록 처리 (WR) 에서는, 휘도 레벨 "0" 보다 고휘도를 표현하는 화소 데이터에 대응하는 방전 셀에 대해서는 저전압 (0 볼트) 의 화소 데이터 펄스를 인가함으로써 기록 어드레스 방전을 발생시켜, 이 방전 셀을 발광 셀 상태로 설정한다. 한편, 휘도 레벨 "0" 을 표현하는 화소 데이터에 대응하는 방전 셀에 대해서는 정극성의 피크 전압을 갖는 화소 데이터 펄스를 인가함으로써 기록 어드레스 방전이 발생하지 않도록 하여, 이 방전 셀을 소등 셀로 설정한다. 즉, 휘도 레벨 "0" 을 표현할 때에는 방전 셀을 발광 셀 상태로 설정할 필요가 기본적으로 없고, 이 방전 셀에 대해서는 기록 어드레스 방전이 발생하지 않도록 하여, 주사 펄스 (SPW) 와 동일 극성의 화소 데이터 펄스를 인가한다. 이에 의해, 휘도 레벨 "0" 을 표현할 때에도 전체 방전 셀에 대해 벽전하를 형성하도 록 하기 위한 어드레스 방전을 발생시키도록 한 경우에 비해, 암콘트라스트를 향상시키는 것이 가능하다.
한편, 도 11 에서, 나머지 서브필드 (SF2 내지 SF14) 각각에서 실행되는 양극 어드레스 소거 처리 (WD) 에서는, 어드레스 드라이버 (6) 는, 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (DB(1,1) 내지 DB(n,m)) 에 대응하는 피크 전압을 갖는 화소 데이터 펄스를 생성한다. 예를 들어, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (DB) 가 논리 레벨 "1" 인 경우에는 정극성의 피크 전압을 갖는 화소 데이터 펄스를 생성하는 한편, 화소 구동 데이터 비트 (DB) 가 논리 레벨 "0" 인 경우에는 피크 전압이 0 볼트인 화소 데이터 펄스를 생성한다. 그 다음, 어드레스 드라이버 (6) 는, 화소 데이터 펄스를 각 표시 라인분씩 화소 데이터 펄스군 (DP1 내지 DPn) 으로 그룹화하고, 이를 도 11 에 나타낸 바와 같이 순차로 PDP (10) 의 열전극 (D1 내지 Dm) 에 인가한다. 또한, 음극 어드레스 기록 처리 (WR) 에서는, 제 2 서스테인 드라이버 (8) 가, 화소 데이터 펄스군 (DP1 내지 DPn) 의 인가 타이밍과 동일 타이밍에서 부극성의 주사 펄스 (SPD) 를 생성하고, 이를 도 11 에 나타낸 바와 같이 행전극 (Y1 내지 Yn) 에 순차로 인가한다. 이 때, 부극성의 주사 펄스 (SPD) 가 인가된 행전극 (Y) 과, 정극성의 화소 데이터 펄스가 인가된 열전극 (D) 과의 교차부의 방전 셀에만 소거 어드레스 방전이 발생한다. 즉, 방전 셀 내에서, 어드레스 전극으로서의 열전극 (D) 을 양극으로 충전하고 행 전극 (Y) 을 음전극측으로 충전한 상태에서, 행전극 (Y) 및 열전극 (D) 사이에서 소거 어드레스 방전이 발생한다. 이와 같이, 소거 어드레스 방전이 발생함으로써 방전 셀 내에 잔류하고 있던 벽전하가 소거되고, 이 방전 셀은 후술하는 서스테인 처리 (I) 에서 서스테인 방전이 불가능한 소거 셀 상태로 설정된다. 한편, 주사 펄스 (SPD) 와 저전압의 화소 데이터 펄스가 인가된 방전 셀에는 전술한 바와 같은 소거 어드레스 방전은 발생하지 않고, 방전 셀은 그 셀 상태를 유지한다. 즉, 벽전하가 존재하는 경우에는 발광 셀 상태, 벽전하가 존재하지 않는 경우에는 소등 셀 상태를 유지한다.
여기서, 양극 어드레스 소거 처리 (WD) 에서 소거 어드레스 방전이 발생하는지 여부는, 도 9 에 나타낸 바와 같이, 서브필드 (SF2 내지 SF14) 각각에 대응하는 화소 구동 데이터 (GD) 의 제 2 내지 제 14 비트의 논리 레벨에 의존한다. 즉, 화소 구동 데이터 (GD) 의 대응하는 비트가 논리 레벨 "1" 인 경우에 한해, 그 비트 각각에 대응하는 서브필드 (SF) 의 양극 어드레스 소거 처리 (WD) 에서 소거 어드레스 방전이 발생한다.
다음으로, 서브필드 (SF1 내지 SF14) 의 각각에서 실행되는 서스테인 처리 (I) 에서는, 제 1 서스테인 드라이버 (7) 및 제 2 서스테인 드라이버 (8) 각각이, 도 11 에 나타낸 바와 같이 행전극 (X1 내지 Xn 및 Y1 내지 Yn) 에 대하여 교호로 정극성 전압의 서스테인 펄스 (IPX 및 IPY) 를 반복적으로 인가한다. 이 때, 각 서스테인 처리 (I) 에서 인가할 서스테인 펄스 (IP) 의 회수는, 각 서브필드의 계조 휘도의 가중 팩터에 기초하여 결정된다. 예를 들어, 도 10 에 나타낸 바와 같이, 제 1 서브필드 (SF1) 에서의 발광 회수를 "1" 로 한 경우, 각각의 서브필드에 대한 서스테인 프로세스 (I) 의 발광 회수는,
SF1: 1
SF2: 3
SF3: 5
SF4: 8
SF5: 10
SF6: 13
SF7: 16
SF8: 19
SF9: 22
SF10: 25
SF11: 28
SF12: 32
SF13: 35
SF14: 39
이 된다.
서스테인 처리 (I) 의 실행에 의해, 벽전하가 잔류한 상태의 방전 셀, 즉, 발광 셀 상태의 방전 셀만이, 서스테인 펄스 (IPX 및 IPY) 가 인가될 때마다 서스테인 방전이 발생한다. 이 경우, 방전 셀에서의 서스테인 방전에 수반되는 발광은 전술한 회수 (기간) 만큼 반복된다.
다음으로, 1 필드 (또는 1 프레임) 표시 기간 중의 최후미의 서브필드 (SF14) 에 대해서만 실행되는 소거 처리 (E) 에서는, 제 2 서스테인 드라이버 (8) 가, 도 11 에 나타낸 바와 같이 부극성의 소거 펄스 (EP) 를 행전극 (Y1 내지 Yn) 에 인가한다. 따라서, 열전극 (D) 을 양극으로 충전하고, 행전극 (Y) 을 음극으로 충전한 상태에서, 벽전하가 잔류하는 방전 셀 내의 열전극 (D) 및 행전극 (Y) 사이에서 벽전하를 소거시키기 위한 소거 방전이 발생한다. 따라서, 소거 처리 (E) 로, 전체 방전 셀은, 벽전하가 존재하지 않는 소등 셀 상태로 설정된다.
도 9 내지 도 11 에 나타낸 바와 같은 동작을 각 필드 (프레임) 에서 반복적으로 실행함으로써, 각 필드 표시 기간의 서브필드 (SF) 각각의 서스테인 처리 (I) 에서 야기된 발광의 총 회수에 대응하는 휘도가 화면 상에 표현될 수 있다. 도 10 에 나타낸 바와 같은 발광 구동 포맷에 따른 구동에 따르면, 방전 셀을 발광 셀 상태로 설정하는 것이 가능한 기회는, 1 필드 (또는 1 프레임) 표시 기간의 제 1 서브 필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 에서만 존재한다. 여기서, 도 9 에 나타낸 바와 같은 화소 구동 데이터 (GD) 의 비트 패턴에 의하면, 동도 중에 검은 원으로 나타낸 바와 같이, 오직 1 필드 표시 기간 내에서는 오직 하나의 서브필드의 양극 어드레스 소거 처리 (WD) 에서만, 방전 셀로부터 벽전하가 소거되 는 양극 어드레스 소거 방전이 발생한다. 따라서, 동도 중에서 이중 원으로 나타낸 바와 같이, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 에서 발생된 기록 어드레스 방전에 의해 형성된 벽전하는 양극 어드레스 소거 방전이 발생할 때까지 잔류하여, 각 방전 셀은 발광 셀 상태를 유지한다. 이어서, 그 사이 기간에 존재하는 서브필드 각각의 서스테인 처리 (I) 각각에서 연속하여 서스테인 방전 (흰 원으로 나타냄) 에 수반하는 발광이 발생하게 된다. 도 9 에 나타낸 바와 같이, 15 비트 패턴을 취할 수 있는 화소 구동 데이터 (GD) 를 사용하여 도 10 및 도 11 에 나타낸 바와 같이 계조 구동을 실행하면, 1 필드 (또는 1 프레임) 표시 기간 내에서의 서스테인 방전의 회수가 서로 상이한 15 종류의 발광 구동이 야기되어,
{0, 1, 4, 9, 17, 27, 40, 56, 75, 97, 122, 150, 182, 217, 255}
인 15 계조분의 중간 표시 휘도가 얻어진다.
한편, A/D 변환기 (3) 에 의해 생성된 화소 데이터 (PD) 는 8 비트를 갖고, 따라서, 256 단계의 중간조를 표현할 수 있다. 이와 같이, 15 계조의 계조 구동에 의해서도 가상적으로 256 단계의 중간조 표시를 실현하기 위해, 도 3 에 나타낸 다계조 처리 회로 (33) 에 의해 다계조 처리를 실행한다.
전술한 바와 같은 구동에서는, 전체 방전 셀 내에 충전된 벽전하를 균일하게 하기 위해, 전체 방전 셀에서 방전을 발생시키는 리셋 방전을 실행하지 않기 때문에, 어두운 화상을 표시할 때의 암콘트라스트가 향상된다.
도 11 에 나타낸 구동 방법에서는, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 에서 음극의 열전극 (D) 과 양극의 행전극 (Y) 사이에 방전 (기록 어드레스 방전) 이 발생한다. 이와 같이, 제 1 서브필드 (SF1) 의 직전 기간의 서브필드 (SF14) 의 소거 처리 (E) 에서, 열전극 (D) 를 양극으로 충전하고 행전극 (Y) 을 음극으로 충전하는 소거 방전이 실행되어도, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 에서 확실하게 방전 (기록 어드레스 방전) 을 발생시키는 것이 가능하다.
이하, 음극 어드레스 기록 처리 (WR) 에서 확실하게 방전 (기록 어드레스 방전) 을 발생시키는 것이 가능한 이유에 대해서 설명한다.
도 12(a) 내지 도 12(c) 는, 단위 표시 기간 내 (서브필드 (SF1 내지 SF14)) 에서의 각 방전 셀 내에서 열전극 (D), 행전극 (X 및 Y) 에서의 전하 극성의 변화를 개략적으로 나타낸 도면이다.
도 12(a) 는, 도 9 에 나타낸 바와 같이 최대 휘도 레벨을 표현하는 15 계조의 구동이 실행되는 경우에서의 방전 셀 내에서의 전하 극성의 변화를 나타낸다.
도 12(a) 에서, 제 1 서브필드 (SF1) 의 직전 기간, 즉, 서브필드 (SF14) 의 소거 처리 (E) 종료 후의 기간에서, 행전극 (X 및 Y) 의 근방에 정극성의 전하, 열전극 (D) 의 근방에는 부극성의 전하가 형성된다. 이 때, 행전극 (X 및 Y) 에는 모두 동일한 극성 (정극성) 의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다.
다음으로, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 에서는, 도 11 에 나타낸 바와 같이, 정극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되는 것과, 저전압 (0 볼트) 의 화소 데이터 펄스 (RDP) 가 열전극 (D) 에 인가되는 것에 대응하여, 방전 셀들 내의 열전극 (D) 을 음극으로 충전한 상태에서, 방전 셀들의 열전극 (D) 및 행전극 (Y) 사이에서 기록 어드레스 방전이 발생한다. 이와 같이, 방전 셀 내에서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 상에 형성된 전하는 극성이 서로 상이하므로, 방전 셀은 발광 셀 상태이다.
다음으로, 제 1 서브필드 (SF1) 의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호로 인가될 때마다, 방전 셀 내에서의 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 전극 (Y) 에 인가되는 서스테인 펄스 (IPY) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후의 기간에서, 방전 셀 내에서의 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 상에 형성되는 전하는 서로 상이한 극성을 갖기 때문에, 방전 셀은 발광 셀 상태이다.
이 경우, 도 9 에 나타낸 바와 같이, 15 계조 구동 방식에서는 SF2 내지 SF14 의 서브필드의 어느 하나에서도 양극 어드레스 소거 처리 (WD) 에서 소거 어드레스 방전 (검은 원으로 나타냄) 은 발생하지 않기 때문에, 이 기간에서, 방전 셀은 발광 셀 상태를 유지한다.
따라서, 서브필드 (SF2 내지 SF14) 각각의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호 인가될 때마다, 방전 셀 내에서의 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서 서브필드 (SF2 내지 SF14) 의 각각에 대해 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 전극 (Y) 에 인가되는 서스테인 펄스 (IPY) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후의 기간에서, 방전 셀 내에서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성되어 있다. 이 때, 행전극 (X 및 Y) 각각에는 서로 상이한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 발광 셀 상태이다.
최후미의 서브필드 (SF14) 의 소거 처리 (E) 에서는, 소거 펄스 (EP) 에 의해 행전극 (Y) 에 인가되는 부극성의 전압에 따라, 방전 셀들 내의 행전극 (Y) 및 열전극 (D) 사이에서 소거 방전이 발생하고, 행전극 (Y) 근방에는 정극성의 전하가 형성된다. 따라서, 서브필드 (SF14) 의 소거 처리 (E) 의 종료 후에는, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성되어 있다. 이 때, 행전극 (X 및 Y) 에는 서로 동일 극성 의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다.
도 12(b) 는, 도 9 에 나타낸 바와 같이 제 2 내지 제 14 계조의 구동이 행해지는 경우의 방전 셀 내에서 전하 극성의 변화를 나타낸다.
도 12(b) 에서, 제 1 서브필드 (SF1) 의 직전 기간, 즉, 서브필드 (SF14) 의 소거 처리 (E) 의 종료 후에는, 행전극 (X 및 Y) 근방에 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성되어 있다. 이 때, 행전극 (X 및 Y) 에는 모두 동일 극성 (정극성) 의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다.
다음으로, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 에서는, 도 11 에 나타낸 바와 같이, 정극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 저전압 (0 볼트) 의 화소 데이터 펄스 (RDP) 가 열전극 (D) 에 인가되는 것에 대응하여, 각 방전 셀 내의 열전극 (D) 을 음극으로 충전하여, 열전극 (D) 및 행전극 (Y) 사이에서 기록 어드레스 방전이 발생한다. 이와 같이, 방전 셀 내에서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 각각에는 서로 상이한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 발광 셀 상태이다.
다음으로, 제 1 서브필드 (SF1) 의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호 인가될 때마다, 방전 셀 내의 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 행전극 (Y) 에 인가되는 서스테인 펄스 (IPY) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후에는, 방전 셀 내에서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성되어 있다. 이 때, 행전극 (X 및 Y) 각각에는 서로 상이한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 발광 셀 상태이다.
여기서, 도 9 에 나타낸 바와 같이, 제 2 내지 제 14 계조의 구동에서는 SF2 내지 SF14 중 하나의 서브필드의 양극 어드레스 소거 처리 (WD) 에서 소거 어드레스 방전 (검은 원으로 나타냄) 이 발생한다. 즉, SF2 내지 SF14 중의 하나의 서브필드의 양극 어드레스 소거 처리 (WD) 에서는, 도 11 에 나타낸 바와 같이, 부극성 전압의 펄스 (SPD) 를 행전극 (Y) 에 인가하고, 정극성 전압의 화소 데이터 펄스 (DP) 를 열전극 (D) 에 인가하는 것에 대응하여, 방전 셀의 열전극 (D) 을 양극으로 충전하여 방전 셀의 열전극 (D) 및 행전극 (Y) 사이에서 소거 어드레스 방전이 발생한다. 이와 같이, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 정극성의 전하가 형성되고, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 각각에는 서로 동일 극성의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다.
따라서, 소거 어드레스 방전이 발생하기 직전의 기간에 서브필드 (SF2 내지 SF14) 각각에 대한 서스테인 프로세스 (I) 에서, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호 인가될 때마다, 방전 셀 내의 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 각 서브필드의 서스테인 처리 (I) 에서는 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중 전극 (Y) 에 인가되는 서스테인 펄스 (IPY) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후에는, 방전 셀 내에서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성되어 있다. 이 때, 행전극 (X 및 Y) 각각에는 서로 상이한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 발광 셀 상태이다.
한편, 소거 어드레스 방전이 발생한 서브필드 및 후속하는 서브필드의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호 인가되어도 서스테인 방전은 발생하지 않는다. 따라서, 각 서브필드의 서스테인 처리 (I) 의 종료 후에는, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 정극성의 전하가 형성되고, 열전극 (D) 근방에는 부극성의 전하가 각각 형성되어 있다. 이 때, 행전극 (X 및 Y) 각각에는 서로 동일 극성의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다.
최후미의 서브필드 (SF14) 의 소거 처리 (E) 에서는, 행전극 (X 및 Y) 근방에는 모두 정극성의 전하가 형성기 때문에, 소거 펄스 (EP) 에 의해 행전극 (Y) 에 는 부극성의 전압이 인가되어도 방전은 발생하지 않는다. 따라서, 소거 처리 (E) 의 종류 후, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 형성된 상태를 유지한다.
도 12(c) 는, 도 9 에 나타낸 바와 같이 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조의 구동이 실시된 경우에서의 방전 셀 내에서 전하 극성의 변화를 나타낸 도면이다.
도 12(c) 에서, 제 1 서브필드 (SF1) 의 직전 기간, 즉, 서브필드 (SF14) 의 소거 처리 (E) 의 종료 후에는, 행전극 (X 및 Y) 의 근방에 정극성의 전하, 열전극 (D) 의 근방에는 부극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 에는 모두 동일 극성 (정극성) 의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다. 여기서, 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조 구동 방식에서는, 도 9 에 나타낸 바와 같이, 서브필드 (SF1 내지 SF14) 중 어느 하나에서도 방전이 발생하지 않는다. 따라서, 도 12(c) 에 나타낸 바와 같이, 제 1 서브필드 (SF1) 내지 서브필드 (SF14) 의 기간에서, 제 1 서브필드 (SF1) 의 직전의 셀 상태, 즉, 방전 셀 내에서 행전극 (X 및 Y) 의 근방에는 모두 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 형성된 상태를 유지한다.
전술한 바와 같이, 도 11 에 나타낸 구동 방법에서는, 제 1 서브필드 (SF1) 에서만, 화소 데이터에 대응하여 선택적으로 방전 셀을 발광 셀 상태로 설정하기 위해, 열전극 (D) 에 인가하는 전압 (0 볼트) 보다 높은 전압 (주사 펄스 (SPW) 의 피크 전압) 을 행전극 (Y) 에 인가함으로써 벽전하 형성을 위한 방전 (기록 어드레스 방전) 이 발생한다. 따라서, 최후미의 서브필드 (SF14) 의 소거 처리 (E) 에서 소거 방전을 발생시키기 위해, 벽전하가 잔류하는 방전 셀에만 열전극 (D) 에 인가되는 전압보다 낮은 전압 (소거 펄스 (EP) 의 피크 전압) 을 행전극 (Y) 에 인가한 결과, 행전극 (Y) 근방에 정극성의 전하가 존재하는 상태이어도, 확실하게 기록 어드레스 방전을 발생시키는 것이 가능하게 된다.
또한, 이러한 구동 방법에 의하면, 도 9 에 나타낸 바와 같이, 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조 구동에서는 방전이 발생하지 않기 때문에, 암콘트라스트를 향상시키는 것이 가능하게 된다.
도 11 에 나타낸 실시형태에 따르면, 제 1 서브 필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 에서, 정극성의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되는 동안 0 볼트의 전압을 열전극 (D) 에 인가함으로써, 이들 행전극 (Y) 및 열전극 (D) 사이에서 기록 어드레스 방전이 발생한다.
그러나, 음극 어드레스 기록 처리 (WR) 에서 기록 어드레스 방전을 발생시킬 때에 열전극 (D) 에 인가하는 전압은 항상 0 볼트일 필요는 없으며, 도 13 에 나타낸 바와 같이 부극성의 전압이어도 된다. 즉, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "1" 인 경우에는 저전압 (0 볼트) 의 화소 데이터 펄스를 생성할 수도 있고, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "0" 인 경우에는 부극성의 전압을 갖는 화소 데이터 펄스를 생성한다. 그 다음, 어 드레스 드라이버 (6) 는, 이 화소 데이터 펄스를 각각의 표시 라인분씩 화소 데이터 펄스군 (RDP1 내지 RDPn) 으로 그룹화하고, 도 13 에 나타낸 바와 같이 순차로, PDP (10) 의 열전극 (D1 내지 Dm) 에 인가한다. 이 때, 도 13 에 나타낸 바와 같이, 부극성의 전압을 갖는 화소 데이터 펄스가 인가되는 열전극 (D) 과, 정극성의 주사 펄스 (SPWP) 가 인가되는 행전극 (Y) 과의 교차부의 방전 셀 내에서 전술한 바와 같은 기록 어드레스 방전이 발생한다. 한편, 정극성의 주사 펄스 (SPWP) 와 저전압 (0 볼트) 의 화소 데이터 펄스가 인가되는 방전 셀에서는, 기록 어드레스 방전은 발생하지 않는다. 이 때, 주사 펄스 (SPWP) 의 피크 전압으로서는, 열전극 (D) 이 0 볼트인 경우에도 방전이 발생하지 않을 정도의 전압을 이용한다. 즉, 도 13 에 나타낸 주사 펄스 (SPWP) 의 피크 전압은, 도 11 에 나타낸 주사 펄스 (SPW) 보다 낮다.
도 11 또는 도 13 에 나타낸 구동 방법에서는, 최후미의 서브필드 (SF14) 에서, 벽전하가 잔류하는 방전 셀에만 소거 방전을 발생시켜 그 벽전하를 소멸시키는 소거 처리 (E) 를 실행하고 있지만, 본 발명은 소거 처리 (E) 를 실행하지 않는 경우에도 적용 가능하다.
도 14 는 전술한 문제의 관점에서 본 발명의 또 다른 실시형태에 따른 발광 구동 포맷의 변형된 예를 나타내는 도면이다.
도 14 에 나타낸 발광 구동 포맷에서는, 도 10 에 나타낸 것과 유사하게, 1 필드 (또는 1 프레임) 표시 기간을 14 개의 서브필드 (SF1 내지 SF14) 로 분할하고, SF2 내지 SF14 각각에서는 양극 어드레스 소거 처리 (WD) 및 서스테인 처리 (I) 를 순차로 실행한다. 그러나, 도 14 에 나타낸 발광 구동 포맷에서는, 최후미의 서브필드 (SF14) 에는 소거 처리 (E) 가 포함되지 않는다. 또한, 제 1 서브필드 (SF1) 에서는, 음극 어드레스 기록 처리 (WR) 의 직후에 양극 어드레스 소거 처리 (WD) 를 실행하고 나서 서스테인 처리 (I) 를 실행하게 되어 있다.
도 15 는, 도 14 에 나타낸 발광 구동 포맷에 따라 어드레스 드라이버 (6), 제 1 서스테인 드라이버 (7) 및 제 2 서스테인 드라이버 (8) 각각이 PDP (10) 의 열전극 및 행전극쌍들에 대해 인가하는 각종 구동 펄스와, 그 인가 타이밍을 나타내는 도면이다.
도 15 에서, 제 1 서브필드 (SF1) 에서만 실시되는 음극 어드레스 기록 처리 (WR) 에서, 어드레스 드라이버 (6) 는, 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (RDB(1,1) 내지 RDB(n,m)) 에 대응하는 피크 전압을 갖는 화소 데이터 펄스를 생성한다. 예를 들면, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "1" 인 경우에는 정극성의 피크 전압을 갖는 화소 데이터 펄스를 생성하는 한편, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "0" 인 경우에는 저전압 (0 볼트) 의 화소 데이터 펄스를 생성한다. 그 다음, 어드레스 드라이버 (6) 는 이러한 화소 데이터 펄스를 각 표시 라인분씩 화소 데이터 펄스군 (RDP1 내지 RDPn) 으로 그룹화하고, 이를 도 15 에 나타낸 바와 같이 순차로 PDP (10) 의 열전극 (D1 내지 Dm) 에 인가한다. 또한, 음극 어드레스 기록 처리 (WR) 에서는, 제 2 서스테인 드라이버가, 화소 데이터 펄스군 (RDP1 내지 RDPn) 의 인가 타이밍과 동일 타이밍에서 정극성의 주사 펄스 (SPW) 를 발생시키고, 이를 도 15 에 나타낸 바와 같이 행전극 (Y1 내지 Yn) 에 순차로 인가한다. 이 때, 정극성의 주사 펄스 (SPW) 가 인가되는 행전극 (Y) 과, 저전압 (0 볼트) 의 화소 데이터 펄스가 인가되는 열전극 (D) 과의 교차부의 방전 셀에만 기록 어드레스 방전이 발생한다. 이와 같이, 기록 어드레스 방전이 발생한 방전 셀 내에서는 벽전하가 형성되고, 이 방전 셀은 발광 셀 상태로 설정된다. 한편, 주사 펄스 (SPW) 와 정극성의 피크 전압을 갖는 화소 데이터 펄스가 인가된 방전 셀에는 전술한 바와 같은 기록 어드레스 방전이 발생하지 않는다. 따라서, 그 방전 셀 내에는 벽전하가 형성되지 않고, 그 방전 셀은 소등 셀 상태로 설정된다.
다음으로, 제 1 서브필드 (SF1) 에서, 음극 어드레스 기록 처리 (WR) 의 직후에 실시되는 양극 어드레스 소거 처리 (WD) 에서는, 어드레스 드라이버 (6) 는, 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (RDB(1,1) 내지 RDB(n,m)) 에 대응하는 피크 전압을 갖는 화소 데이터 펄스를 생성한다. 예를 들면, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "1" 인 경우에는 정극성 의 피크 전압을 갖는 화소 데이터 펄스를 생성하는 한편, 논리 레벨 "0" 인 경우에는 그 피크 전압이 0 볼트가 되는 화소 데이터 펄스를 생성한다. 그 다음, 어드레스 드라이버 (6) 는, 이러한 화소 데이터 펄스를 각 표시 라인분씩 화소 데이터 펄스군 (DDP1 내지 DDPn) 으로 그룹화하고, 이를 도 15 에 나타낸 바와 같이 순차로, PDP (10) 의 열전극 (D1 내지 Dm) 에 인가한다. 또한, 양극 어드레스 소거 처리 (WD) 에서는, 제 2 서스테인 드라이버 (8) 가, 화소 데이터 펄스군 (DDP1 내지 DDPn) 의 인가 타이밍과 동일 타이밍에서 부극성의 주사 펄스 (SPD) 를 생성시키고, 이를 도 15 에 나타낸 바와 같이 행전극 (Y1 내지 Yn) 에 순차로 인가한다. 이 때, 부극성의 주사 펄스 (SPD) 가 인가된 행전극 (Y) 과, 저전압 (0 볼트) 의 화소 데이터 펄스가 인가된 열전극 (D) 과의 교차부의 방전 셀에만 소거 어드레스 방전이 발생한다. 즉, 방전 셀 내에서, 어드레스 전극으로서의 열전극 (D) 을 양극으로 충전하고, 행전극 (Y) 을 음극으로 충전한 상태에서, 행전극 (Y) 및 열전극 (D) 사이에서 소거 어드레스 방전이 발생한다. 한편, 주사 펄스 (SPD) 와 저전압의 화소 데이터 펄스가 인가된 방전 셀에서는 전술한 바와 같은 소거 어드레스 방전은 발생하지 않기 때문에, 방전 셀은 그 상태를 유지한다. 즉, 벽전하가 존재하는 경우에는 발광 상태, 벽전하가 존재하지 않는 경우에는 소등 셀 상태를 유지한다.
즉, 제 1 서브필드 (SF1) 에서는, 도 9 에 나타낸 바와 같이 화소 구동 데이 터 (GD) 의 제 1 비트가 논리 레벨 "1" 인 경우, 즉, 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조 구동이 행해질 때에는, 양극 어드레스 소거 처리 (WD) 에서 소거 어드레스 방전이 발생하고, 최저 휘도 이외의 계조 레벨을 표현하는 때에는 음극 어드레스 기록 처리 (WR) 에서 기록 어드레스 방전이 발생한다.
제 1 서브필드 (SF1) 의 서스테인 처리 (I), 및 서브필드 (SF2 내지 SF14) 의 양극 어드레스 소거 처리 (WD) 및 서스테인 처리 (I) 에서의 동작은, 도 10 및 도 11 에 나타낸 경우와 동일하며, 그 설명은 생략한다.
여기서, 도 14 및 도 15 에 나타낸 구동 방법에서는, 최후미의 서브필드 (SF14) 에서 서스테인 처리 (I) 의 직후에 소거 처리 (E) 를 실행하지 않는다. 따라서, 제 1 서브필드 (SF1) 의 직전의 기간에서는, 벽전하가 잔류하는 방전 셀과, 벽전하가 존재하지 않는 방전 셀이 혼재하게 된다. 이 때, 발광 셀 상태의 방전 셀 내에서는, 도 16(a) 에 나타낸 바와 같이, 행전극 (X) 에서는 정극성의 전하, 행전극 (Y) 에서는 부극성의 전하, 열전극 (D) 에서는 정극성의 전하가 각각 형성된 상태가 된다. 한편, 소등 셀 상태의 방전 셀 내에서는, 도 16(b) 에 나타낸 바와 같이, 행전극 (X 및 Y) 에는 동일한 정극성의 전하, 열전극 (D) 에는 부극성의 전하가 형성된다.
도 17(a) 내지 도 17(c) 는, 제 1 서브필드 (SF1) 직전의 방전 셀의 상태가 도 16(a) 와 같이 발광 셀 상태인 경우에서, 단위 표시 기간 내에서의 각 방전 셀 내의 열전극 (D), 행전극 (X 및 Y) 상에 형성된 전하 극성의 변화를 모식적으로 표 현하는 도면이다.
도 17(a) 는, 도 9 에 나타낸 바와 같이 고휘도를 표현하기 위한 15 계조 구동 방식의 경우 방전 셀의 전하 극성의 변화를 나타낸다.
15 계조 구동 방식에서는, 도 9 에 나타낸 바와 같이, 제 1 서브필드 (SF1) 에서 기록 어드레스 방전 (이중 원으로 나타냄) 을 발생시키기 위해, 음극 어드레스 기록 처리 (WR) 에서, 정극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 0 볼트 전압의 화소 데이터 펄스 (RDP) 가 열전극 (D) 에 인가된다. 그러나, 이 때, 방전 셀은 도 16(a) 에 나타낸 바와 같이 발광 셀 상태, 즉 행전극 (Y) 에는 부극성의 전하, 열전극 (D) 에는 정극성의 전하가 형성된 상태이기 때문에 (즉, 행전극 (Y) 에는 부극성의 전하가, 열전극 (D) 에는 정극성의 전하가 형성되어 있기 때문에), 기록 어드레스 방전은 방전 셀에서 발생하지 않는다. 따라서, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 의 종료 후에도, 도 17(a) 에 나타낸 바와 같이, 행전극 (Y) 에는 부극성, 행전극 (X) 에는 정극성, 열전극 (D) 에는 정극성의 전하가 각각 형성된 상태가 유지된다. 이어서, 제 1 서브필드 (SF1) 의 양극 어드레스 소거 처리 (WD) 에서는, 부극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 0 볼트 전압의 화소 데이터 펄스 (DDP) 가 열전극 (D) 에 인가된다. 따라서, 양극 어드레스 소거 처리 (WD) 에서는 방전은 발생하지 않고, 양극 어드레스 소거 처리 (WD) 의 종료 후에도, 행전극 (Y) 에는 부극 성, 행전극 (X) 에는 정극성, 열전극 (D) 에는 정극성의 전하가 각각 형성된 상태가 유지된다. 서브필드 (SF1 내지 SF14) 각각의 서스테인 처리 (I) 에서는 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 교호 인가될 때마다, 방전 셀 내에서 행전극 (X) 및 행전극 (Y) 사이에 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 행전극 (Y) 에 인가되는 서스테인 펄스 (IPY) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후에는, 방전 셀 내에서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 의 근방에는 정극성의 전하가 각각 형성되어 있다. 즉, 15 계조 구동 방식에 의하면, 최후미의 서브필드 (SF14) 의 서스테인 처리 (I) 종료 직후, 방전 셀 내에서는, 도 17(a) 에 나타낸 바와 같이, 행전극 (Y) 근방에는 부극성, 행전극 (X) 근방에는 정극성, 열전극 (D) 근방에는 정극성의 전하가 유지된다.
도 17(b) 는, 도 9 에 나타낸 제 2 계조 내지 제 14 계조의 구동이 실시되는 경우에서의 방전 셀 내에서의 전하 극성의 변화를 나타낸다.
이러한 계조 구동 방식에서는, 도 9 에 나타낸 바와 같이 제 1 서브필드 (SF1) 에서 기록 어드레스 방전 (이중 원으로 나타냄) 을 발생시키기 위해, 음극 어드레스 기록 처리 (WR) 에서, 정극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 0 볼트의 화소 데이터 펄스 (RDP) 가 열전극 (D) 에 인가된다. 그러나, 이 때, 방전 셀은 도 16(a) 에 나타낸 바와 같이 발광 셀 상태이기 때문에 (즉, 행전극 (Y) 에 부극성의 전하, 열전극 (D) 에는 정극성의 전하가 형성된 상태이기 때문에), 기록 어드레스 방전은 방전 셀에서 발생하지 않는다. 따라서, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 종료 후에도, 도 17(b) 와 같이, 행전극 (Y) 에는 부극성, 행전극 (X) 에는 정극성, 열전극 (D) 에는 정극성의 전하가 유지된다. 이어서, 제 1 서브필드 (SF1) 의 양극 어드레스 소거 처리 (WD) 에서는, 부극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 0 볼트의 화소 데이터 펄스 (DDP) 가 열전극 (D) 에 인가된다. 따라서, 양극 어드레스 소거 처리 (WD) 에서는 방전은 발생하지 않고, 양극 어드레스 소거 처리 (WD) 의 종료 직후에도, 행전극 (Y) 에는 부극성, 행전극 (X) 에는 정극성, 열전극 (D) 에는 정극성의 전하가 유지된다. 제 1 서브필드 (SF1) 의 서스테인 처리 (I) 에서는 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 교호 인가될 때마다, 방전 셀에서 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 행전극 (Y) 에 인가되는 서스테인 펄스 (IPY)가 최종의 것이다. 따라서, 서스테인 처리 (I) 종료 후에는, 방전 셀 내에서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성되어 있다. 이 경우, 도 9 에 나타낸 바와 같이, 제 2 내지 제 14 계조의 구동에서는 SF2 내지 SF14 중 하나의 서브 필드의 양극 어드레 스 소거 처리 (WD) 에서 소거 어드레스 방전 (검은 원으로 나타냄) 이 발생한다. 즉, 서브필드 (SF2 내지 SF14) 중 하나의 서브필드의 양극 어드레스 소거 처리 (WD) 에서는, 주사 펄스 (SPD) 에 의해 행전극 (Y) 에 인가된 부극성의 전압, 및 화소 데이터 펄스 (DP) 에 의해 열전극 (D) 에 인가된 정극성의 전압에 대응하여, 방전 셀의 열전극 (D) 을 양극으로 충전한 상태에서, 열전극 (D) 및 행전극 (Y) 사이에서 소거 어드레스 방전이 발생한다. 이와 같이, 하나의 서브필드의 양극 어드레스 소거 처리 (WD) 의 종료 후에는, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 정극성의 전하가 형성되어 있고, 열전극 (D) 의 근방에는 부극성의 전하가 형성된다. 이 때, 행전극 (X 및 Y) 에는 서로 동일한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다. 따라서, 소거 어드레스 방전이 발생하기 직전까지 서브필드 (SF2 내지 SF14) 각각의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호 인가될 때마다, 방전 셀 내에서의 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 각 서브필드의 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 행전극 (Y) 에 인가되는 서스테인 펄스 (IPY) 가 최종의 것이 된다. 따라서, 각 서스테인 처리 (I) 의 종료 후에는, 방전 셀 내에서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성되어 있다. 한편, 소 거 어드레스 방전이 발생한 서브필드 및 이에 후속하는 서브필드의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호 인가되어도 서스테인 방전은 발생하지 않는다. 따라서, 각 서브필드의 서스테인 처리 (I) 의 종료 후에는, 도 17(b) 에 나타낸 바와 같이 방전 셀 내에서 행전극 (X 및 Y) 의 근방에는 모두 정극성의 전하가 형성되고, 열전극 (D) 근방에는 부극성의 전하가 형성되어 있다.
도 17(c) 는, 도 9 에 나타낸 바와 같이 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조의 구동이 실시되는 경우의 방전 셀 내에서의 전하의 극성의 변화를 나타내는 도면이다.
제 1 계조 구동 방식에서는, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 에서, 정극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스 (RDP) 가 열전극 (D) 에 인가된다. 따라서, 음극 어드레스 기록 처리 (WR) 에서는, 기록 어드레스 방전은 발생하지 않고, 이 음극 어드레스 기록 처리 (WR) 종료 후에도, 도 17(c) 에 나타낸 바와 같이, 행전극 (Y) 에는 부극성, 행전극 (X) 에는 정극성, 열전극 (D) 에는 정극성의 전하가 각각 형성되어 있다. 이어서, 제 1 서브필드 (SF1) 의 양극 어드레스 소거 처리 (WD) 에서는, 부극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 정극성의 전압의 화소 데이터 펄스 (DDP) 가 열전극 (D) 에 인가된다. 따라서, 양극 어드레스 소거 처리 (WD) 에서는, 열전극 (D) 을 양극으로 충전하고, 행전극 (Y) 을 음극으로 충전한 상태에서 이들 열전극 (D) 및 행전극 (Y) 사이에서 어드레스 소거 방전이 발생한다. 이에 의해, 제 1 서브필드 (SF1) 의 양극 어드레스 소거 처리 (WD) 종료 후, 방전 셀은, 그 행전극 (Y 및 X) 에 모두 정극성의 전하, 열전극 (D) 에는 부극성의 전하가 각각 형성된 소등 셀 상태가 된다. 따라서, 제 1 서브필드 (SF1) 의 양극 어드레스 소거 처리 (WD) 의 종료 후에는, 방전이 발생하지 않기 때문에, 방전 셀은 최후미의 서브필드 (SF14) 까지, 도 16(a) 및 도 16(b) 에 나타낸 바와 같이, 소등 셀 상태를 유지한다. 즉, 행전극 (X 및 Y) 에는 모두 정극성의 전하, 열전극 (D) 에는 부극성의 전하가 형성된 상태가 유지된다.
도 18(a) 내지 도 18(c) 의 각각에는, 제 1 서브필드 (SF1) 의 직전의 기간에서의 방전 셀 내의 상태가 도 16(b) 에 나타낸 바와 같이 소등 셀 상태인 경우에서, 각 방전 셀 내의 열전극 (D), 행전극 (X 및 Y) 각각의 전하 극성의 변화를 모식적으로 나타내고 있다.
도 18(a) 는, 도 9 에 나타낸 바와 같이 최대 휘도 레벨을 표현하는 15 계조의 구동이 실시되는 경우에서의 방전 셀 내에서 전하 극성의 변화를 나타내고 있다.
15 계조 구동 방식에서는, 도 9 에 나타낸 바와 같이 제 1 서브 필드 (SF1) 에서 기록 어드레스 방전 (이중 원으로 나타냄) 을 발생시키기 위해, 음극 어드레스 기록 처리 (WR) 에서, 정극성 전압의 주사 펄스 (SPW) 를 행전극 (Y) 에 인가하 고, 0 볼트 전압의 화소 데이터 펄스 (RDP) 를 열전극 (D) 에 인가한다. 이 때, 방전 셀은 도 16(b) 에 나타낸 바와 같이 소등 셀 상태 (즉, 행전극 (X 및 Y) 에는 모두 정극성의 전하, 열전극 (D) 에는 부극성의 전하가 형성된 상태) 이기 때문에, 열전극 (D) 을 음극으로 충전한 상태에서, 행전극 (Y) 및 열전극 (D) 사이에서 기록 어드레스 방전이 발생한다. 따라서, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 의 종료 후, 도 18(a) 에 나타낸 바와 같이, 행전극 (Y) 에는 부극성, 행전극 (X) 에는 정극성, 열전극 (D) 에는 정극성의 전하가 각각 형성된다. 이어서, 제 1 서브필드 (SF1) 의 양극 어드레스 소거 처리 (WD) 에서는, 부극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 0 볼트 전압의 화소 데이터 펄스 (DDP) 가 열전극 (D) 에 인가된다. 따라서, 양극 어드레스 소거 처리 (WD) 에서는 방전이 발생하지 않고, 양극 어드레스 소거 처리 (WD) 의 종료 후에도, 행전극 (Y) 에는 부극성, 행전극 (X) 에는 정극성, 열전극 (D) 에는 정극성의 전하가 각각 형성된 상태를 유지한다. 서브필드 (SF1 내지 SF14) 각각의 서스테인 처리 (I) 에서는 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 교호 인가될 때마다, 방전 셀 내에서 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 행전극 (Y) 에 인가되는 서스테인 펄스 (IPY) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후, 방전 셀 내에 서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 의 근방에는 정극성의 전하가 각각 형성된다. 즉, 15 계조의 구동에 의하면, 최후미의 서브필드 (SF14) 의 서스테인 처리 (I) 의 종료 직후, 방전 셀 내에는, 도 18(a) 에 나타낸 바와 같이, 행전극 (Y) 에는 부극성, 행전극 (X) 에는 정극성, 열전극 (D) 에는 정극성의 전하가 각각 형성된다.
도 18(b) 는, 도 9 에 나타낸 바와 같이 제 2 계조 내지 제 14 계조의 구동 방식의 경우에서의 방전 셀 내에서 전하 극성의 변화를 나타낸다.
이러한 계조 구동 방법에서는, 도 9 에 나타낸 바와 같이 제 1 서브필드 (SF1) 에서 기록 어드레스 방전 (이중 원으로 나타냄) 을 발생시키기 위해, 음극 어드레스 기록 처리 (WR) 에서 정극성 전압의 주사 펄스 (SPW) 를 행전극 (Y) 에 인가하고, 0 볼트 전압의 화소 데이터 펄스 (RDP) 를 열전극 (D) 에 인가한다. 이 때, 방전 셀은 도 16(b) 에 나타낸 바와 같이 소등 셀 상태, 즉, 행전극 (Y 및 X) 에는 모두 정극성의 전하, 열전극 (D) 에는 부극성의 전하가 형성된 상태이기 때문에 (즉, 행전극 (X 및 Y) 에는 모두 정극성, 열전극 (D) 에는 부극성의 전하가 형성되어 있기 때문에), 열전극 (D) 을 음극으로 충전한 상태에서, 행전극 (Y) 및 열전극 (D) 사이에서 기록 어드레스 방전이 발생한다. 따라서, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 의 종료 후, 도 18(b) 에 나타낸 바와 같이, 행전극 (Y) 에는 부극성, 행전극 (X) 에는 정극성, 열전극 (D) 에는 정극성의 전하가 각각 형성된 상태가 된다. 이어서, 제 1 서브필드 (SF1) 의 양극 어드 레스 소거 처리 (WD) 에서는, 부극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 0 볼트의 화소 데이터 펄스 (DDP) 가 열전극 (D) 에 인가된다. 따라서, 양극 어드레스 소거 처리 (WD) 에서는 방전은 발생하지 않고, 양극 어드레스 소거 처리 (WD) 의 종료 직후에도, 행전극 (Y) 에는 부극성, 행전극 (X) 에는 정극성, 열전극 (D) 에는 정극성의 전하가 유지된다. 제 1 서브필드 (SF1) 의 서스테인 처리 (I) 에서는 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 교호 인가될 때마다, 방전 셀 내에서 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 행전극 (Y) 에 인가되는 서스테인 펄스 (IPY) 가 최종의 것이 된다. 따라서, 서스테인 처리 (I) 의 종료 후, 방전 셀 내에서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성된다. 이 경우, 도 9 에 나타낸 바와 같이, 제 2 내지 제 14 계조의 구동에서는 서브필드 (SF2 내지 SF14) 중 하나의 서브필드의 양극 어드레스 소거 처리 (WD) 에서 소거 어드레스 방전 (검은 원으로 나타냄) 이 발생한다. 즉, 서브필드 (SF2 내지 SF14) 중 하나의 서브필드의 양극 어드레스 소거 처리 (WD) 는, 부극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스 (DP) 가 열전극 (D) 에 인가되는 것에 대응하여 열전극 (D) 을 양극으로 충전한 상태에서, 열전극 (D) 및 행전극 (Y) 사이 에서 소거 어드레스 방전이 발생한다. 이에 의해, 하나의 서브필드의 양극 어드레스 소거 처리 (WD) 의 종료 후, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 정극성의 전하가 형성되고, 열전극 (D) 근방에는 부극성의 전하가 형성된다. 이 때, 행전극 (X 및 Y) 에는 동일 극성의 전하가 형성되어 있기 때문에 방전 셀은 소등 셀 상태이다. 따라서, 소거 어드레스 방전이 발생하기 직전까지의 기간에서 서브필드 (SF2 내지 SF14) 각각의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호 인가될 때마다, 방전 셀 내의 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 각 서브필드의 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 행전극 (Y) 에 인가되는 서스테인 펄스 (IPY) 가 최종의 것이다. 따라서, 각 서스테인 처리 (I) 의 종료 후, 방전 셀 내에서 행전극 (X) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성된다. 한편, 소거 어드레스 방전이 발생하는 서브필드 및 그 후속하는 서브필드의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호 인가되어도, 서스테인 방전은 발생하지 않는다. 따라서, 각 서브필드의 서스테인 처리 (I) 의 종료 후에는, 도 18(b) 와 같이 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 정극성의 전하가 형성되고, 열전극 (D) 근방에는 부극성의 전하가 형성되어 있다.
도 18(c) 는, 도 9 에 나타낸 바와 같이 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조의 구동이 실시되는 경우의 방전 셀 내에서 전하 극성의 변화를 나타낸다.
이러한 제 1 계조 구동 방식에서는, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 에서, 정극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스 (RDP) 가 열전극 (D) 에 인가된다. 그러나, 기록 어드레스 방전은 음극 어드레스 기록 처리 (WR) 에서 발생하지 않는다. 따라서, 이 음극 어드레스 기록 처리 (WR) 종료 후에도, 도 18(c) 와 같이 방전 셀 내의 행전극 (Y 및 X) 에는 정극성, 열전극 (D) 에는 부극성의 전하가 각각 형성된 소등 셀 상태를 유지한다. 이어서 제 1 서브필드 (SF1) 의 양극 어드레스 소거 처리 (WD) 에서, 부극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스 (DDP) 가 열전극 (D) 에 인가된다. 그러나, 어드레스 소거 방전은 양극 어드레스 소거 처리 (WD) 에서 발생하지 않는다. 즉, 제 1 서브필드 (SF1) 의 양극 어드레스 소거 처리 (WD) 의 종료 후에도, 도 18(c) 와 같이, 방전 셀은, 행전극 (Y 및 X) 에는 모두 정극성의 전하, 열전극 (D) 에는 부극성의 전하가 형성된 소등 셀 상태를 유지한다. 그 후, 최후미의 서브필드 (SF14) 까지, 도 18(c) 에 나타낸 바와 같이, 방전 셀은 소등 셀 상태를 유지한다. 즉, 행전극 (X 및 Y) 에는 모두 정극성의 전하, 열전극 (D) 에는 부극성의 전하가 유지된다.
전술한 바와 같이, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 의 직후에 도 15 에 나타낸 바와 같이, 양극 어드레스 소거 처리 (WD) 가 실행된다. 이 구동 방법에 의하면, 제 1 서브필드 (SF1) 의 직전까지의 방전 셀 내에서 열전극 (D), 행전극 (X 및 Y) 각각의 전하 극성의 상태가, 도 16(a) 또는 도 16(b) 의 어느 하나의 상태이어도 각종 방전을 확실히 발생시키는 것이 가능하게 된다. 즉, 제 1 서브필드 (SF1) 의 직전까지의 방전 셀 내에서 열전극 (D), 행전극 (X 및 Y) 각각의 전하 극성을 도 16(a) 에 나타낸 바와 같은 상태로 설정하는 소거 처리 (E) 를 실행하지 않아도, 도 11 에 나타낸 구동과 유사하게, 각종 방전을 확실하게 발생시켜, 암콘트라스트를 향상시킨 표시 구동을 실시하는 것이 가능하게 된다.
도 15 에 나타낸 구동 방법을 실시할 때, 양극 어드레스 소거 처리 (WD) 에서 열전극 (D) 에 인가될 화소 데이터 펄스의 전압의 극성을 도 13 에 나타낸 바와 같이 부극성으로 할 수도 있다. 이 때, 도 13 에 나타낸 주사 펄스 (SPWP) 와 유사하게, 양극 어드레스 기록 처리 (WR) 에서 행전극 (Y) 에 인가될 주사 펄스 (SPW) 의 피크 전압은, 열전극 (D) 이 0 볼트를 가질 때에 방전이 발생하지 않는 값으로 감소된다.
전술한 실시형태에서, 도 9 에 나타낸 바와 같이, 15 종류의 발광 구동 패턴에 의해 15 계조 구동을 실시하도록 하고 있지만, 도 14 에 나타낸 발광 구동 포맷 을 채용한 경우에는, 16 계조 구동 방식 (이는 15 계조의 구동에 1 계조분을 더한 것이다) 을 실시하는 것이 가능하다.
즉, 전체 서브필드 (SF1 내지 SF14) 중에서 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 및 양극 어드레스 소거 처리 (WD) 에만 각각 어드레스 기록 방전 및 어드레스 소거 방전을 발생시키는 발광 구동 패턴을, 도 9 에 나타낸 바와 같이 15 종류의 발광 구동 패턴에 추가하고 있다.
도 19 는 이러한 발광 구동 패턴에 기초한 구동을 실시하는 경우에 각 방전 셀 내에서 열전극 (D) 및 행전극 (X 및 Y) 에 형성되는 전하의 극성 변화를 나타내는 도면이다.
도 19 에 나타낸 바와 같이, 이 새로운 발광 구동 패턴에 의하면, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WR) 에서, 열전극 (D) 을 음극으로 충전한 상태에서 기록 어드레스 방전이 발생하고, 열전극 (D) 근방에는 정극성의 전하, 행전극 (Y) 근방에는 부극성의 전하, 행전극 (X) 에는 정극성의 전하가 각각 형성된다. 다음으로, 제 1 서브필드 (SF1) 의 양극 어드레스 소거 처리 (WD) 에서, 열전극 (D) 을 양극으로 충전한 상태에서 소거 어드레스 방전이 발생하고, 열전극 (D) 근방에는 부극성의 전하, 행전극 (Y 및 X) 에는 모두 정극성의 전하가 각각 형성된다. 따라서, 서브필드 (SF1 내지 SF14) 각각의 서스테인 처리 (I) 에서, 정극성의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 인가되어도 서스테인 방전은 발생하지 않는다. 따라서, 제 1 서브필드 (SF1) 부터 최후미 서브필드 (SF14) 까지의 범위의 기간에서, 도 19 에 나타낸 바와 같이, 행전극 (X 및 Y) 에 모두 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 형성된 소등 셀 상태가 유지된다. 이와 같이, 전술한 구동 방법에 의하면, 제 1 서브필드 (SF1) 부터 최후미 서브필드 (SF14) 까지의 범위의 기간에서, 서스테인 방전이 발생하지 않고, 어드레스 기록 방전 및 어드레스 소거 방전에 수반하는 방전만이 실시되기 때문에, 도 9 에 나타낸 제 1 계조와 제 2 계조 사이의 계조에 대응하는 휘도 레벨을 표현할 수 있고, 그에 의해, 암휘도를 표현할 때의 분해능이 높아진다. 이 새로운 발광 구동 패턴에 기초한 구동 방법을 실시하기 위해서는, 실시 직전의 기간 (즉, 이전 프레임의 최후미 서브필드 (SF14) 후의 기간) 에서 방전 셀 내에서의 전하 극성의 상태는 도 16(b) 에 나타낸 바와 같은 상태일 필요가 있다. 따라서, 이러한 새로운 발광 구동 패턴을 실시하기 위해서는, 구동 제어 회로 (2) 에서 서브필드 (SF14) 종료 후의 방전 셀 내에서의 전하 극성의 상태가 도 16(b) 와 같은 상태인지 여부를 판단할 필요가 있다. 구동 제어 회로 (2) 는, 전하 극성이 도 16(b) 와 같은 상태인 경우에는 전술한 바와 같이 제 1 서브필드 (SF1) 에서 어드레스 기록 방전 및 어드레스 소거 방전을 모두 발생시킬 구동을 실시한다. 전하가 도 16(b) 에 나타낸 것과 같은 극성 상태에 있지 않은 경우에는, 구동 제어 회로 (2) 는 도 9 의 제 2 계조구동을 실시한다. 최후미의 서브필드 (SF14) 에서 도 10 에 나타낸 바와 같은 소거 처리 (E) 를 실행하는 경우에는, 최후미 서브필드 (SF14) 종료 후의 방전 셀 내에서의 전하 극성 상태는 도 16(b) 에 나타낸 바와 같은 상태로 되기 때문에, 전술한 바와 같은 구동 제어 회로 (2) 에 의한 제어는 불 필요해진다.
전술한 실시형태에서는, 방전 셀을 화소 데이터에 대응하는 상태로 설정함에 있어서, 방전 셀을 소등 셀 상태로부터 발광 셀 상태로 변화시키는 경우에는 열전극 (D) 을 음극으로 충전한 상태에서 행전극 (Y) 및 열전극 (D) 사이에서 기록 어드레스 방전 (음극 어드레스 기록 처리 (WR)) 을 발생시킨다. 한편, 방전 셀을 발광 셀 상태로부터 소등 셀 상태로 변화시키는 경우에는 열전극 (D) 을 양극으로 충전한 상태에서 행전극 (Y) 및 열전극 (D) 사이에서 소거 어드레스 방전 (양극 어드레스 소거 처리 (WD)) 을 발생시킨다.
그러나, 방전 셀을 소등 셀 상태로부터 발광 셀 상태로 변화시키는 경우에는 열전극 (D) 을 양극으로 충전시킨 상태에서 행전극 (Y) 및 열전극 (D) 사이에서 기록 어드레스 방전을 발생시킬 수도 있다. 한편, 방전 셀을 발광 셀 상태로부터 소등 셀 상태로 변화시키는 경우에는 열전극 (D) 을 음극으로 충전시킨 상태에서 행전극 (Y) 및 열전극 (D) 사이에서 소거 어드레스 방전을 발생시키도록 할 수도 있다.
도 20 은, 전술한 점들을 고려하여 만들어진 발광 구동 포맷의 일예를 나타내는 도면이다.
도 20 에 나타낸 발광 구동 포맷에서는, 도 10 에 나타낸 것과 유사하게, 1 필드 (또는 1 프레임) 표시 기간의 14 개의 서브필드 (SF1 내지 SF14) 각각에서 서브필드 각각의 휘도 가중 팩터와 관련하여 할당된 발광 회수에 대응하는 회수만큼 발광시키는 발광 셀 상태의 방전 셀을 서스테인 방전시키는 서스테인 처리 (I) 를 실행한다. 이 때, 제 1 서브필드 (SF1) 에서는, 양극 어드레스 기록 처리 (WQR), 나머지 서브필드 (SF2 내지 SF14) 각각에서는 음극 어드레스 소거 처리 (WQD) 를 각각 실행한다. 최후미의 서브필드 (SF14) 에서만 소거 처리 (EQ) 를 실행한다.
도 21 은, 도 20 에 나타낸 발광 구동 포맷에 따라 어드레스 드라이버 (6), 제 1 서스테인 드라이버 (7) 및 제 2 서스테인 드라이버 (8) 각각이 PDP (10) 의 열전극 및 행전극쌍에 인가하는 각종 구동 펄스와, 그 인가 타이밍을 나타내는 도면이다.
도 21 에서, 서브필드 (SF1) 에서만 실시되는 양극 어드레스 기록 처리 (WQR) 에서는, 어드레스 드라이버 (6) 는, 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (RDB(1,1) 내지 RDB(n,m)) 에 대응하는 피크 전압을 갖는 화소 데이터 펄스를 발생시킨다. 예를 들면, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "0" 인 경우에는 정극성의 피크 전압을 갖는 화소 데이터 펄스를 발생시키는 한편, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "1" 인 경우에는 그 피크 전압이 0 볼트가 되는 화소 데이터 펄스를 발생시킨다. 그 다음, 어드레스 드라이버 (6) 는, 화소 데이터 펄스를 각 표시 라인분씩 화소 데이터 펄스군 (RDP1 내지 RDPn) 으로 그룹화하고, 이를 도 21 에 나타낸 바와 같이 순차로 PDP (10) 의 열전극 (D1 내지 Dm) 에 인가한다. 또한, 양극 어드레스 기록 처리 (WQR) 에서는, 제 2 서스테인 드라이버 (8) 가, 화소 데이터 펄스군 (RDP1 내지 RDPn) 의 인가 타이밍과 동일 타이밍에서 부극성의 주사 펄스 (SPW) 를 발생시키고, 이를 도 21 에 나타낸 것과 같이 행전극 (Y1 내지 Yn) 에 순차로 인가한다. 이 때, 전술한 바와 같이 부극성의 주사 펄스 (SPW) 가 인가되는 행전극 (Y) 과, 정극성의 피크 전압을 갖는 고전압의 화소 데이터 펄스가 인가되는 열전극 (D) 과의 교차부의 방전 셀에만 기록 어드레스 방전이 발생한다. 즉, 방전 셀 내에서, 어드레스 전극으로서의 열전극 (D) 을 양극으로 충전하고 행전극 (Y) 을 음극으로 충전한 상태에서, 행전극 (Y) 및 열전극 (D) 사이에서 기록 어드레스 방전이 발생한다. 기록 어드레스 방전이 발생한 방전 셀 내에는 벽전하가 형성되고, 이 방전 셀은 발광 셀 상태로 설정된다. 한편, 주사 펄스 (SPW) 와 저전압 (0 볼트) 의 화소 데이터 펄스가 인가된 방전 셀에는 전술한 바와 같은 기록 어드레스 방전은 발생하지 않는다. 따라서, 그 방전 셀 내에서는 벽전하가 형성되지 않고, 그 방전셀은 후술하는 서스테인 처리 (I) 에서 서스테인 방전이 불가능하게 되는 소등 셀 상태로 설정된다.
여기서, 양극 어드레스 기록 처리 (WQR) 에서 기록 어드레스 방전이 발생하는지 여부는, 도 9 에 나타낸 화소 구동 데이터 (GD) 의 제 1 비트의 논리 레벨에 의존한다. 이 때, 화소 구동 데이터 (GD) 의 제 1 비트는, 도 9 에 나타낸 바 와 같이, 다계조 처리 화소 데이터 (PDS) 가 "0000", 즉, 휘도 레벨 "0" 을 나타내는 경우에는 논리 레벨 "0" 으로 되고, 휘도 레벨 "0" 이외의 휘도 레벨을 나타내는 경우에는 논리 레벨 "1" 이 된다. 그 다음, 화소 구동 데이터 (GD) 의 제 1 비트가 논리 레벨 "0" 인 경우에 한해 기록 어드레스 방전이 발생한다.
이와 같이, 양극 어드레스 기록 처리 (WQR) 에서는, 휘도 레벨 "0" 보다 고휘도를 표현하는 화소 데이터에 대응하는 방전 셀에 대해서는 정극성의 피크 전압을 갖는 화소 데이터 펄스를 인가함으로써 기록 어드레스 방전을 발생시키고, 이 방전 셀을 발광 셀 상태로 설정한다. 한편, 휘도 레벨 "0" 을 표현하는 화소 데이터에 대응하는 방전 셀에는 저전압 (0 볼트) 을 갖는 화소 데이터 펄스를 인가함으로써 기록 어드레스 방전이 발생하지 않도록 하여, 이 방전 셀을 소등 셀 상태로 설정한다. 즉, 휘도 레벨 "0" 을 표현할 때에는 기본적으로 방전 셀을 발광 셀 상태로 설정할 필요는 없기 때문에, 이 방전 셀에 대해서는 기록 어드레스 방전이 발생하지 않도록 저전압의 화소 데이터 펄스를 인가한다. 이에 의해, 휘도 레벨 "0" 을 표현할 때에도 전체 방전 셀에 대해서 벽전하를 형성하기 위한 어드레스 방전을 발생시키도록 한 구동을 실시하는 경우에 비해, 암콘트라스트를 향상시키는 것이 가능하게 된다.
한편, 도 21 에서, 나머지 서브필드 (SF2 내지 SF14) 각각에서 실시되는 음극 어드레스 소거 처리 (WQD) 에서는, 어드레스 드라이버 (6) 는, 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (DB(1,1) 내지 DB(n,m)) 에 대응하는 피크 전압을 갖 는 화소 데이터 펄스를 생성한다. 예를 들어, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (DB) 가 논리 레벨 "1" 인 경우에는 그 피크 전압이 0 볼트가 되는 화소 데이터 펄스를 생성하는 한편, 화소 구동 데이터 비트 (DB) 가 논리 레벨 "0" 인 경우에는 정극성의 피크 전압을 갖는 화소 데이터 펄스를 생성한다. 그 다음, 어드레스 드라이버 (6) 는, 이 화소 데이터 펄스를 각 표시 라인분씩 화소 데이터 펄스군 (DP1 내지 DPn) 으로 그룹화하고, 이를 도 21 에 나타낸 바와 같이 순차로 PDP (10) 의 열전극 (D1 내지 Dm) 에 인가한다. 또한, 양극 어드레스 기록 처리 (WQR) 에서는, 제 2 서스테인 드라이버 (8) 가, 화소 데이터 펄스군 (DP1 내지 DPn) 의 인가 타이밍과 동일 타이밍에서 부극성의 주사 펄스 (SPD) 를 발생시키고, 이를 도 21 에 나타낸 바와 같이 행전극 (Y1 내지 Yn) 에 순차로 인가한다. 이 때, 정극성의 주사 펄스 (SPD) 가 인가되는 행전극 (Y) 과, 피크 전압이 0 볼트인 화소 데이터 펄스가 인가되는 열전극 (D) 과의 교차부의 방전 셀에만 소거 어드레스 방전이 발생한다. 즉, 방전 셀 내에서, 어드레스 전극으로서의 열전극 (D) 을 음극으로 충전하고, 행전극 (Y) 을 양극으로 충전한 상태에서 행전극 (Y) 및 열전극 (D) 사이에서 소거 어드레스 방전이 발생한다. 이와 같이, 소거 어드레스 방전이 발생함으로써 방전 셀 내에 잔류하고 있던 벽전하가 소거되고, 이 방전 셀은 소등 셀 상태로 설정된다. 한편, 주사 펄스 (SPD) 와 정극성의 피크 전압을 갖는 화소 데이터 펄스가 인가된 방전 셀에는 전술한 바와 같은 소거 어드 레스 방전은 발생하지 않기 때문에, 이 방전 셀은 그 직전까지의 상태를 유지한다. 즉, 방전 셀은 벽전하가 존재하는 경우에는 발광 셀 상태, 벽전하가 존재하지 않는 경우에는 소등 셀 상태를 유지한다.
여기서, 음극 어드레스 소거 처리 (WQD) 에서 소거 어드레스 방전이 발생하는지 여부는, 도 9 에 나타낸 바와 같이 서브필드 (SF2 내지 SF14) 에 대응하는 화소 구동 데이터 (GD) 의 제 2 내지 제 14 비트 각각의 논리 레벨에 의존한다. 즉, 화소 구동 데이터 (GD) 의 대응 비트가 논리 레벨 "1" 인 경우에만, 화소 구동 데이터 (GD) 의 비트에 대응하는 서브필드 (SF) 의 음극 어드레스 소거 처리 (WQD) 에서 소거 어드레스 방전이 발생한다.
다음으로, 서브필드 (SF1 내지 SF14) 각각에서 실시되는 서스테인 처리 (I) 에서는, 제 1 서스테인 드라이버 (7) 및 제 2 서스테인 드라이버 (8) 각각이, 도 21 에 나타낸 바와 같이 행전극 (Y1 내지 Yn 및 X1 내지 Xn) 에 대하여 교호로 정극성의 서스테인 펄스 (IPY 및 IPX) 를 반복적으로 인가한다. 이 때, 각 서스테인 처리 (I) 에서 인가할 서스테인 펄스 (IP) 의 회수는, 각 서브필드의 계조 휘도의 가중 팩터에 기초하여 결정된다. 예를 들어, 제 1 서브필드 (SF1) 에서의 발광 실시 회수를 "1" 로 한 경우, 각 서브필드의 서스테인 처리 (I) 에서 발광 회수는 도 20 에 나타낸 바와 같이,
SF1: 1
SF2: 3
SF3: 5
SF4: 8
SF5: 10
SF6: 13
SF7: 16
SF8: 19
SF9: 22
SF10: 25
SF11: 28
SF12: 32
SF13: 35
SF14: 39
가 된다.
이러한 서스테인 처리 (I) 의 실행에 의해, 벽전하가 잔류한 상태인 방전 셀, 즉, 발광 셀 상태인 방전 셀 만이, 서스테인 펄스 (IPX 및 IPY) 가 인가될 때마다 서스테인 방전한다. 이 경우, 전술한 회수 (기간) 만큼 그 서스테인 방전에 수반하는 발광을 반복한다.
다음으로, 1 필드 (또는 1 프레임) 표시 기간의 최후미의 서브필드 (SF14) 에서만 실시되는 소거 처리 (EQ) 에서는, 제 2 서스테인 드라이버 (8) 가, 도 21 에 나타낸 바와 같이 정극성의 소거 펄스 (EP) 를 행전극 (Y1 내지 Yn) 에 인가한다. 따라서, 열전극 (D) 을 음극으로 충전하고, 행전극 (Y) 을 양극으로 충전한 상태에서, 벽전하가 잔류하는 방전 셀 내의 열전극 (D) 및 행전극 (Y) 사이에서 벽전하를 소거시키기 위한 소거 방전이 발생한다. 따라서, 소거 처리 (E) 의 실행에 의하면, 전체 방전 셀은 벽전하가 존재하지 않는 소등 셀 상태로 설정된다.
전술한 바와 같이, 도 9, 도 20 및 도 21 에 나타낸 동작을 각 필드 (프레임) 마다 반복하여 실행함으로써, 각 필드 (프레임) 표시 기간 내에서 서브필드 (SF) 각각의 서스테인 처리 (I) 에서 실시된 발광의 총 회수에 대응하는 휘도가 화면 상에 표현된다. 도 20 에 나타낸 발광 구동 포맷에 따르면, 방전 셀을 발광 셀 상태로 설정하는 것이 가능한 기회는, 1 필드 (또는 1 프레임) 표시 기간 내에서 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 에서만 존재한다. 여기서, 도 9 에 나타낸 바와 같은 화소 구동 데이터 (GD) 의 비트 패턴에 의하면, 동도 중에서 검은 원으로 나타낸 바와 같이, 1 필드 표시 기간 내에서는 하나의 서브필드의 음극 어드레스 소거 처리 (WQD) 에서만 벽전하가 소거되는 음극 어드레스 소거 방전이 발생한다. 따라서, 동도 중에서 이중 원으로 나타낸 바와 같이, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 에서 발생한 기록 어드레스 방전에 의해 형성된 벽전하는, 음극 어드레스 소거 방전이 발생할 때까지 잔존하여 각 방전 셀은 발광 셀 상태를 유지한다. 따라서, 그 사이에 존재하는 서브필드의 각각의 서스테인 처리 (I) 각각에서 연속하여 서스테인 방전 (흰 원으로 나타 냄) 에 수반하는 발광이 발생하게 된다. 따라서, 도 9 에 나타낸 바와 같은 15 비트 패턴을 취할 수 있는 화소 구동 데이터 (GD) 를 사용하여 도 20 및 도 21 에 나타낸 바와 같이 계조 구동을 실시하면, 1 필드 (또는 1 프레임) 표시 기간 내에서의 서스테인 방전의 회수가 각각 상이한 15 종류의 발광 구동이 실행되어,
{0, 1, 4, 9, 17, 27, 40, 56, 75, 97, 122, 150, 182, 217, 255}
인 15 계조의 중간 표시 휘도가 얻어진다.
한편, A/D 변환기 (3) 에서 생성된 화소 데이터 (PD) 는, 8 비트, 즉, 256 단계의 중간조를 표현할 수 있다. 이와 같이, 15 계조의 계조 구동에 의해서도 가상적으로 256 단계의 중간조 표시를 실현하기 위해, 도 3 에 나타낸 다계조 처리 회로 (33) 에 의해 다계조 처리를 실시한다.
전술한 바와 같은 구동 방법에 의하면, 전체 방전 셀 내의 벽전하를 균일하게 하기 위해, 전체 방전 셀을 방전시키는 리셋 방전을 실시하지 않기 대문에, 어두운 화상을 표시할 때의 암콘트라스트가 향상된다.
도 21 에 나타낸 구동 방법에서는, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 에서 열전극 (D) 을 양극으로 충전하고, 행전극 (Y) 을 음극으로 충전한 상태에서, 그 사이에서 방전 (기록 어드레스 방전) 을 발생시키도록 하고 있다. 이에 의해, 이 제 1 서브필드 (SF1) 의 직전 기간의 서브필드 (SF14) 의 소거 처리 (EQ) 에서, 열전극 (D) 을 음극으로 충전하고, 행전극 (Y) 을 양극으로 충전한 상태에서 소거 방전이 실행되어도, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 에서는 확실하게 방전 (기록 어드레스 방전) 을 발생시키는 것이 가능하게 된다.
이하, 양극 어드레서 기록 처리 (WQR) 에서 확실하게 방전 (기록 어드레스 방전) 을 발생시키는 것이 가능한 이유에 대해 설명한다.
도 22(a) 내지 도 22(c) 의 각각은, 단위 표시 기간 내 (서브필드 (SF1 내지 SF14)) 에서의 각 방전 셀 내에서 열 전극 (D), 행전극 (X 및 Y) 의 전하 극성 상태의 변화를 모식적으로 나타내는 도면이다.
도 22(a) 는, 도 9 에 나타낸 바와 같이 최대 휘도 레벨을 표하는 15 계조의 구동이 실시되는 경우에서의 방전 셀 내에서의 전하 극성의 변화를 나타내는 도면이다.
도 22(a) 에서, 제 1 서브필드 (SF1) 의 직전 기간, 즉, 서브필드 (SF14) 의 소거 처리 (E) 의 종료 후에는, 행전극 (X 및 Y) 의 근방에 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성되어 있다. 이 때, 행전극 (X 및 Y) 에는 모두 동일 극성 (부극성) 의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다.
다음으로, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 에서는, 도 21 에 나타낸 바와 같이, 주사 펄스 (SPW) 에 의해 행전극 (Y) 에 인가된 부극성의 전압, 및 화소 데이터 펄스 (RDP) 에 의해 열전극 (D) 에 인가된 정극성의 전압에 대응하여, 각 방전 셀 내의 열전극 (D) 을 양극으로 충전한 상태에서 열전극 (D) 및 행전극 (Y) 사이에서 기록 어드레스 방전이 발생한다. 이에 의해, 방전 셀 내에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 에는 서로 상이한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 발광 셀 상태이다.
다음으로, 제 1 서브필드 (SF1) 의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (Y 및 X) 에 이 순서대로 교호 인가될 때마다, 방전 셀 내에서 행전극 (Y) 과 행전극 (X) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 서스테인 펄스 (IPX) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후, 방전 셀 내에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 에는 각각 상이한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 발광 셀 상태이다.
이 경우, 도 9 에 나타낸 바와 같이, 15 계조 구동 방식에서는 SF2 내지 SF14 의 어느 하나의 서브필드의 음극 어드레스 소거 처리 (WQD) 에서는 소거 어드레스 방전 (검은 원으로 나타냄) 이 발생하지 않기 때문에, 이 사이, 방전 셀은 발광 셀 상태를 유지한다.
따라서, 서브필드 (SF2 내지 SF14) 각각의 서스테인 처리 (I) 에서는, 서스 테인 펄스 (IP) 가 인가될 때마다, 방전 셀 내에서 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서브필드 (SF2 내지 SF14) 각각의 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 서스테인 펄스 (IPX) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 종료 후, 방전 셀 내에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 에는 서로 상이한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 발광 셀 상태이다.
최후미의 서브필드 (SF14) 의 소거 처리 (EQ) 에서는, 소거 펄스 (EP) 에 의해 행전극 (Y) 에 인가된 정극성의 전압에 대응하여, 각 방전 셀 내의 행전극 (Y) 및 열전극 (D) 사이에서 소거 방전이 발생하고, 행전극 (Y) 근방에는 부극성의 전하가 형성된다. 따라서, 서브필드 (SF14) 의 소거 처리 (EQ) 의 종료 후에는, 각 방전 셀 내에서 행전극 (X 및 Y) 의 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 에는 서로 동일 극성의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다.
도 22(b) 는, 도 9 에 나타낸 바와 같은 제 2 내지 제 14 계조의 구동이 행해지는 경우에서의 방전 셀 내에서 전하 극성의 변화를 나타내는 도면이다.
도 22(b) 에서, 제 1 서브필드 (SF1) 의 직전 기간, 즉, 서브필드 (SF14) 의 소거 처리 (EQ) 의 종료 후에는, 행전극 (X 및 Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 에는 모두 동일 극성 (부극성) 의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다.
다음으로, 제 1 서브필드 (SF1) 의 음극 어드레스 기록 처리 (WQR) 에서는, 도 21 에 나타낸 바와 같이, 부극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스 (RDP) 가 열전극 (D) 에 인가되는 것에 대응하여, 각 방전 셀 내의 열전극 (D) 을 양극으로 충전한 상태에서 열전극 (D) 및행전극 (Y) 사이에서 기록 어드레스 방전이 발생한다. 이에 의해, 방전 셀 내에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 에는 서로 상이한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 발광 셀 상태이다.
다음으로, 제 1 서브필드 (SF1) 의 서스테인 처리 (I) 에서는, 서스테인 펄스 (IP) 가 인가될 때마다, 방전 셀 내에서 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 서스테인 펄스 (IPX) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 종료 후, 방전 셀 내에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 에는 서로 상이한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 발광 셀 상태이다.
이 경우, 도 9 에 나타낸 바와 같이, 제 2 내지 제 14 계조의 구동에서는 SF2 내지 SF14 중에서 하나의 서브필드의 음극 어드레스 소거 처리 (WQD) 에서 소거 어드레스 방전 (검은 원으로 나타냄) 이 발생한다. 즉, 서브필드 (SF2 내지 SF14) 중 하나의 서브필드의 음극 어드레스 소거 처리 (WQD) 에서는, 도 21 에 나타낸 바와 같이, 정극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 0 볼트 전압의 화소 데이터 펄스 (PD) 가 열전극 (D) 에 인가되는 것에 대응하여, 열전극 (D) 을 음극으로 충전한 상태에서 열전극 (D) 및 행전극 (Y) 사이에서 소거 어드레스 방전이 발생한다. 이에 의해, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 부극성의 전하가 형성되고, 열전극 (D) 근방에는 정극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 에는 서로 동일 극성의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다.
따라서, 서브필드 (SF2 내지 SF14) 의 각각에서, 소거 어드레스 방전이 발생하기 직전까지의 서브필드 각각의 서스테인 처리 (I) 에서는, 서스테인 펄스 (IP) 가 인가될 때마다, 방전 셀 내의 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 각 서브필드의 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 서스테인 펄스 (IPX) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후, 방전 셀 내에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근 방에는 부극성의 전하가 각각 형성된다. 이 때, 행전극 (X 및 Y) 에는 서로 상이한 극성의 전하가 형성되어 있기 때문에, 방전 셀은 발광 상태이다.
한편, 소거 어드레스 방전이 발생한 서브필드 및 그 후속하는 서브필드 각각의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호로 인가되어도 서스테인 방전은 발생하지 않는다. 따라서, 각 서브필드의 서스테인 처리 (I) 의 종료 후에는, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 부극성의 전하가 형성되고, 열전극 (D) 근방에는 정극성의 전하가 형성되어 있다. 이 때, 행전극 (X 및 Y) 에는 서로 동일 극성의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다.
최후미의 서브필드 (SF14) 의 소거 처리 (EQ) 에서는, 소거 펄스 (EP) 에 의해 행전극 (Y) 에는 정극성의 전압이 인가되지만, 행전극 (X 및 Y) 근방에는 모두 부극성의 전하가 형성되어 있기 때문에 소거 방전은 발생하지 않는다. 따라서, 소거 처리 (EQ) 의 종료 후, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 부극성의 전하, 열전극ㄱ (D) 근방에는 정극성의 전하가 형성된 상태를 유지한다.
도 22(c) 는, 도 9 에 나타낸 바와 같은 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조의 구동이 실시되는 경우에서의 방전 셀 내에서 전하 극성의 변화를 나타내는 도면이다.
도 22(c) 에서, 제 1 서브필드 (SF1) 의 직전 기간, 즉, 서브필드 (SF14) 의 소거 처리 (E) 의 종료 후에는, 행전극 (X 및 Y) 근방에는 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 각각 형성되어 있다. 이 때, 행전극 (X 및 Y) 에는 모두 동일 극성 (부극성) 의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다. 여기서, 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조 구동 방식에서는, 도 9 에 나타낸 바와 같이 SF1 내지 SF14 의 어느 서브필드에서도 방전은 발생하지 않는다. 따라서, 도 22(c) 에 나타낸 바와 같이, 제 1 서브필드 (SF1) 부터 서브필드 (SF14) 까지의 기간에서, 제 1 서브필드 (SF1) 의 직전의 상태, 즉, 방전 셀에서 행전극 (X 및 Y) 근방에는 모두 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 형성된 상태가 유지된다.
전술한 바와 같이, 도 21 에 나타낸 구동 방법에서는, 제 1 서브필드 (SF1) 에서만, 화소 데이터에 대응하여 선택적으로 방전 셀을 발광 셀 상태로 설정하기 위해, 열전극 (D) 에는 정극성의 전압, 행전극 (Y) 에는 부극성의 전압을 각각 인가함으로써, 벽전하 형성을 위한 방전 (기록 어드레스 방전) 을 발생시키도록 하고 있다. 따라서, 최후미의 서브필드 (SF14) 의 소거 처리 (EQ) 에서 벽전하가 잔류하는 방전 셀에서만 소거 방전을 발생시키기 위해, 행전극 (Y) 에 열전극 (D) 보다 높은 정극성의 전압을 인가한 결과, 행전극 (Y) 근방에 부극성의 전하가 존재하는 상태이어도, 확실히 기록 어드레스 방전을 발생시키는 것이 가능하게 된다.
도 21 에 나타낸 실시형태에서는, 서브필드 (SF2 내지 SF14) 각각의 음극 어드레스 소거 처리 (WQD) 에서, 정극성의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되는 동안 0 볼트의 전압을 열전극 (D) 에 인가함으로써, 이들 행전극 (Y) 및 열전극 (D) 사이에서 소거 어드레스 방전을 발생시키도록 하고 있다.
그러나, 음극 어드레스 소거 처리 (WQD) 에서 소거 어드레스 방전을 발생시킬 때, 열전극 (D) 에 인가하는 전압은 항상 0 볼트일 필요는 없고, 예를 들어 부극성의 전압이어도 된다. 즉, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "1" 인 경우에는 부극성의 전압을 갖는 화소 데이터 펄스를 생성하는 한편, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "0" 일 경우에는 0 볼트의 전압을 갖는 화소 데이터 펄스를 생성할 수도 있다. 그 다음, 어드레스 드라이버 (6) 는, 화소 데이터 펄스를 각 표시 라인분씩 화소 데이터 펄스군 (RDP1 내지 RDPn) 으로 그룹화하고, 이를 순차로 PDP (10) 의 열전극 (D1 내지 Dm) 에 인가한다. 이 때, 부극성의 전압을 갖는 화소 데이터 펄스가 인가된 열전극 (D) 과, 정극성의 주사 펄스 (SPD) 가 인가된 행전극 (Y) 과의 교차부의 방전 셀 내에서 전술한 바와 같은 소거 어드레스 방전이 발생한다. 한편, 정극성의 주사 펄스 (SPD) 와 0 볼트의 화소 데이터 펄스가 인가된 방전 셀에서는, 소거 어드레스 방전은 발생하지 않는다. 이 때, 주사 펄스 (SPD) 의 피크 전압으로서는, 열전극 (D) 이 0 볼트인 경우에도 방전이 발생하지 않을 정도의 전압을 사용한다.
도 20 및 도 21 에 나타낸 구동 방법에서는, 최후미의 서브필드 (SF14) 에서, 벽전하가 전류하는 방전 셀에만 소거 방전을 발생시켜 벽전하를 소거시키는 소거 처리 (EQ) 를 실행하고 있지만, 본 발명은 소거 처리 (EQ) 를 실행하지 않는 구동을 실행하는 경우에도 적용 가능하다.
도 23 은, 이러한 점을 고려하여 만들어진 도 20 에 나타낸 발광 구동 포맷의 변형예를 나타내는 도면이다.
도 23 에 나타낸 발광 구동 포맷에서는, 도 20 에 나타낸 것과 유사하게, 1 필드 (또는 1 프레임) 표시 기간을 14 개의 서브필드 (SF1 내지 SF14) 로 분할하고, 서브필드 (SF2 내지 SF14) 의 각각에서는 음극 어드레스 소거 처리 (WQD) 및 서스테인 처리 (I) 를 순차 실행한다. 그러나, 도 23 에 나타낸 발광 구동 포맷에서, 최후미의 서브필드 (SF14) 에서는 소거 처리 (EQ) 가 포함되지 않는다. 또한, 제 1 서브필드 (SF1) 에서는, 양극 어드레스 기록 처리 (WQR) 직후에 음극 어드레스 소거 처리 (WQD) 를 실행하고 나서 서스테인 처리 (I) 를 실행하지 않는다.
도 24 는, 도 23 에 나타낸 발광 구동 포맷에 따라 어드레스 드라이버 (6), 제 1 서스테인 드라이버 (7) 및 제 2 서스테인 드라이버 (8) 각각이 PDP (10) 의 열전극 및 행전극쌍에 인가하는 각종 구동 펄스와, 그 인가 타이밍을 나타내는 도면이다.
도 24 에서, 제 1 서브필드 (SF1) 에서만 실시되는 양극 어드레스 기록 처리 (WQR) 에서는, 어드레스 드라이버 (6) 는 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (RDB(1,1) 내지 RDB(n,m)) 에 대응하는 피크 전압을 갖는 화소 데이터 펄스를 발생시킨다. 예를 들어, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "0" 인 경우에는 정극성의 피크 전압을 갖는 화소 데이터 펄스 를 생성하는 한편, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "1" 인 경우에는 저전압 (0 볼트) 의 화소 데이터 펄스를 생성한다. 그 다음, 어드레스 드라이버 (6) 는, 화소 데이터 펄스를 각 표시 라인분씩 화소 데이터 펄스군 (RDP1 내지 RDPn) 으로 그룹화하고, 이를 순차로 PDP (10) 의 열전극 (D1 내지 Dm) 에 인가한다. 또한, 양극 어드레스 기록 처리 (WQR) 에서는, 제 2 서스테인 드라이버 (8) 가, 화소 데이터 펄스군 (RDP1 내지 RDPn) 각각의 인가 타이밍과 동일 타이밍에서 부극성의 주사 펄스 (SPW) 를 발생시키고, 이를 도 24 에 나타낸 바와 같이 행전극 (Y1 내지 Yn) 에 순차로 인가한다. 이 때, 부극성의 주사 펄스 (SPW) 가 인가된 행전극 (Y) 과, 정극성의 피크 전압을 갖는 화소 데이터 펄스가 인가된 열전극 (D) 과의 교차부의 방전 셀에만 기록 어드레스 방전이 발생한다. 이에 의해, 기록 어드레스 방전이 발생한 방전 셀 내에서는 벽전하가 형성되고, 이 방전 셀은 발광 셀 상태로 설정된다. 한편, 주사 펄스 (SPW) 와 0 볼트 전압을 갖는 화소 데이터 펄스가 인가된 방전 셀에는 전술한 바와 같은 기록 어드레스 방전은 발생하지 않는다. 따라서, 그 방전 셀 내에는 벽전하가 형성되지 않고, 이 방전 셀은 소등 셀 상태로 설정된다.
다음으로, 제 1 서브필드 (SF1) 에서, 양극 어드레스 기록 처리 (WQR) 의 직후에 실시되는 음극 어드레스 소거 처리 (WQD) 에서는, 어드레스 드라이버 (6) 는, 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (RDB(1,1) 내지 RDB(n,m)) 에 대응하는 피크 전압을 갖는 화소 데이터 펄스를 발생시킨다. 예를 들어, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "0" 인 경우에는 정극성의 피크 전압을 갖는 화소 데이터 펄스를 생성하는 한편, 논리 레벨 "1" 인 경우에는 그 피크 전압이 0 볼트인 화소 데이터 펄스를 생성한다. 그 다음, 어드레스 드라이버 (6) 는, 화소 데이터 펄스를 각 표시 라인분씩 화소 데이터 펄스군 (DDP1 내지 DDPn) 으로 그룹화하고, 이를 도 24 에 나타낸 바와 같이 순차로 PDP (10) 의 열전극 (D1 내지 Dn) 에 인가한다. 또한, 음극 어드레스 소거 처리 (WQD) 에서는, 제 2 서스테인 드라이버 (8) 가, 화소 데이터 펄스군 (DDP1 내지 DDPn) 의 인가 타이밍과 동일 타이밍에서 정극성의 주사 펄스 (SPD) 를 발생시키고, 이를 도 24 에 나타낸 바와 같이 행전극 (Y1 내지Yn) 에 순차로 인가한다. 이 때, 정극성의 주사 펄스 (SPD) 가 인가된 행전극 (Y) 과 0 볼트 전압을 갖는 화소 데이터 펄스가 인가된 열전극 (D) 과의 교차부의 방전 셀에만 소거 어드레스 방전이 발생한다. 즉, 방전 셀 내에서, 어드레스 전극으로서의 열전극 (D) 을 음극으로 충전하고, 행전극 (Y) 을 양극으로 충전한 상태에서 행전극 (Y) 및 열전극 (D) 사이에서 소거 어드레스 방전이 발생한다. 한편, 주사 펄스 (SPD) 및 정극성의 피크 전압을 갖는 화소 데이터 펄스가 인가된 방전 셀에는 전술한 바와 같은 소거 어드레스 방전이 발생하지 않기 때문에, 이 방전 셀은 그 상태를 유지한다. 즉, 방전 셀은, 벽전하가 존재하는 경우에는 발광 셀 상태, 벽전하가 존재하지 않는 경우에는 소등 셀 상태를 유지한다.
즉, 제 1 서브필드 (SF1) 에서는, 도 9 에 나타낸 바와 같이 화소 구동 데이터 (GD) 의 제 1 비트가 논리 레벨 "1" 인 경우, 즉, 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조 구동이 행해질 때에는, 음극 어드레스 소거 처리 (WQD) 에서 소거 어드레스 방전이 발생하고, 최저 휘도 레벨 이외의 휘도를 표현할 때에는 양극 어드레스 기록 처리 (WQR) 에서 기록 어드레스 방전이 발생한다.
제 1 서브필드 (SF1) 의 서스테인 처리 (I), 및 서브필드 (SF2 내지 SF14) 의 음극 어드레스 소거 처리 (WQD) 및 서스테인 처리 (I) 에서의 동작은, 도 20 및 도 21 에 나타낸 경우와 동일하며, 그 설명은 생략한다.
여기서, 도 23 및 도 24 에 나타낸 구동 방법에서는, 최후미의 서브필드 (SF14) 에서 서스테인 처리 (I) 의 직후에 소거 처리 (EQ) 를 실행하지 않는다. 따라서, 제 1 서브필드 (SF1) 의 직전의 기간에서는, 벽전하가 잔류하는 방전 셀과, 벽전하가 존재하지 않는 방전 셀이 혼재하게 된다.
이 때, 발광 셀 상태의 방전 셀 내에서는, 도 25(a) 에 나타낸 바와 같이, 행전극 (X) 에는 부극성의 전하, 행전극 (Y) 에는 정극성의 전하, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 된다. 한편, 소등 셀 상태의 방전 셀 내에서는, 도 25(b) 에 나타낸 바와 같이, 행전극 (X 및 Y) 에는 부극성의 전하, 열전극 (D) 에는 정극성의 전하가 각각 형성된 상태가 된다.
도 26(a) 내지 도 26(c) 는, 제 1 서브필드 (SF1) 직전의 방전 셀의 상태가 도 25(a) 에 나타낸 바와 같이 발광 셀 상태인 경우에서, 단위 표시 기간 내에서의 각 방전 셀 내의 열전극 (D), 행전극 (X 및 Y) 각각의 전하 극성의 변화를 모식적으로 나타내는 도면이다.
도 26(a) 은, 도 9 에 나타낸 바와 같은 최대 휘도 레벨을 표현하는 15 계조의 구동이 실시되는 경우에서의 방전 셀 내에서 전하 극성의 변화를 나타내는 도면이다.
15 계조 구동 방식에서는, 도 9 에 나타낸 바와 같이 제 1 서브필드 (SF1) 에 기록 어드레스 방전 (이중 원으로 나타냄) 을 발생시키기 위해, 양극 어드레스 기록 처리 (WQR) 에서, 부극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스 (RDP) 가 열전극 (D) 에 인가된다. 그러나, 이 때, 방전 셀은 도 25(a) 에 나타낸 바와 같이 발광 셀 상태 (즉, 행전극 (Y) 에는 정극성의 전하, 열전극 (D) 에는 부극성의 전하가 형선된 상태) 이기 때문에, 기록 어드레스 방전은 발생하지 않는다. 따라서, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 의 종료 후에도, 도 25(a) 에 나타낸 바와 같이, 행전극 (Y) 에는 정극성, 행전극 (X) 에는 부극성, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 유지된다. 이어서, 제 1 서브필드 (SF1) 의 음극 어드레스 소거 처리 (WQD) 에서는, 정극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스 (RDP) 가 열전극 (D) 에 인가된다. 따라서, 음 극 어드레스 소거 처리 (WQD) 에서는 방전은 발생하지 않고, 음극 어드레스 소거 처리 (WQD) 의 종료 후에도, 행전극 (Y) 에는 정극성, 행전극 (X) 에는 부극성, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 유지된다. 서브필드 (SF1 내지 SF14) 각각의 서스테인 처리 (I) 에서는 정극성 전압의 서스테인 펄스 (IP) 가 인가될 때마다, 방전 셀 내에서 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 서스테인 펄스 (IPX) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후, 방전 셀 내에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 즉, 15 계조 구동 방식에 의하면, 최후미의 서브필드 (SF14) 의 서스테인 처리 (I) 의 종료 직후, 방전 셀 내에는, 도 26(a) 에 나타낸 바와 같이, 행전극 (Y) 에는 정극성, 행전극 (X) 에는 부극성, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 유지된다.
도 26(b) 는, 도 9 에 나타낸 바와 같은 제 2 계조 내지 제 14 계조의 구동이 실시되는 경우에서의 방전 셀 내에서 전하 극성의 변화를 나타내는 도면이다.
이러한 계조 구동 방식에서는, 도 9 에 나타낸 바와 같이 제 1 서브필드 (SF1) 에서 기록 어드레스 방전 (이중 원으로 나타냄) 을 발생시키기 위해, 양극 어드레스 기록 처리 (WQR) 에서, 부극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스가 열전극 (D) 에 인가된다. 그러 나, 이 때, 방전 셀은 도 25(a) 에 나타낸 바와 같이 발광 셀 상태에 있기 때문에 (즉, 행전극 (Y) 에는 정극성, 열전극 (D) 에는 부극성의 전하가 형성되어 있기 때문에), 기록 어드레스 방전은 발생하지 않는다. 따라서, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 의 종료 후에도, 도 26(b) 에 나타낸 바와 같이, 행전극 (Y) 에는 정극성, 행전극 (X) 에는 부극성, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 유지된다. 이어서, 제 1 서브필드 (SF1) 의 음극 어드레스 소거 처리 (WQD) 에서는, 정극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스가 열전극 (D) 에 인가된다. 따라서, 음극 어드레스 소거 처리 (WQD) 에서는 방전은 발생하지 않고, 음극 어드레스 소거 처리 (WQD) 의 종료 직후에도, 행전극 (Y) 에는 정극성, 행전극 (X) 에는 부극성, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 유지된다. 제 1 서브필드 (SF1) 의 서스테인 처리 (I) 에서는 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 교호로 인가될 대마다, 방전 셀에서 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중 서스테인 펄스 (IPX) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후, 방전 셀에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 여기서, 도 9 에 나타낸 바와 같이, 제 2 내지 제 14 계조의 구동에서는 SF2 내지 SF14 중에서 하나의 서브필드의 음극 어드레스 소거 처리 (WQD) 에서 소거 어드레스 방전 (검은 원으로 나타냄) 이 발생한다. 즉, SF2 내지 SF14 중에서 하나의 서브필드의 음극 어드레스 소거 처리 (WQD) 에서는, 정극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 0 볼트 전압의 화소 데이터 펄스가 열전극 (D) 에 인가되는 것에 대응하여, 열전극 (D) 을 음극으로 충전한 상태에서 열전극 (D) 및 행전극 (Y) 사이에서 소거 어드레스 방전이 발생한다. 이에 의해, 하나의 서브필드의 음극 어드레스 소거 처리 (WQD) 의 종료 후, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 부극성의 전하가 형성되고, 열전극 (D) 근방에는 정극성의 전하가 각각 형성된 상태가 유지된다. 이 때, 행전극 (X 및 Y) 에는 서로 동일 극성의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다. 따라서, 소거 어드레스 방전이 발생하기 직전의 서브필드 (SF2 내지 SF14) 각각의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (Y 및 X) 에 이 순서대로 교호로 인가될 때마다, 방전 셀 내의 행전극 (Y) 및 행전극 (X) 사이에서 서스테인 방전이 발생한다. 이 때, 각 서브필드의 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 서스테인 펄스 (IPX) 가 최종의 것이다. 따라서, 각 서스테인 처리 (I) 의 종료 후, 방전 셀 내에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 한편, 소거 어드레스 방전이 발생하지 않은 서브필드 및 그에 후속하는 서브필드의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 이 순서대로 교호 인가되어도 서스테인 방전은 발생하지 않는다. 따라서, 각 서브필드의 서스테인 처리 (I) 의 종료 후, 도 26(b) 에 나타낸 바와 같이 방전 셀 내에서 행전극 (X 및 Y) 근방에는 부극성의 전하가 형성되고, 열전극 (D) 근방에는 정극성의 전하가 형성된다.
도 26(c) 는, 도 9 에 나타낸 바와 같은 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조 구동을 실시하는 경우에서의 방전 셀 내에서의 전하 극성의 변화를 나타내는 도면이다.
제 1 계조 구동 방식에서는, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 에서, 부극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 0 볼트 전압의 화소 데이터 펄스가 열전극 (D) 에 인가된다. 따라서, 양극 어드레스 기록 처리 (WQR) 에서는, 기록 어드레스 방전은 발생하지 않고, 이 양극 어드레스 기록 처리 (WQR) 종료 후에도, 도 26(c) 에 나타낸 바와 같이, 행전극 (Y) 에는 정극성, 행전극 (X) 에는 부극성, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 유지된다. 이어서, 제 1 서브필드 (SF1) 의 음극 어드레스 소거 처리 (WQD) 에서는, 정극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 0 볼트 전압의 화소 데이터 펄스가 열전극 (D) 에 인가된다. 따라서, 음극 어드레스 소거 처리 (WQD) 에서는, 열전극 (D) 을 음극으로 충전하고, 행전극 (Y) 을 양극으로 충전한 상태에서, 열전극 (D) 과 행전극 (Y) 사이에서 어드레스 소거 방전이 발생한다. 이에 의해, 제 1 서브필드 (SF1) 의 음극 어드레스 소거 처리 (WQD) 의 종료 후, 방전 셀은, 그 행전극 (Y 및 X) 에는 모두 부극성의 전하, 열전극 (D) 에는 정극성의 전하가 각각 형성된 소등 셀 상태가 된다. 따라서, 제 1 서브필드 (SF1) 의 음극 어드레스 소거 처리 (WQD) 의 종료 후에는, 방전이 발생하지 않기 때문에, 최후미 서브필드 (SF14) 까지, 도 25(b) 에 나타낸 바와 같이, 방전 셀은 그 소등 셀 상태를 유지한다. 즉, 행전극 (X 및 Y) 에는 모두 부극성의 전하, 열전극 (D) 에는 정극성의 전하가 유지된다.
도 27(a) 내지 도 27(c) 는, 제 1 서브필드 (SF1) 의 직전의 기간에서의 방전 셀 내의 상태가 도 25(b) 에 나타낸 바와 같이 소등 셀 상태인 경우에서, 각 방전 셀 내의 열전극 (D), 행전극 (X 및 Y) 각각의 전하 극성의 변화를 모식적으로 나타낸 도면이다.
도 27(a) 는, 도 9 에 나타낸 바와 같은 최대 휘도 레벨을 표현하는 15 계조의 구동이 실시되는 경우에서의 방전 셀 내에서 전하 극성의 변화를 나타내는 도면이다.
15 계조 구동 방식에서는, 도 9 에 나타낸 바와 같이 제 1 서브필드 (SF1) 에서 기록 어드레스 방전 (이중 원으로 나타냄) 을 발생시키기 위해, 양극 어드레스 기록 처리 (WQR) 에서, 부극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되 고, 정극성 전압의 화소 데이터 펄스가 열전극 (D) 에 인가된다. 이 때, 방전 셀은 도 25(b) 에 나타낸 바와 같이 소등 셀 상태 (즉, 행전극 (X 및 Y) 에 모두 부극성의 전하, 열전극 (D) 에는 정극성의 전하가 형성된 상태) 에 있기 때문에, 열전극 (D) 을 양극으로 충전한 상태에서 행전극 (Y) 및 열전극 (D) 사이에서 기록 어드레스 방전이 발생한다. 따라서, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 의 종료 후, 도 27(a) 에 나타낸 바와 같이, 행전극 (Y) 에는 정극성, 행전극 (X) 에는 부극성, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 유지된다. 이어서, 제 1 서브필드 (SF1) 의 음극 어드레스 소거 처리 (WQD) 에서는, 정극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스가 열전극 (D) 에 인가된다. 따라서, 음극 어드레스 소거 처리 (WQD) 에서 방전은 발생하지 않고, 음극 어드레스 소거 처리 (WQD) 의 종료 후에도, 행전극 (Y) 에는 정극성, 행전극 (X) 에는 부극성, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 유지된다. 서브필드 (SF1 내지 SF14) 각각의 서스테인 처리 (I) 에서는 정극성 전압의 서스테인 펄스 (IP) 가 교호로 행전극 (X 및 Y) 에 인가될 때마다, 방전 셀 내에서 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 서스테인 펄스 (IPX) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후, 방전 셀 내에서 행전극 (X) 근방 에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 즉, 15 계조 구동 방식에 의하면, 최후미의 서브필드 (SF14) 의 서스테인 처리 (I) 의 종료 직후, 방전 셀 내에는, 도 27(a) 에 나타낸 바와 같이, 행전극 (Y) 근방에는 정극성, 행전극 (X) 근방에는 부극성, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된 상태가 유지된다.
도 27 (b) 는, 도 9 에 나타낸 바와 같이 제 2 계조 내지 제 14 계조의 구동이 실시되는 경우에서의 방전 셀 내에서의 전하 극성의 변화를 나타내는 도면이다.
이러한 계조 구동 방식에서, 도 9 에 나타낸 바와 같이 제 1 서브필드 (SF1) 에서 기록 어드레스 방전 (이중 원으로 나타냄) 을 발생시키기 위해, 양극 어드레스 기록 처리 (WQR) 에서, 부극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화소 데이터 펄스가 열전극 (D) 에 인가된다. 이 때, 방전 셀은 도 25(b) 에 나타낸 바와 같이 소등 셀 상태 (즉, 행전극 (X 및 Y) 에는 모두 부극성의 전하, 열전극 (D) 에는 정극성의 전하가 형성된 상태) 이기 때문에, 열전극 (D) 을 양극으로 충전한 상태에서 행전극 (Y) 및 열전극 (D) 사이에서 기록 어드레스 방전이 발생한다. 따라서, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 의 종료 후, 도 27(b) 에 나타낸 바와 같이, 행전극 (Y) 에는 정극성, 행전극 (X) 에는 부극성, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 유지된다. 이어서, 제 1 서브필드 (SF1) 의 음극 어드레스 소거 처리 (WQD) 에서는, 정극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 정극성 전압의 화 소 데이터 펄스가 열전극 (D) 에 인가된다. 따라서, 음극 어드레스 소거 처리 (WQD) 에서 방전은 발생하지 않고, 음극 어드레스 소거 처리 (WQD) 의 종료 직후에도, 행전극 (Y) 에는 정극성의 전하, 행전극 (X) 에는 부극성 전하, 열전극 (D) 에는 부극성의 전하가 각각 형성된 상태가 유지된다. 제 1 서브필드 (SF1) 의 서스테인 처리 (I) 에서는 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 교호 인가될 때마다, 방전 셀 내에서 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 서스테인 펄스 (IPX) 가 최종의 것이다. 따라서, 서스테인 처리 (I) 의 종료 후, 방전 셀 내에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 여기서, 도 9 에 나타낸 바와 같이, 제 2 내지 제 14 계조의 구동에서는 SF2 내지 SF14 중에서 하나의 서브필드의 음극 어드레스 소거 처리 (WQD) 에서 소거 어드레스 방전 (검은 원으로 나타냄) 이 발생한다. 즉, SF2 내지 SF14 중에서 하나의 서브필드의 음극 어드레스 소거 처리 (WQD) 에서는, 정극성 전압의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 0 볼트 전압의 화소 데이터 펄스가 열전극 (D) 에 인가되는 것에 대응하여, 열전극 (D) 을 음극으로 충전한 상태에서 열전극 (D) 및 행전극 (Y) 사이에서 소거 어드레스 방전이 발생한다. 이에 의해, 하나의 서브필드의 음극 어드레스 소거 처리 (WQD) 의 종료 후, 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 부극성의 전하가 형성되고, 열전극 (D) 근방에는 정극성의 전하가 각각 형성된 상태가 된다. 이 때, 행전극 (X 및 Y) 에는 서로 동일 극성의 전하가 형성되어 있기 때문에, 방전 셀은 소등 셀 상태이다. 따라서, 소거 어드레스 방전이 발생하기 직전까지 서브필드 (SF2 내지 SF14) 의 각각의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 교호로 인가될 때마다, 방전 셀 내의 행전극 (X) 및 행전극 (Y) 사이에서 서스테인 방전이 발생한다. 이 때, 각 서브필드의 서스테인 처리 (I) 에서는, 행전극 (X 및 Y) 에 인가되는 서스테인 펄스 (IPX 및 IPY) 중에서 서스테인 펄스 (IPX) 가 최종의 것이다. 따라서, 각 서스테인 처리 (I) 종료 후, 방전 셀 내에서 행전극 (X) 근방에는 부극성의 전하, 행전극 (Y) 근방에는 정극성의 전하, 열전극 (D) 근방에는 부극성의 전하가 각각 형성된다. 한편, 소거 어드레스 방전이 발생한 서브필드 및 그에 후속하는 서브필드의 서스테인 처리 (I) 에서는, 정극성 전압의 서스테인 펄스 (IP) 가 행전극 (X 및 Y) 에 교호로 인가되어도 서스테인 방전은 발생하지 않는다. 따라서, 각 서브필드의 서스테인 처리 (I) 의 종료 후에는, 도 27(b) 에 나타낸 바와 같이 방전 셀 내에서 행전극 (X 및 Y) 근방에는 모두 부극성의 전하가 형성되고, 열전극 (D) 근방에는 정극성의 전하가 형성된 상태가 된다.
도 27(c) 는, 도 9 에 나타낸 바와 같이 최저 휘도 레벨 (흑휘도 레벨) 을 표현하는 제 1 계조의 구동이 실시되는 경우에서의 방전 셀 내에서 전하 극성의 변 화를 나타내는 도면이다.
제 1 계조 구동 방식에서는, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 에서, 부극성 전압의 주사 펄스 (SPW) 가 행전극 (Y) 에 인가되고, 0 볼트 전압의 화소 데이터 펄스가 열전극 (D) 에 인가된다. 그러나, 양극 어드레스 기록 처리 (WQR) 에서 기록 어드레스 방전은 발생하지 않는다. 따라서, 이 양극 어드레스 기록 처리 (WQR) 종료 후에도, 도 27(c) 에 나타낸 바와 같이, 방전 셀은 행전극 (X 및 Y) 에는 부극성, 열전극 (D) 에는 정극성의 전하가 각각 형성된 소등 셀 상태가 유지된다. 이어서, 제 1 서브필드 (SF1) 의 음극 어드레스 소거 처리 (WQD) 에서, 정극성 전압의 주파 펄스 (SPD) 가 행전극 (Y) 에 인가되고, 0 볼트 전압의 화소 데이터 펄스가 열전극 (D) 에 인가된다. 그러나, 음극 어드레스 소거 처리 (WQD) 에서 어드레스 소거 방전은 발생하지 않는다. 즉, 제 1 서브필드 (SF1) 의 음극 어드레스 소거 처리 (WQD) 의 종료 후에도, 도 27(c) 에 나타낸 바와 같이, 방전 셀은, 행전극 (X 및 Y) 에는 모두 부극성의 전하, 열전극 (D) 에는 정극성의 전하가 형성된 소등 셀 상태를 유지한다. 그 후, 도 27(c) 에 나타낸 바와 같이, 최후미의 서브필드 (SF14) 까지, 방전 셀은 소등 셀 상태를 유지한다. 즉, 행전극 (X 및 Y) 에는 모두 부극성의 전하, 열전극 (D) 근방에는 정극성의 전하가 형성된 상태가 유지된다.
전술한 바와 같이, 도 23 및 도 24 에 나타낸 바와 같이, 제 1 서브필드 (SF1) 의 양극 어드레스 기록 처리 (WQR) 의 직후에 음극 어드레스 소거 처리 (WQD) 를 실행한다. 이 구동 방법에 의하면, 제 1 서브필드 (SF1) 의 직전까지의 방전 셀 내에서 열전극 (D), 행전극 (X 및 Y) 의 전하 극성의 상태가, 도 25(a) 및 도 25(b) 의 어느 한 상태이어도 각종 방전을 확실하게 발생시키도록 하는 것이 가능하게 된다. 즉, 제 1 서브필드 (SF1) 의 직전까지의 방전 셀 내에서 열전극 (D), 행전극 (X 및 Y) 의 전하 극성을 도 25(a) 에 나타낸 바와 같은 상태로 설정하는 소거 처리 (EQ) 를 실행하지 않아도, 각종 방전을 확실하게 발생시키고, 암콘트라스트를 향상시킨 표시 구동을 실시하는 것이 가능하게 된다.
도 24 에 나타낸 실시형태에서는, 서브필드 (SF2 내지 SF14) 의 각각의 음극 어드레스 소거 처리 (WQD) 에서, 정극성의 주사 펄스 (SPD) 가 행전극 (Y) 에 인가되는 동안, 0 볼트의 전압을 열전극 (D) 에 인가함으로써, 행전극 (Y) 및 열전극 (D) 사이에서 소거 어드레스 방전이 발생한다.
그러나, 음극 어드레스 소거 처리 (WQD) 에서 소거 어드레스 방전을 발생시킬 때, 열전극 (D) 에 인가하는 전압은 항상 0 볼트일 필요는 없고, 예를 들어, 부극성의 전압이어도 된다. 즉, 어드레스 드라이버 (6) 는, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "1" 인 경우에는 부극성 전압의 화소 데이터 펄스를 생성하는 한편, 화소 구동 데이터 비트 (RDB) 가 논리 레벨 "0" 인 경우에는 0 볼트의 전압의 화소 데이터 펄스를 생성한다. 그 다음, 어드레스 드라이버 (6) 는, 화소 데이터 펄스를 각 표시 라인분씩 화소 데이터 펄스군 (RDP1 내지 RDPn) 으로 그룹화 하고, 이를 순차로 PDP (10) 의 열전극 (D1 내지 Dm) 에 인가한다. 이 때, 부극성의 전압을 갖는 화소 데이터 펄스가 인가된 열전극 (D) 과, 정극성의 주사 펄스 (SPD) 가 인가된 행전극 (Y) 과의 교차부의 방전 셀 내에서 전술한 바와 같은 소거 어드레스 방전이 발생한다. 한편, 정극성의 주사 펄스 (SPD) 와 0 볼트의 화소 데이터 펄스가 인가된 방전 셀에서는, 소거 어드레스 방전은 발생하지 않는다. 이 경우, 주사 펄스 (SPD) 의 피크 전압으로서는, 열전극 (D) 이 0 볼트인 경우에도 방전이 발생하지 않을 정도의 전압을 사용한다.
전술한 실시형태에서는, 도 9 에 나타낸 바와 같이 15 종류의 발광 구동 패턴에 의해 15 계조 구동 방식을 실시하도록 하고 있지만, 도 23 에 나타낸 발광 구동 포맷을 채용한 경우에는, 16 계조분의 구동 (15 계조 구동 방법에 1 레벨 추가한 버전) 을 실현하는 것이 가능하다.
즉, 전체 서브필드 (SF1 내지 SF14) 중 제 1 서브필드 (SF1) 만의 양극 어드레스 기록 처리 (WQR) 및 음극 어드레스 소거 처리 (WQD) 에서만 어드레스 기록 방전 및 어드레스 소거 방전을 발생시키는 발광 구동 패턴을, 도 9 에 나타낸 바와 같은 15 종류의 발광 구동 패턴에 추가한 것이다. 이와 같이, 전술한 구동 방법에 따르면, 제 1 서브필드 (SF1) 부터 최후미의 서브필드 (SF14) 까지의 기간에서 서스테인 방전이 발생하지 않고, 어드레스 기록 방전 및 어드레스 소거 방전에 수반하는 방전만이 실시되기 때문에, 도 9 에 나타낸 제 1 계조와 제 2 계조의 사 이의 계조에 대응하는 휘도 레벨 표현 가능하고, 그에 의해, 암휘도를 표현할 때의 분해능이 높아진다.
이 출원은 여기에 참조로 인용된 일본 특허출원 제 2006-110990 호에 기초한다.
본 발명을 통해, 오방전을 방지하면서 암콘트라스트를 향상시킬 수 있는 플라즈마 디스플레이 패널의 구동 방법을 제공할 수 있다.

Claims (14)

  1. 표시 라인에 대응하는 복수의 행전극쌍과 상기 행전극쌍에 교차하여 배열된 복수의 열전극과의 교차부에 화소로서 기능하는 방전 셀을 갖는 플라즈마 디스플레이 패널을 영상 신호에 따라 계조 표시하는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 영상 신호의 단위 표시 기간을 이루는 복수의 서브필드의 제 1 서브필드에서만, 휘도 레벨 "0" 의 표시를 담당하는 방전 셀을 제외한 나머지 방전 셀 내에서 상기 열전극들과 상기 행전극쌍들의 일방 사이에서 방전을 발생시켜 상기 방전 셀을 발광 셀 상태로 설정하는 어드레스 기록 처리를 실행하는 단계;
    상기 서브필드 각각에서, 발광 셀 상태인 상기 방전 셀에서 상기 영상 신호에 대응하는 화소 데이터에 따라 선택적으로 방전시킴으로써 상기 방전 셀의 상태를 소등 셀 상태로 변화시키는 어드레스 소거 처리와, 발광 셀 상태인 그들 방전 셀만을 상기 서브필드 각각의 가중 팩터에 대응하여 할당된 발광 회수에 대응하는 회수만큼 발광시키는 서스테인 처리를 실행하는 단계;
    상기 서브필드들 중에서 선택된 하나의 서브필드의 상기 어드레스 소거 처리에서만 발광 셀 상태인 상기 방전 셀에서만 방전을 발생시켜 상기 방전 셀의 상태를 소등 셀 상태로 변화시키는 단계; 및
    상기 어드레스 기록 처리 또는 어드레스 소거 처리 중 어느 일방에서, 상기 열전극을 부극측으로 충전하는 전압을 상기 열전극 및 상기 행전극쌍의 일방 사이 에 인가함으로써 상기 열전극 및 상기 행전극쌍의 일방 사이에서 방전을 발생시키는 단계를 포함하는, 플라즈마 디스플레이 패널의 구동 방법.
  2. 제 1 항에 있어서,
    상기 어드레스 기록 처리는, 상기 열전극을 정극측 및 부극측 중 일방으로 충전하는 전압을 상기 열전극 및 상기 행전극쌍의 일방 사이에 인가함으로써 방전을 발생시키도록 구성되고,
    상기 어드레스 소거 처리는, 상기 열전극을 정극측 및 부극측 중 타방으로 충전하는 전압을 상기 열전극 및 상기 행전극쌍의 일방 사이에 인가함으로써 방전을 발생시키도록 구성되는, 플라즈마 디스플레이 패널의 구동 방법.
  3. 제 1 항에 있어서,
    상기 어드레스 기록 처리에서 발생한 방전은, 상기 나머지 방전 셀의 상기 열전극에 정극성의 전하를 형성시킴과 함께, 상기 나머지 방전 셀의 행전극의 일방에 부극성 전하를 형성시키고,
    상기 어드레스 소거 처리에서 발생한 방전은, 상기 열전극에 부극성의 전하를 형성시킴과 함께, 상기 행전극쌍의 일방에 정극성의 전하를 형성시키는, 플라즈마 디스플레이 패널의 구동 방법.
  4. 제 1 항에 있어서,
    상기 어드레스 기록 처리에서 발생한 방전은, 상기 열전극에 부극성의 전하를 형성시킴과 함께, 상기 행전극쌍의 일방에 정극성의 전하를 형성시키고,
    상기 어드레스 소거 처리에서 발생한 방전은, 상기 열전극에 정극성의 전하를 형성시킴과 함께, 상기 행전극쌍의 일방에 부극성의 전하를 형성시키는, 플라즈마 디스플레이 패널의 구동 방법.
  5. 제 1 항에 있어서,
    상기 단위 표시 기간을 이루는 복수의 서브필드 중 최후미의 서브필드에서, 발광 셀 상태인 상기 방전 셀만을 소등 셀 상태로 변화시키는 소거 처리를 실행하는, 플라즈마 디스플레이 패널의 구동 방법.
  6. 제 1 항에 있어서,
    상기 어드레스 소거 처리는, 상기 단위 표시 기간에서 상기 제 1 서브필드를 제외한 나머지 서브필드 각각에서 실행되는, 플라즈마 디스플레이 패널의 구동 방법.
  7. 제 1 항에 있어서,
    상기 제 1 서브필드에서는, 상기 어드레스 기록 처리의 직후에 상기 어드레스 소거 처리를 실행하는, 플라즈마 디스플레이 패널의 구동 방법.
  8. 제 1 항에 있어서,
    상기 어드레스 기록 처리는, 소등 셀 상태인 상기 방전 셀을 그 소등 셀 상태로 유지하기 위해, 상기 방전 셀 내의 상기 열전극에 정극성의 화소 데이터 펄스를 인가함과 함께, 상기 행전극쌍의 일방에 정극성의 주사 펄스를 인가하도록 구성되는, 플라즈마 디스플레이 패널의 구동 방법.
  9. 제 1 항에 있어서,
    상기 어드레스 기록 처리는, 상기 방전 셀을 발광 셀 상태로 설정하기 위해, 상기 방전 셀 내의 상기 열전극에 부극성의 화소 데이터 펄스를 인가함과 함께, 상기 행전극쌍의 일방에 정극성의 주사 펄스를 인가하도록 구성되는, 플라즈마 디스플레이 패널의 구동 방법.
  10. 제 1 항에 있어서,
    상기 어드레스 소거 처리는, 상기 방전 셀을 발광 셀 상태로 유지하기 위해, 상기 열전극에 정극성의 펄스를 인가함과 함께, 상기 행전극의 일방에 정극성의 펄스를 인가하도록 구성되는, 플라즈마 디스플레이 패널의 구동 방법.
  11. 제 1 항에 있어서,
    상기 어드레스 소거 처리는, 상기 방전 셀을 소등 셀 상태로 설정하기 위해, 상기 열전극에 부극성의 펄스를 인가함과 함께, 상기 행전극쌍의 일방에 정극성의 펄스를 인가하도록 구성되는, 플라즈마 디스플레이 패널의 구동 방법.
  12. 제 1 항에 있어서,
    상기 단위 표시 기간에서, 휘도 레벨 "0" 의 표시를 담당하는 상기 방전 셀에서는 방전이 발생하지 않는, 플라즈마 디스플레이 패널의 구동 방법.
  13. 제 1 항에 있어서,
    상기 제 1 서브필드부터 상기 선택된 서브필드의 직전의 서브필드까지의 기간에서 실행되는 상기 서스테인 처리는, 연속하여 상기 방전 셀을 발광시킴으로써 계조 표시를 실행하는, 플라즈마 디스플레이 패널의 구동 방법.
  14. 제 7 항에 있어서,
    상기 어드레스 기록 처리 및 상기 어드레스 소거 처리는, 상기 제 1 서브필드에서 방전을 발생시켜 휘도 레벨 "0" 에 대응하는 계조 레벨 다음으로 고휘도 레벨에 대응하는 계조 레벨을 표시하도록 구성되는, 플라즈마 디스플레이 패널의 구동 방법.
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