JP2005321442A - ディスプレイ装置のディザ処理回路 - Google Patents
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Abstract
【課題】 動画におけるノイズを抑制した良好なディザ処理を行うことができるディスプレイ装置のディザ処理回路を提供する。
【解決手段】 画面上の複数の画素群各々の各画素位置に対応させてディザ値を発生するディザ値発生手段と、画素の各々に対応した映像信号に基づく画素データにディザ値を加算したものをディザ処理画素データとして出力する加算手段とからなり、ディザ値発生手段は、発生すべきディザ値を映像信号が示す画像の動きに応じて変更する。
【選択図】 図11
【解決手段】 画面上の複数の画素群各々の各画素位置に対応させてディザ値を発生するディザ値発生手段と、画素の各々に対応した映像信号に基づく画素データにディザ値を加算したものをディザ処理画素データとして出力する加算手段とからなり、ディザ値発生手段は、発生すべきディザ値を映像信号が示す画像の動きに応じて変更する。
【選択図】 図11
Description
本発明は、ディスプレイ装置の階調表示を向上させるディザ処理回路に関する。
最近、薄型、軽量の2次元画像表示パネルとして、プラズマディスプレイパネル(以下、PDPと称する)が注目されている。PDPは、ディジタル映像信号によって直接駆動され、その表現し得る輝度の階調数は、上記ディジタル映像信号に基づく各画素毎の画素データのビット数によって決まる。
PDPを階調駆動させる方法として、単位画面表示期間、例えば1フィールド(1画面)の表示期間を、夫々が、画素データ(Nビット)の各ビット桁の重み付けに対応した時間だけ発光するN個のサブフィールドに分割して駆動する、いわゆるサブフィールド法が知られている。なお、ここでいうフィールドはNTSC方式等のインターレース方式の映像信号を考慮した場合であって、ノンイーターレース方式の映像信号ではフレーム(画面)に該当する。
例えば、画素データが8ビットの場合には、1フィールドの表示期間を重み付けの順に、サブフィールドSF8、SF7、・・・・、SF1なる8個のサブフィールドに分割する。各サブフィールドでは、画素データに応じた点灯画素及び消灯画素の設定をPDPの表示ライン毎に行うアドレス期間と、上記点灯画素のみをそのサブフィールドの重み付けに対応した時間だけ発光させるサスティン期間とを実行する。すなわち、各サブフィールド毎に独立して、そのサブフィールド内において発光を実施するか否かの発光駆動制御がなされるのである。従って、1フィールド内には、"発光"状態となるサブフィールドと、"非発光"状態となるサブフィールドが混在することになる。この際、1フィールド内の各サブフィールドにて実施された発光時間の総和によって中間調の輝度が表現される。
PDPを採用したディスプレイ装置では、このような階調駆動に、ディザ処理を併用させることにより、視覚上における階調数を増加させて画質向上を図るようにしている。
ディザ処理では、表示画面上の互いに隣接する複数の画素により、1つの中間輝度を表現させるものである。例えば、上下、左右に互いに隣接する4つの画素を1組とし、この1組の画素各々に対応した画素データに対して、互いに異なる値(加算値)からなる4つのディザ値(例えば、0、1、2、3)を割り当てて、各画素データに加算する。
上記のように、ディザ処理を施した画像は、静止画の場合には視覚の積分効果により原画像と変わらず、質の高い画像として見ることができる。しかしながら、動画の場合には、画像の動きに目が追従するためディザ特有のノイズ(模様)が目立ち易くなるという問題点があった。
本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、動画におけるノイズを抑制した良好なディザ処理を行うことができるディスプレイ装置のディザ処理回路を提供することを目的とする。
請求項1に係る発明によるディスプレイ装置のディザ処理回路は、連続して生じる単位画面情報信号からなる映像信号に応じてディスプレイ画面上に2次元画像を表示するディスプレイ装置のディザ処理回路であって、前記画面上の複数の画素群各々の各画素位置に対応させてディザ値を発生するディザ値発生手段と、前記画素の各々に対応した前記映像信号に基づく画素データに前記ディザ値を加算したものをディザ処理画素データとして出力する加算手段とからなり、前記ディザ値発生手段は、発生すべき前記ディザ値を前記映像信号が示す画像の動きに応じて変更することを特徴としている。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図1は、本発明によるディザ処理回路を搭載したプラズマディスプレイ装置の概略構成を示している。
かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのPDP10と、これを駆動する駆動部(同期検出回路1、駆動制御回路2、A/D変換器4、データ変換回路30、メモリ5、アドレスドライバ6、第1サスティンドライバ7及び第2サスティンドライバ8)とから構成される。
PDP10は、アドレス電極としての列電極D1〜Dmと、これら列電極と直交して配列されている行電極X1〜Xn及び行電極Y1〜Ynを備えている。PDP10では、これら行電極X及び行電極Yの一対にて1行分に対応した行電極を形成している。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて画素に対応した放電セルが形成される構造となっている。すなわち、PDP10には、(第1行・第1列)〜(第n行・第m列)各々に対応したn×m個の画素が形成されている。
同期検出回路1は、1画面分毎に連続して供給されてくる単位画面情報信号としての映像信号中から垂直同期信号を検出したときに垂直同期信号Vを発生する。更に、同期検出回路1は、かかる映像信号中から水平同期信号を検出した場合には水平同期信号Hを発生する。同期検出回路1は、これら垂直同期信号V及び水平同期信号Hの各々を、駆動制御回路2及びデータ変換回路30に供給する。A/D変換器4は、駆動制御回路2から供給されたクロック信号に応じて上記映像信号をサンプリングし、これを各画素毎の例えば8ビットの画素データDに変換してデータ変換回路30に供給する。
図2は、かかるデータ変換回路30の内部構成を示す図である。
図2に示されるように、データ変換回路30は、ABL(自動輝度制御)回路31、第1データ変換回路32、多階調化処理回路33及び第2データ変換回路34で構成される。
ABL回路31は、PDP10の画面上に表示される画像の平均輝度が適切な輝度範囲内に収まるように、A/D変換器4から順次供給されてくる各画素毎の画素データDに対して輝度レベルの調整を行い、この際得られた輝度調整画素データDBLを第1データ変換回路32に供給する。
図3は、かかるABL回路31の内部構成を示す図である。
図3において、レベル調整回路310は、後述する平均輝度検出回路311にて求められた平均輝度に応じて画素データDのレベルを調整して得られた輝度調整画素データDBLを出力する。データ変換回路312は、かかる輝度調整画素データDBLを図4に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2)に変換したものを逆ガンマ変換画素データDrとして平均輝度レベル検出回路311に供給する。すなわち、輝度調整画素データDBLに逆ガンマ補正処理を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ(逆ガンマ変換画素データDr)を復元するのである。平均輝度検出回路311は、先ず、かかる逆ガンマ変換画素データDrの平均輝度を求める。ここで、平均輝度検出回路311は、かかる平均輝度が、最高輝度〜最低輝度なる範囲を4段階に分類した輝度モード1〜4の内のいずれに該当するのかを判別し、この該当する輝度モードを示す輝度モード信号LCを駆動制御回路2に供給しつつ、上述した如く求めた平均輝度を上記レベル調整回路310に供給する。つまり、レベル調整回路310は、かかる平均輝度に応じて画素データDのレベルを調整したものを上記輝度調整画素データDBLとして上記データ変換回路312、及び次段の第1データ変換回路32に供給するのである。第1データ変換回路32は、上記輝度調整画素データDBLを図5に示されるが如き変換特性に基づいて"0"〜"384"までの9ビットの第1変換画素データDHに変換し、これを多階調化処理回路33に供給する。かかる第1データ変換回路32により、後述する多階調化処理回路33での表示階調数、多階調化による圧縮ビット数に合わせたデータ変換が為される。つまり、多階調化処理回路33の多階調化処理による輝度飽和、並びに表示階調がビット境界にない場合に生じる表示特性の平坦部の発生(すなわち、階調歪みの発生)を防止する。
多階調化処理回路33は、上記9ビットの第1変換画素データDHに対して誤差拡散処理及びディザ処理を施すことにより、現階調数を維持しつつもそのビット数を4ビットに削減した多階調化処理画素データDSを生成する。尚、これら誤差拡散処理及びディザ処理については後述する。第2データ変換回路34は、上記4ビットの多階調化処理画素データDSを図6に示されるが如き変換テーブルに従って第1〜第12ビットからなる表示駆動画素データGDに変換する。尚、これら第1〜第12ビットの各々は、後述するサブフィールドSF1〜SF12各々に対応したものである。
このように、上記多階調化処理回路33及び第2データ変換回路34によれば、8ビットで256階調を表現し得る画素データDは、図6に示されるが如き全部で13パターンからなる12ビットの表示駆動画素データGDに変換される。
メモリ5は、駆動制御回路2から供給されてくる書込信号に従って上記表示駆動画素データGDを順次書き込んで記憶する。かかる書込動作により、1画面(n行、m列)分の表示駆動画素データGD11-nmの書き込みが終了すると、メモリ5は、駆動制御回路2から供給されてくる読出信号に応じて、表示駆動画素データGD11-nmを同一ビット桁同士にて1行分毎に順次読み出してアドレスドライバ6に供給する。すなわち、メモリ5は、各々が12ビットからなる1画面分の駆表示駆動画素データGD11-nmを、
DB111-nm:表示駆動画素データGD11-nmの第1ビット目
DB211-nm:表示駆動画素データGD11-nmの第2ビット目
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DB1111-nm:表示駆動画素データGD11-nmの第11ビット目
DB1211-nm:表示駆動画素データGD11-nmの第12ビット目
の如く12分割した表示駆動画素データビットDB111-nm〜DB1211-nmとして捉える。そして、これらDB111-nm、DB211-nm、・・・・、DB1211-nm各々を、駆動制御回路2から供給された読出信号に従って1行分毎に順次読み出してアドレスドライバ6に供給するのである。
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の如く12分割した表示駆動画素データビットDB111-nm〜DB1211-nmとして捉える。そして、これらDB111-nm、DB211-nm、・・・・、DB1211-nm各々を、駆動制御回路2から供給された読出信号に従って1行分毎に順次読み出してアドレスドライバ6に供給するのである。
駆動制御回路2は、上記水平同期信号H及び垂直同期信号Vに同期して、上記A/D変換器4に対するクロック信号、及びメモリ5に対する書込・読出信号を発生する。
更に、駆動制御回路2は、図7に示されるが如き発光駆動フォーマットに従って、PDP10を駆動させるべき各種タイミング信号をアドレスドライバ6、第1サスティンドライバ7及び第2サスティンドライバ8各々に供給する。
尚、図7に示される発光駆動フォーマットでは、単位画面表示期間、いわゆる1フィールド期間を12個のサブフィールドSF1〜SF12に分割している。各サブフィールド内では、PDP10の各放電セルに対して画素データの書き込みを行って"発光セル"及び"非発光セル"の設定を行う画素データ書込行程Wcと、上記"発光セル"のみを各サブフィールドの重み付けに対応した期間(回数)だけ発光させる発光維持行程Icとを実施する。ただし、先頭のサブフィールドSF1においてのみで、PDP10の全放電セルを初期化せしめる一斉リセット行程Rcを実行し、最後尾のサブフィールドSF12のみで消去行程Eを実行する。
図8は、図7に示される発光駆動フォーマットに従って、アドレスドライバ6、第1サスティンドライバ7及び第2サスティンドライバ8各々が、PDP10の行電極及び列電極に印加する各種駆動パルスの印加タイミングを示す図である。
先ず、サブフィールドSF1での一斉リセット行程Rcでは、第1サスティンドライバ7が図8に示されるが如き負極性のリセットパルスRPxを行電極X1〜Xnに印加する。かかるリセットパルスRPxの印加と同時に、第2サスティンドライバ8が、図8に示されるが如き正極性のリセットパルスRPYを行電極Y1〜Y2に印加する。これらリセットパルスRPx及びRPYの印加に応じて、PDP10における全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全放電セルは一旦、"発光セル"に設定される。
次に、各サブフィールド内での画素データ書込行程Wcでは、アドレスドライバ6が、上記メモリ5から供給された表示駆動画素データビットDBの論理レベルに対応した電圧を有する画素データパルスを発生する。この際、アドレスドライバ6は、1行分の画素データパルスからなる画素データパルス群DPを列電極D1-mに印加して行く。例えば、サブフィールドSF1の画素データ書込行程Wcでは、上記表示駆動画素データビットDB111-nmの内から第1行目に対応した分、つまりDB111-1mを抽出し、これらDB111-1m各々の論理レベルに対応したm個分の画素データパルスからなる画素データパルス群DP11を生成して列電極D1-mに印加する。次に、かかる表示駆動画素データビットDB111-nmの内の第2行目に対応した分であるDB121-2mを抽出し、これらDB121-2m各々の論理レベルに対応したm個分の画素データパルスからなる画素データパルス群DP12を生成して列電極D1-mに印加する。以下、同様にして、サブフィールドSF1の画素データ書込行程Wc内では、1行分毎の画素データパルス群DP13〜DP1nを順次列電極D1-mに印加して行く。尚、アドレスドライバ6は、表示駆動画素データビットDBの論理レベルが"1"である場合には高電圧の画素データパルスを生成し、"0"である場合には低電圧(0ボルト)の画素データパルスを生成するものとする。
更に、画素データ書込行程Wcでは、第2サスティンドライバ8が、上述した如き画素データパルス群DPの各印加タイミングと同一タイミングにて、図8に示されるが如き負極性の走査パルスSPを発生し、これを行電極Y1〜Ynへと順次印加して行く。この際、走査パルスSPが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択消去放電)が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。すなわち、表示駆動画素データGDにおける第1ビット〜第12ビット各々が、サブフィールドSF1〜SF12各々での画素データ書込行程Wcにおいて選択消去放電を生起させるか否かを決定しているのである。かかる選択消去放電により、上記一斉リセット行程Rcにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、低電圧の画素データパルスが印加された"列"に形成されている放電セルには放電が生起されず、現状が保持される。つまり、"非発光セル"の放電セルは"非発光セル"の状態を維持し、そして"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。このように、各サブフィールド毎の画素データ書込行程Wcによって、その直後の発光維持行程Icで維持放電を生起される"発光セル"と、生起させない"非発光セル"とを設定する。
次に、各サブフィールドの発光維持行程Icでは、第1サスティンドライバ7及び第2サスティンドライバ8各々が、行電極X1〜Xn及びY1〜Ynに対して図8に示されるように交互に正極性の維持パルスIPX及びIPYを印加する。
ここで、発光維持行程Icにおいて印加する維持パルスIPの回数は、各サブフィールドSF1〜SF12毎に、
SF1:1
SF2:2
SF3:4
SF4:7
SF5:11
SF6:14
SF7:20
SF8:25
SF9:33
SF10:40
SF11:48
SF12:50
となっている。
SF1:1
SF2:2
SF3:4
SF4:7
SF5:11
SF6:14
SF7:20
SF8:25
SF9:33
SF10:40
SF11:48
SF12:50
となっている。
そして、最後尾のサブフィールドSF12のみで消去行程Eを実行する。
かかる消去行程Eにおいては、アドレスドライバ6が、図8に示されるが如き正極性の消去パルスAPを発生してこれを列電極D1-mに印加する。更に、第2サスティンドライバ8は、かかる消去パルスAPの印加タイミングと同時に図8に示されるが如き負極性の消去パルスEPを発生してこれを行電極Y1〜Yn各々に印加する。これら消去パルスAP及びEPの同時印加により、PDP10における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、PDP10における全ての放電セルが"非発光セル"になるのである。
以上の如く、図7及び図8に示される発光駆動によれば、各サブフィールド内の画素データ書込行程Wcにおいて"発光セル"に設定された放電セルのみが、その直後の発光維持行程Icにて上述した如き回数だけ発光を繰り返す。この際、1フィールド内での各サブフィールドSF1〜SF12において実施された発光の総数によって中間調の輝度が表現される。
ここで、各放電セルが"発光セル"、"非発光セル"のいずれに設定されるのかは、図6に示されるが如き表示駆動画素データGDによって決まる。すなわち、表示駆動画素データGDの各ビットの論理レベルが論理レベル"1"である場合には、そのビット桁に対応したサブフィールドの画素データ書込行程Wcにおいて選択消去放電が生起され、放電セルは"非発光セル"に設定される。一方、そのビットの論理レベルが論理レベル"0"である場合には、上記選択消去放電は生起されないので、現状を維持する。つまり、"非発光セル"の放電セルは"非発光セル"のまま、"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。この際、サブフィールドSF1〜SF12の内で、放電セルを"非発光セル"の状態から"発光セル"に推移させることが出来る機会は、先頭のサブフィールドSF1でのリセット行程Rcのみである。つまり、このリセット行程Rcの終了後、サブフィールドSF1〜SF12のいずれか1の画素データ書込行程Wcにて一旦"非発光セル"に推移した放電セルが、この1フィールド内で再び"発光セル"に推移することはない。従って、図6に示される表示駆動画素データGDによれば、各放電セルは図6中の黒丸に示されるサブフィールドにて選択消去放電が生起されるまでの間、"発光セル"となる。そして、その間に存在する白丸にて示されるサブフィールド各々の発光維持行程Icにて上述した如き回数だけ発光を行うのである。
よって、図6に示されるが如き13種類のデータパターンを有する表示駆動画素データGDによれば、
[0:1:3:7:14:25:39:59:84:117:157:205:255]
なる13階調分の輝度を表現し得る階調駆動が為される。
[0:1:3:7:14:25:39:59:84:117:157:205:255]
なる13階調分の輝度を表現し得る階調駆動が為される。
ところが、上記映像信号に基づいて得られた画素データDは8ビット、すなわち、256段階の中間調を表現し得るものである。そこで、上記13段階の階調駆動によっても擬似的に256段階近傍の中間調表示を実現させるべく、上記多階調化処理回路33による多階調化処理が実施されているのである。
図9は、かかる多階調化処理回路33の内部構成を示す図である。
図9に示されるように、多階調化処理回路33は、誤差拡散処理回路330及びディザ処理回路350から構成される。
先ず、誤差拡散処理回路330におけるデータ分離回路331は、上記第1データ変換回路32から供給された9ビットの第1変換画素データDH中の上位7ビット分を表示データ、下位2ビット分を誤差データとして夫々分離する。加算器332は、かかる誤差データとしての第1変換画素データDH中の下位2ビット分と、遅延回路334からの遅延出力と、係数乗算器335の乗算出力とを加算して得た加算値を遅延回路336に供給する。遅延回路336は、加算器332から供給された加算値を、画素データA/D変換器4でのクロック周期と同一の時間を有する遅延時間Dだけ遅らせ、これを遅延加算信号AD1として上記係数乗算器335及び遅延回路337に夫々供給する。係数乗算器335は、上記遅延加算信号AD1に所定係数値K1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器332に供給する。遅延回路337は、上記遅延加算信号AD1を更に(1水平走査期間−上記遅延時間D×4)なる時間だけ遅延させたものを遅延加算信号AD2として遅延回路338に供給する。遅延回路338は、かかる遅延加算信号AD2を更に上記遅延時間Dだけ遅延させたものを遅延加算信号AD3として係数乗算器339に供給する。又、遅延回路338は、かかる遅延加算信号AD2を更に上記遅延時間D×2なる時間分だけ遅延させたものを遅延加算信号AD4として係数乗算器340に供給する。更に、遅延回路338は、かかる遅延加算信号AD2を上記遅延時間D×3なる時間分だけ遅延させたものを遅延加算信号AD5として係数乗算器341に供給する。係数乗算器339は、上記遅延加算信号AD3に所定係数値K2(例えば、"3/16")を乗算して得られた乗算結果を加算器342に供給する。係数乗算器340は、上記遅延加算信号AD4に所定係数値K3(例えば、"5/16")を乗算して得られた乗算結果を加算器342に供給する。係数乗算器341は、上記遅延加算信号AD5に所定係数値K4(例えば、"1/16")を乗算して得られた乗算結果を加算器342に供給する。加算器342は、上記係数乗算器339、340及び341各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路334に供給する。遅延回路334は、かかる加算信号を上記遅延時間Dなる時間分だけ遅延させて上記加算器332に供給する。加算器332は、上記誤差データ(第1変換画素データDH中の下位2ビット)と、遅延回路334からの遅延出力と、係数乗算器335の乗算出力とを加算し、桁上げがない場合には論理レベル"0"、桁上げがある場合には論理レベル"1"のキャリアウト信号COを発生して加算器333に供給する。加算器333は、上記表示データ(第1変換画素データDH中の上位7ビット分)に、上記キャリアウト信号COを加算したものを7ビットの誤差拡散処理画素データEDとして出力する。
以下に、かかる構成からなる誤差拡散処理回路330の動作について、図10に示されるが如きPDP10の画素G(j,k)に対応した誤差拡散処理画素データEDを求める際の動作を例にとって述べる。
先ず、かかる画素G(j,k)の左横の画素G(j,k-1)、左斜め上の画素G(j-1,k-1)、真上の画素G(j-1,k)、及び右斜め上の画素G(j-1,k+1)各々に対応した誤差データ、すなわち、
画素G(j,k-1)に対応した誤差データ:遅延加算信号AD1
画素G(j-1,k+1)に対応した誤差データ:遅延加算信号AD3
画素G(j-1,k)に対応した誤差データ:遅延加算信号AD4
画素G(j-1,k-1)に対応した誤差データ:遅延加算信号AD5
各々に対して、前述した如き係数値K1〜K4を用いた重み付け加算を実施する。次に、この加算結果に第1変換画素データDH中の下位2ビット分、すなわち画素G(j,k)に対応した誤差データを加算する。そして、この加算結果としての1ビットのキャリアウト信号COを、第1変換画素データDH中の上位7ビット分、すなわち画素G(j,k)に対応した表示データに加算したものを7ビットの誤差拡散処理画素データEDとして得るのである。
画素G(j,k-1)に対応した誤差データ:遅延加算信号AD1
画素G(j-1,k+1)に対応した誤差データ:遅延加算信号AD3
画素G(j-1,k)に対応した誤差データ:遅延加算信号AD4
画素G(j-1,k-1)に対応した誤差データ:遅延加算信号AD5
各々に対して、前述した如き係数値K1〜K4を用いた重み付け加算を実施する。次に、この加算結果に第1変換画素データDH中の下位2ビット分、すなわち画素G(j,k)に対応した誤差データを加算する。そして、この加算結果としての1ビットのキャリアウト信号COを、第1変換画素データDH中の上位7ビット分、すなわち画素G(j,k)に対応した表示データに加算したものを7ビットの誤差拡散処理画素データEDとして得るのである。
すなわち、誤差拡散処理回路330は、画素G(j,k)の周辺の画素G(j,k-1)、G(j-1,k+1)、G(j-1,k)、及びG(j-1,k-1)各々での誤差データを重み付け加算したものを、画素G(j,k)に対応した表示データに反映させるのである。かかる動作により、画素G(j,k)における下位2ビットに対応した輝度成分が上記周辺画素によって擬似的に表現されので、8ビットよりも少ないビット数、すなわち7ビット分の表示データにて、上記8ビットの画素データDと同等の輝度階調表現が可能になるのである。尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、4つの画素各々に割り当てるべき誤差拡散の係数K1〜K4を1フィールド(フレーム)毎に変更するようにしても良い。
ディザ処理回路350は、誤差拡散処理回路330から供給された誤差拡散処理画素データEDに対して、以下に説明するが如きディザ処理を施す。これにより、7ビットの誤差拡散処理画素データEDにて表される中間輝度と同等な輝度階調レベルを維持しつつも、そのビット数を4ビットに減らした多階調化処理画素データDSを生成する。かかるディザ処理においても、隣接する複数個の画素により1つの中間輝度を表現する。
図11は、かかるディザ処理回路350の内部構成を示す図である。ディザ処理回路350は、動き検出回路351、ディザテーブルメモリ352、読出回路353、加算器354及び上位ビット抽出回路355からなる。動き検出回路351は誤差拡散処理画素データEDに応じて画素群毎に動きベクトル信号を発生する。動きベクトルの検出方法については例えば、特開平07−59089号公報に示されている。ディザテーブルメモリ352は4行×4列からなる画素群の各画素に対して"0"〜"7"を表現し得る3ビットのディザ値を記憶したディザマトリクス回路である。画素群の連続する4画面(フィールド又はフレーム)分のディザ値を示す静止画用ディザテーブルと動画用ディザテーブルとを備えている。読出回路353は動き検出回路351からの動きベクトル信号によって示される動き方向及び動き量に応じて静止画用ディザテーブルと動画用ディザテーブルとのうちの一方のディザテーブルからディザ値を読み出して加算器354に供給する。すなわち、画素群毎に動きベクトル信号によって示される動き量が閾値以下ならば、静止画と判別して静止画用ディザテーブルからディザ値を読み出し、閾値より大ならば、動画と判別して動画用ディザテーブルからディザ値を読み出す。動画用ディザテーブルの読み出しの場合には動きベクトル信号によって示される動き方向に応じて読出位置がシフトされ、そのシフト量は動き量に応じて決定される。
加算器354は読出回路353から供給されてくる3ビットで表されるディザ値を、上記誤差拡散処理画素データEDの下位3ビットに加算する。加算器354は、この加算結果をディザ加算画素データとして上位ビット抽出回路355に供給する。上位ビット抽出回路355は、かかるディザ加算画素データ中から上位4ビット分を抽出し、これを多階調化画素データDSとして出力する。
画素群は、図12に示されるが如きPDP10の画素G(1,1)〜画素G(n、m)のうちの太線にて囲まれる4行×4列からなる部分を基本とする。
図13(a)は静止画用ディザテーブルの第1〜第4ディザ値群の各ディザ値を画素位置に対応させて示している。図14(a)は動画用ディザテーブルの第1〜第4ディザ値群の各ディザ値を画素位置に対応させて示している。
図13(a)及び図14(a)に示されたディザテーブルのディザ値を用いて読出回路353及び加算器354の動作を以下に具体的に説明する。ここでは各ディザテーブルの第1〜第4ディザ値群が映像信号の連続する4フィールドA〜Dに対して時間的に対応した場合について説明する。なお、各フィールド及び行は垂直同期信号V及び水平同期信号Hに応じて判別され、列はクロック信号に応じて判別される。
動き検出回路351から出力された動きベクトル信号によって示される動き量が閾値以下のためその画素群部分は静止画と読出回路353が判断した場合には、読出回路353は、静止画用ディザテーブルからディザ値を読み出す。
具体的には、読出回路353は、最初のフィールドAにおいて、PDP10の第(4K−3)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素各々に対応させて、静止画用ディザテーブルの第1ディザ値群の1行目の"0"、"4"、"1"、"5"なるディザ値をその順に読み出す。PDP10の第(4K−2)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素各々に対応させて、静止画用ディザテーブルの第1ディザ値群の2行目の"6"、"2"、"7"、"3"なるディザ値をその順に読み出す。PDP10の第(4K−1)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第1ディザ値群の3行目の"1"、"5"、"0"、"4"なるディザ値を読み出す。更に、PDP10の第4K行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第1ディザ値群の4行目の"7"、"3"、"6"、"2"なるディザ値を読み出す。
なお、上記のKは、1〜n/4までの自然数であり、上記のLは、1〜m/4までの自然数である。
次のフィールドBにおいて、読出回路353は、PDP10の第(4K−3)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第2ディザ値群の1行目の"7"、"3"、"6"、"2"なるディザ値をその順に読み出す。また、PDP10の第(4K−2)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第2ディザ値群の2行目の"1"、"5"、"0"、"4"なるディザ値をその順に読み出す。PDP10の第(4K−1)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第2ディザ値群の3行目の"6"、"2"、"7"、"3"なるディザ値をその順に読み出す。更に、PDP10の第4K行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第2ディザ値群の4行目の"6"、"2"、"7"、"3"なるディザ値をその順に読み出す。
次のフィールドCにおいては、読出回路353は、PDP10の第(4K−3)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第3ディザ値群の1行目の"3"、"7"、"2"、"6"なるディザ値をその順に読み出す。また、PDP10の第(4K−2)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第3ディザ値群の2行目の"5"、"1"、"4"、"0"なるディザ値をその順に読み出す。PDP10の第(4K−1)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第3ディザ値群の3行目の"2"、"6"、"3"、"7"なるディザ値をその順に読み出す。更に、PDP10の第4K行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第3ディザ値群の4行目の"4"、"0"、"5"、"1"なるディザ値をその順に読み出す。
次のフィールドDにおいては、読出回路353は、PDP10の第(4K−3)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第4ディザ値群の1行目の"4"、"0"、"5"、"1"なるディザ値をその順に読み出す。また、PDP10の第(4K−2)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第4ディザ値群の2行目の"2"、"6"、"3"、"7"なるディザ値をその順に読み出す。このフィールドBにおいて、読出回路353は、PDP10の第(4K−1)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第4ディザ値群の3行目の"5"、"1"、"4"、"0"なるディザ値をその順に読み出す。更に、PDP10の第4K行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、静止画用ディザテーブルの第4ディザ値群の4行目の"3"、"7"、"2"、"6"なるディザ値をその順に読み出す。
一方、動き検出回路351から出力された動きベクトル信号によって示される動き量が閾値より大のためその画素群部分は動画と読出回路353が判断した場合には、読出回路353は動画用ディザテーブルからディザ値を読み出すことになる。また、読出回路353はその動きベクトル信号によって示される動き方向に対応して第1ディザ値群〜第4ディザ値群各々の4行×4列の中でその方向に読出開始位置を移動させる。動き方向が例えば、画面の右方向である場合には次のように読出回路353による読み出しが行われる。
読出回路353は、最初のフィールドAにおいては動画用ディザテーブルの第1ディザ値群の各行について1列から2列、3列、4列の順にディザ値を読み出す。すなわち、フィールドAにおいてPDP10の第(4K−3)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素各々に対応させて、動画用ディザテーブルの第1ディザ値群の1行目の"0"、"4"、"1"、"5"なるディザ値をその順に読み出す。PDP10の第(4K−2)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素各々に対応させて、動画用ディザテーブルの第1ディザ値群の2行目の"6"、"2"、"7"、"3"なるディザ値をその順に読み出す。PDP10の第(4K−1)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第1ディザ値群の3行目の"1"、"5"、"0"、"4"なるディザ値を読み出す。更に、PDP10の第4K行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第1ディザ値群の4行目の"7"、"3"、"6"、"2"なるディザ値を読み出す。
読出回路353は、次のフィールドBにおいては動画用ディザテーブルの第2ディザ値群の各行について2列から3列、4列、1列の順にディザ値を読み出す。すなわち、フィールドBにおいて、読出回路353は、PDP10の第(4K−3)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第2ディザ値群の1行目の"7"、"3"、"6"、"2"なるディザ値をその順に読み出す。また、PDP10の第(4K−2)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第2ディザ値群の2行目の"1"、"5"、"0"、"4"なるディザ値をその順に読み出す。PDP10の第(4K−1)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第2ディザ値群の3行目の"6"、"2"、"7"、"3"なるディザ値をその順に読み出す。更に、PDP10の第4K行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第2ディザ値群の4行目の"0"、"4"、"1"、"5"なるディザ値をその順に読み出す。
読出回路353は、次のフィールドCにおいては動画用ディザテーブルの第3ディザ値群の各行について3列から4列、1列、2列の順にディザ値を読み出す。すなわち、フィールドCにおいては、読出回路353は、PDP10の第(4K−3)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第3ディザ値群の1行目の"2"、"6"、"3"、"7"なるディザ値をその順に読み出す。また、PDP10の第(4K−2)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第3ディザ値群の2行目の"4"、"0"、"5"、"1"なるディザ値をその順に読み出す。PDP10の第(4K−1)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第3ディザ値群の3行目の"3"、"7"、"2"、"6"なるディザ値をその順に読み出す。更に、PDP10の第4K行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第3ディザ値群の4行目の"5"、"1"、"4"、"0"なるディザ値をその順に読み出す。
読出回路353は、次のフィールドDにおいては動画用ディザテーブルの第4ディザ値群の各行について4列目から1列、2列、3列の順にディザ値を読み出す。すなわち、 次のフィールドDにおいては、読出回路353は、PDP10の第(4K−3)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第4ディザ値群の1行目の"4"、"0"、"5"、"1"なるディザ値をその順に読み出す。また、PDP10の第(4K−2)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第4ディザ値群の2行目の"2"、"6"、"3"、"7"なるディザ値をその順に読み出す。このフィールドBにおいて、読出回路353は、PDP10の第(4K−1)行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第4ディザ値群の3行目の"5"、"1"、"4"、"0"なるディザ値をその順に読み出す。更に、PDP10の第4K行における第(4L−3)列、第(4L−2)列、第(4L−1)列、及び第4L列に属する画素の各々に対応させて、動画用ディザテーブルの第4ディザ値群の4行目の"3"、"7"、"2"、"6"なるディザ値をその順に読み出す。
加算器354の入力データである誤差拡散処理画素データEDの下位3ビットが図13(b)及び図14(b)に示すように、4行×4列の画素全てが"6"であるとすると、静止画ディザテーブル及び動画用ディザテーブル各々の第1〜第4ディザ値群に対して加算器354による加算結果は図13(c)及び図14(c)に示すようになる。図13(c)及び図14(c)では、加算器354による加算結果のうちの下から4桁目のビットに桁上げされた画素は"8"で示され、桁上げされない画素は"0"で示されている。静止画の場合の平均出力は図13(d)に示されるように4行×4列の画素全てが"6"となる。更に、動画の場合の平均出力も図14(d)に示されるように4行×4列の画素全てが"6"となる。これらの平均出力は画素データEDの下位3ビットと同じになる。
なお、動画の場合に静止画用ディザテーブルからディザ値を、上記の動画用ディザテーブルからの読み出しと同様に読み出すと、第1〜第4ディザ値群に対して加算器354による加算結果は図13(e)に示すようになり、その平均出力は図13(f)に示されるようになり、4行×4列の画素全てが"6"となることはない。
上位ビット抽出回路355では、加算器354の加算結果の画素データ中から上位4ビット分を抽出するので、上位ビット抽出回路355の出力データDSにはその桁上げが反映されることになる。
以上の如く、このディザ処理回路350では、図12の太線にて囲まれている4行×4列画素群を1つの表示単位として捉えてディザ処理を行うようにしている。つまり、4行×4列画素群内の16個の画素各々に対応した誤差拡散処理画素データED各々の下位3ビットに、3ビットで表される"0"〜"7"なるディザ値を図13及び図14に示されるように割り当てて加算するのである。このように、16個の画素各々に対応した誤差拡散処理画素データED各々の下位3ビットに、3ビットで表される"0"〜"7"なるディザ値を加算すると、
1) ディザ値"7"が加算された画素だけで桁上げが生じる場合、
2) ディザ値"6"及び"7"が加算された画素で桁上げが生じる場合
3) ディザ値"5"〜"7"が加算された画素で桁上げが生じる場合
4) ディザ値"4"〜"7"が加算された画素で桁上げが生じる場合
5) ディザ値"3"〜"7"が加算された画素で桁上げが生じる場合
6) ディザ値"2"〜"7"が加算された画素で桁上げが生じる場合
7) ディザ値"1"〜"7"が加算された画素で桁上げが生じる場合
8) 全ての画素で桁上げが生じない場合
なる8つの桁上げ状態のいずれかが起こる。従って、4行×4列画素群を1つの表示単位として眺めた場合、上記ディザ加算画素データ中の上位4ビットによって表される輝度として、8種類の組み合わせが発生することになる。すなわち、上位ビット抽出回路357によって得られた多階調化処理画素データDSのビット数が例え4ビットであっても、表現出来る輝度階調数は8倍、すなわち、7ビット相当の中間調表示が可能となるのである。
1) ディザ値"7"が加算された画素だけで桁上げが生じる場合、
2) ディザ値"6"及び"7"が加算された画素で桁上げが生じる場合
3) ディザ値"5"〜"7"が加算された画素で桁上げが生じる場合
4) ディザ値"4"〜"7"が加算された画素で桁上げが生じる場合
5) ディザ値"3"〜"7"が加算された画素で桁上げが生じる場合
6) ディザ値"2"〜"7"が加算された画素で桁上げが生じる場合
7) ディザ値"1"〜"7"が加算された画素で桁上げが生じる場合
8) 全ての画素で桁上げが生じない場合
なる8つの桁上げ状態のいずれかが起こる。従って、4行×4列画素群を1つの表示単位として眺めた場合、上記ディザ加算画素データ中の上位4ビットによって表される輝度として、8種類の組み合わせが発生することになる。すなわち、上位ビット抽出回路357によって得られた多階調化処理画素データDSのビット数が例え4ビットであっても、表現出来る輝度階調数は8倍、すなわち、7ビット相当の中間調表示が可能となるのである。
なお、上記した実施例においては、動き方向が画面の右方向の場合についてのみ説明したが、動き方向が画面の左方向の場合には、読出回路353は、最初のフィールドAにおいては動画用ディザテーブルの第1ディザ値群の各行について1列から2列、3列、4列の順にディザ値を読み出し、フィールドBにおいては動画用ディザテーブルの第2ディザ値群の各行について4列から1列、2列、3列の順にディザ値を読み出し、フィールドCにおいては動画用ディザテーブルの第3ディザ値群の各行について3列から4列、1列、2列の順にディザ値を読み出し、フィールドDにおいては動画用ディザテーブルの第4ディザ値群の各行について2列から3列、4列、1列の順にディザ値を読み出す。
動き方向が画面の上方向の場合には、読出回路353は、最初のフィールドAにおいては動画用ディザテーブルの第1ディザ値群の1行〜4行の順に各行について1列〜4列の順にディザ値を読み出し、フィールドBにおいては動画用ディザテーブルの第2ディザ値群の4行、1行、2行、3行の順に各行について1列〜4列の順にディザ値を読み出し、フィールドCにおいては動画用ディザテーブルの第3ディザ値群の3行、4行、1行、2行の順に各行について1列〜4列の順にディザ値を読み出し、フィールドDにおいては動画用ディザテーブルの第4ディザ値群の2行、3行、4行、1行の順に各行について1列〜4列の順にディザ値を読み出す。
動き方向が画面の下方向の場合には、読出回路353は、最初のフィールドAにおいては動画用ディザテーブルの第1ディザ値群の1行〜4行の順に各行について1列〜4列の順にディザ値を読み出し、フィールドBにおいては動画用ディザテーブルの第2ディザ値群の2行、3行、4行、1行の順に各行について1列〜4列の順にディザ値を読み出し、フィールドCにおいては動画用ディザテーブルの第3ディザ値群の3行、4行、1行、2行の順に各行について1列〜4列の順にディザ値を読み出し、フィールドDにおいては動画用ディザテーブルの第4ディザ値群の4行、1行、2行、3行の順に各行について1列〜4列の順にディザ値を読み出す。
図15はディザ処理回路350の他の構成例を示している。図15のディザ処理回路350は、図11に示した動き検出回路351、ディザテーブルメモリ352、読出回路353、加算器354及び上位ビット抽出回路355に加えて、乱数発生回路356とセレクタ357とを備えている。乱数発生回路356は1〜4のいずれかの整数を示すデータをランダムな順にフィールド毎に出力する。すなわち、乱数発生回路356の出力値は4フィールド毎に1〜4の出力順が変化する値である。セレクタ357は動き検出回路351からの動き検出信号に応じて画像が静止画と動画とのいずれであるかを判別し、その判別結果に応じてフィールド番号と乱数発生回路356の出力値とを切り替えて読出回路353に出力する。セレクタ357に供給されるフィールド番号は1〜4のいずれかの整数をフィールド毎にその番号順に示し、4フィールド毎にそれを繰り返すデータである。セレクタ357は動き検出回路351からの動き検出信号に応じて画像が静止画と判別したときにはフィールド番号をそのまま読出回路353に供給し、動き検出回路351からの動き検出信号に応じて画像が動画と判別したときには乱数発生回路356の出力値を読出回路353に供給する。
図15のディザ処理回路350においては、ディザテーブルメモリ352には上記した静止画用ディザテーブルだけが記憶されている。よって、読出回路353はセレクタ357からフィールド番号として指定される番号のディザ値群を読み出して加算器354に供給する。
ディザテーブルメモリ352に記憶されたディザテーブルが図16(a)に示すように、第1ディザ値群〜第4ディザ値群であるとする。これは図13(a)に示した静止画ディザテーブルと同一である。静止画の場合には連続する4フィールドに対応してフィールド番号が1,2,3,4を示すので、それがセレクタ357を介して読出回路353に供給される。読出回路353はディザテーブルメモリ352の第1ディザ値群〜第4ディザ値群からその順にディザ値を読み出して加算器354に供給する。加算器354に供給される誤差拡散処理画素データEDの下位3ビットが図16(b)に示すように、4行×4列の画素全てが"6"であるとすると、図13(c)に示した如く加算器354による加算結果が得られる。一方、動画の場合には乱数発生回路356の出力値が連続する4フィールドに対応して例えば、1,2,4,3の如く出力されると、それがセレクタ357を介して読出回路353に供給される。すなわち、図16(c)に示すように第1ディザ値群、第2ディザ値群、第4ディザ値群及び第3ディザ値群の順番にディザ値が読み出される。また、読出回路353はその動きベクトル信号によって示される動き方向に対応して第1ディザ値群〜第4ディザ値群各々の4行×4列の中でその方向に読出開始位置を移動させる。ここでは、動き方向が画面の右方向であるとしている。よって、図16(d)に示した如く加算器354による加算結果が得られる。また、その加算結果の平均出力も図16(e)に示すように4行×4列の画素全てが"6"となる。
図17は更に、ディザ処理回路350の他の構成例を示している。図17のディザ処理回路350は、図11に示した動き検出回路351、読出回路353、加算器354及び上位ビット抽出回路355の他に、静止画用ディザテーブルメモリ358と、複数の動画用ディザテーブルメモリ359a,359b,……を有している。これらのディザテーブルメモリ358,359a,359b,……は4行×4列からなる画素群の各画素に対して"0"〜"7"を表現し得る3ビットのディザ値を記憶したメモリである。また、複数の動画用ディザテーブルメモリ359a,359b,……は動画の動き量の違いに対応して備えられている。よって、動画の場合には、読出回路353は動き検出回路351からの動き検出信号によって示される動き量に応じて複数の動画用ディザテーブルメモリ359a,359b,……のうちから1のディザテーブルメモリを選択し、1のディザテーブルメモリからディザ値を読み出す。その他の動作については図11に示したディザ処理回路と同様である。
図18は、図11、図15及び図17に示した動き検出回路351の具体的構成を示している。動き検出回路351はブロック輝度平均レベル算出部361、メモリ362及び比較回路363を備えている。ブロック輝度平均レベル算出部361は上記した誤差拡散処理画素データEDとして供給される映像信号の画面を複数のブロックに分けて各ブロックの輝度平均レベルを算出する。この複数のブロック各々は上記したディザマトリックスの画素群よりも大きい画素群である。ブロック輝度平均レベル算出部361によって算出されたブロック毎の輝度平均レベルはメモリ362及び比較回路363に供給される。メモリ362には数V(水平走査期間)前までの各ブロックの輝度平均レベルが記憶される。比較回路363は同一ブロックにおける現在の輝度平均レベルとメモリ362に記憶された数V前までの輝度平均レベルとに応じて時間的なレベル変動値を検出し、そのレベル変動値と閾値と比較して動きを判定する。
なお、上記した実施例においては、本発明をプラズマディスプレイ装置に適用した場合について説明したが、液晶ディスプレイ装置等の他のディスプレイ装置にも本発明を適用することができる。
従って、本発明によれば、画面上の複数の画素群各々の各画素位置に対応させてディザ値を発生するディザ値発生手段と、画素の各々に対応した映像信号に基づく画素データにディザ値を加算したものをディザ処理画素データとして出力する加算手段とを備え、ディザ値発生手段は、発生すべきディザ値を映像信号が示す画像の動きに応じて変更するので、動画におけるノイズを抑制した良好なディザ処理を行うことができる。
350 ディザ処理回路
351 動き検出回路
352 ディザテーブルメモリ
353 読出回路
354 加算器
355 上位ビット抽出回路
351 動き検出回路
352 ディザテーブルメモリ
353 読出回路
354 加算器
355 上位ビット抽出回路
Claims (10)
- 連続して生じる単位画面情報信号からなる映像信号に応じてディスプレイ画面上に2次元画像を表示するディスプレイ装置のディザ処理回路であって、
前記画面上の複数の画素群各々の各画素位置に対応させてディザ値を発生するディザ値発生手段と、前記画素の各々に対応した前記映像信号に基づく画素データに前記ディザ値を加算したものをディザ処理画素データとして出力する加算手段とからなり、
前記ディザ値発生手段は、発生すべき前記ディザ値を前記映像信号が示す画像の動きに応じて変更することを特徴とするディザ処理回路。 - 前記ディザ値発生手段は、前記映像の動きのある部分に対して発生すべき前記ディザ値を前記画像の動きの量だけシフトさせることを特徴とする請求項1記載のディザ処理回路。
- 前記ディザ値発生手段は、互いに異なる複数のディザ値を前記画素群における各画素位置に対応させた静止画用ディザ値群として発生するための静止画用ディザテーブルと、互いに異なる複数のディザ値を前記画素群における各画素位置に対応させた動画用ディザ値群として発生するための動画用ディザテーブルと、を記憶したメモリ手段を有し、前記映像信号が示す画像の動きに応じて前記静止画用ディザ値群及び前記動画用ディザ値群のうちの一方を選択し、これをディザ値として前記加算手段に供給する読出選択手段と、を有することを特徴とする請求項1記載のディザ処理回路。
- 前記ディザ値発生手段は、互いに異なる複数のディザ値を前記画素群における各画素位置に対応させたディザ値群として発生するディザテーブルメモリ手段を有し、前記複数のディザ値各々の前記画素群内における各画素位置への割り当てを単位画面情報信号毎にランダムに異ならせ、これをディザ値として前記加算手段に供給することを特徴とする請求項1記載のディザ処理回路。
- 前記ディザ値発生手段は、発生すべき前記ディザ値を更に前記単位画面情報信号毎に変更することを特徴とする請求項1記載のディザ処理回路。
- 前記画素群の各々は、前記画面上において互いに隣接するN行×M列分からなる前記画素の集合であることを特徴とする請求項1記載のディザ処理回路。
- 前記ディザ値発生手段は、互いに異なる複数のディザ値を前記画素群内における各画素位置に対応させた第1動画用ディザ値群として発生する第1ディザテーブルメモリ手段と、
前記ディザ値各々の前記画素群内における各画素位置への割り当てを前記第1動画用ディザ値群とは異ならせた第2動画用ディザ値群を発生する第2ディザテーブルメモリ手段と、
前記映像信号が示す画像の動きに応じて前記第1動画用ディザ値群及び第2動画用ディザ値群のうちの一方を選択し、これをディザ値として前記加算手段に供給する読出選択手段と、を有することを特徴とする請求項1記載のディザ処理回路。 - 前記第1動画用ディザ値群及び前記第2動画用ディザ値群各々は、前記ディザ値各々の前記画素群内における各画素位置への割り当てが前記単位画面情報信号毎に異なることを特徴とする請求項7記載のディザ処理回路。
- 前記ディザ値発生手段は、前記画面を複数のブロックに分け、各ブロックに対応する前記映像信号の平均輝度レベルを検出し、同一ブロック内の前記平均輝度レベルの時間的変動に基づいて動きの有無を検出する動き検出手段を有することを特徴とする請求項1記載のディザ処理回路。
- 前記ブロックは、互いに異なる複数の前記ディザ値を割り当てる前記画素群よりも大きい画素群とすることを特徴とする請求項9記載のディザ処理回路。
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