JP2000242229A - プラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイパネルの駆動方法

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Abstract

(57)【要約】 【課題】誤放電を防止しつつも放射ノイズを低減させて
表示品質の向上を図ることが出来るプラズマディスプレ
イパネルの駆動方法を提供することを目的とする。 【解決手段】走査パルス及び維持パルスの内の少なくと
も一方の印加周期をサブフィールド毎又は複数サブフィ
ールド毎に異ならせる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル(以下、ＰＤＰと称す
る)の駆動方法に関する。
【０００２】
【従来の技術】近年、表示装置の大型化に伴い、薄型の
表示装置が要求され、各種の薄型表示装置が実用化され
ている。ＡＣ（交流放電）型のＰＤＰは、かかる薄型表
示装置の１つとして着目されている。ＰＤＰは、複数の
列電極（アドレス電極）と、これら列電極と交叉して配
列された複数の行電極とを備えている。これら各行電極
対及び列電極は、放電空間に対して誘電体層で被覆され
ており、行電極対と列電極との交点にて１画素に対応し
た放電セルが形成される構造となっている。ここで、Ｐ
ＤＰは放電現象を利用して発光表示を行うものである
為、上記放電セルの各々は、発光しているか否かの２つ
の状態しかもたない。そこで、かかるＰＤＰにより中間
調の輝度表示を実現させるべく、サブフィールド法を用
いる。サブフィールド法では、１フィールドの表示期間
をＮ個のサブフィールドに分割し、各サブフィールド毎
に、画素データ(Ｎビット)の各ビット桁の重み付けに対
応した期間長を有する発光期間を夫々割り当てて発光駆
動を行う。
【０００３】図１は、かかるサブフィールド法を用いて
中間調の輝度表示を行うプラズマディスプレイ装置の概
略構成を示す図である。図１において、駆動装置１００
は、入力されたビデオ信号を１画素毎に対応したディジ
タルの画素データに変換し、この画素データに対応した
画素データパルスをＰＤＰ１０の列電極Ｄ1〜Ｄmに印加
すると共に、以下に説明するが如き各種の駆動パルスを
行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加して発光駆動制御を
行う。尚、行電極Ｘ及びＹは一対にてＰＤＰ１０の１行
を構成しており、上記列電極Ｄ1〜Ｄm各々に交叉して形
成されている。これら列電極及び行電極対は、図示せぬ
誘電体を挟んで形成されており、１組の列電極及び行電
極対が交差する部分に１つの画素セルが形成される。
【０００４】図２は、上記駆動装置１００による１フィ
ールド期間での発光駆動フォーマットの一例を示す図で
ある。図２に示されるように、１フィールドの表示期間
は、サブフィールドＳＦ１〜ＳＦ４なる４つのサブフィ
ールドに分割されており、各サブフィールドにおいて、
一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光
維持行程Ｉｃ、及び消去行程Ｅを夫々実行する。
【０００５】図３は、これら行程毎に、駆動装置１００
がＰＤＰ１０の列電極及び行電極対に夫々印加する各種
駆動パルスの印加タイミング(１サブフィールド内での)
を示す図である。先ず、一斉リセット行程Ｒｃにおい
て、駆動装置１００は、図３に示されるが如き負極性の
リセットパルスＲＰx及び正極性のリセットパルスＲＰY
を行電極Ｘ 1〜Ｘn及びＹ1〜Ｙn各々に同時に印加する。
これらリセットパルスＲＰx及びＲＰYの印加に応じて、
ＰＤＰ１０中の全ての放電セルがリセット放電されて、
各放電セル内には一様に所定量の壁電荷が形成される。
これにより、全ての放電セルは一旦、"発光セル"に初期
設定される。
【０００６】次に、画素データ書込行程Ｗｃにおいて、
駆動装置１００は、図３に示されるが如き所定の走査パ
ルス周期Ｔａにて、各行毎の画素データパルス群ＤＰ1
〜ＤＰnを順次列電極Ｄ1〜Ｄmに印加して行く。例え
ば、サブフィールドＳＦ１の画素データ書込行程Ｗｃで
は、ＰＤＰ１０の全放電セル各々に対応した入力画素デ
ータ各々から第１ビット目だけを抽出し、この第１ビッ
ト目の論理レベルに応じた画素データパルス群ＤＰを、
１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。又、サ
ブフィールドＳＦ２では、ＰＤＰ１０の全放電セル各々
に対応した入力画素データ各々から第２ビット目だけを
抽出し、この第２ビット目の論理レベルに応じた画素デ
ータパルス群ＤＰを、１行分毎に順次列電極Ｄ1〜Ｄmに
印加して行くのである。更に、駆動装置１００は、かか
る画素データパルス群ＤＰの各印加タイミングと同一タ
イミングにて、図３に示されるが如き負極性の走査パル
スＳＰを上記走査パルス周期にて行電極Ｙ1〜Ｙnへと順
次印加して行く。ここで、かかる走査パルスＳＰが印加
された"行"と、高電圧の画素データパルスが印加され
た"列"との交差部の放電セルにのみ放電（選択消去放
電）が生じ、その放電セル内に残存していた壁電荷は選
択的に消去される。かかる選択消去放電により、上記一
斉リセット行程Ｒｃにて"発光セル"の状態に初期化され
た放電セルは、"非発光セル"に推移する。一方、上記走
査パルスＳＰと同時に低電圧の画素データパルスが印加
された放電セルには上記選択消去放放電が生起されず、
上記一斉リセット行程Ｒｃにて初期化された状態、つま
り"発光セル"の状態が維持される。又、駆動装置１００
は、各走査パルスＳＰを各行電極Ｙに印加する直前に、
図３に示されるが如き正極性のプライミングパルスＰＰ
を行電極Ｙ1〜Ｙnに印加する。かかるプライミングパル
スＰＰの印加に応じて各行毎にプライミング放電が生じ
る。このプライミング放電により、上記一斉リセット動
作にて得られたものの時間経過と共に減少してしまった
荷電粒子がＰＤＰ１０の放電空間内に再形成される。よ
って、荷電粒子が再形成された直後に走査パルスＳＰが
印加されることになるので、選択消去放電が確実に生起
されるようになり、画素データの書き込みミスが防止さ
れる。
【０００７】次に、発光維持行程Ｉｃにおいて、駆動装
置１００は、図３に示されるが如き正極性の維持パルス
ＩＰXを所定の維持パルス周期Ｔsにて繰り返し行電極Ｘ
1〜Ｘnに印加する。更に、駆動装置１００は、かかる維
持パルスＩＰXが行電極Ｘ1〜Ｘnに印加されていない期
間中に、図３に示されるが如き正極性の維持パルスＩＰ
Yを所定周期Ｔsにて繰り返し行電極Ｙ1〜Ｙnに印加す
る。ここで、各サブフィールド内において維持パルスＩ
ＰX及びＩＰYを印加する回数(期間)は、各サブフィール
ドの重み付けに対応して設定されている。
【０００８】例えば、図２に示されるように、サブフィ
ールドＳＦ１〜ＳＦ４各々毎に、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ なる回数(期間)比にて示される分だけ維持パルスＩＰX
及びＩＰYを印加するのである。
【０００９】この際、上記画素データ書込行程Ｗｃの終
了後、壁電荷が残留したままとなっている放電セル、す
なわち"発光セル"のみが、これら維持パルスＩＰX及び
ＩＰYが交互に印加される度に放電発光する。つまり、
上記画素データ書込行程Ｗｃにおいて"発光セル"に設定
された放電セルのみが、上述した如き回数(期間)分だけ
点滅を繰り返してその発光状態を維持するのである。
【００１０】次に、消去行程Ｅにおいて、駆動装置１０
０は、図３に示されるが如き消去パルスＥＰを行電極Ｘ
1〜Ｘnに印加することにより、全放電セルを一斉に消去
放電せしめ、各放電セル内に残留している壁電荷を消去
する。このような図３に示されるが如き駆動を、図２の
サブフィールドＳＦ１〜ＳＦ４各々で実行することによ
り１５段階の中間調の輝度表示が可能になるのである。
【００１１】しかしながら、かかる駆動方法では、上記
維持パルスＩＰX及びＩＰYのパルス列によって発生する
放射ノイズのスペクトルが、ある特定の周波数に集中し
てしまう為、放射ノイズが増大するという問題があっ
た。又、映像信号の各種リフレッシュレートに対応すべ
く、図３に示されるが如き走査パルス周期Ｔa、及び維
持パルス周期Ｔsを短くすると、誤放電が起こる場合が
あるという問題も発生した。
【００１２】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、誤放電を防止し
つつも放射ノイズを低減させて表示品質の向上を図るこ
とが出来るプラズマディスプレイパネルの駆動方法を提
供することを目的とする。
【００１３】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、走査ライン毎に配列さ
れた複数の行電極と前記行電極に交叉して配列された複
数の列電極との各交点にて１画素に対応した放電セルを
形成しているプラズマディスプレイパネルの駆動方法で
あって、１フィールドの表示期間を複数のサブフィール
ドに分割し、前記サブフィールドの各々において、画素
データに応じて前記放電セルを発光セル又は非発光セル
のいずれか一方に設定する選択放電を生起させる走査パ
ルスを前記行電極各々に順次印加する画素データ書込行
程と、前記発光セルのみに維持放電を生起させる維持パ
ルスを前記サブフィールドの重み付けに対応した回数分
だけ前記行電極各々に印加する維持発光行程とを実行
し、前記走査パルス及び前記維持パルスの内の少なくと
も一方の印加周期を前記サブフィールド毎又は複数サブ
フィールド毎に異ならせる。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図４は、本発明による駆動方法に基づ
いてプラズマディスプレイパネルを発光駆動するプラズ
マディスプレイ装置の概略構成を示す図である。図４に
示されるように、かかるプラズマディスプレイ装置は、
プラズマディスプレイパネルとしてのＰＤＰ１０と、Ａ
／Ｄ変換器１、駆動制御回路２、メモリ４、アドレスド
ライバ６、第１及び第２サスティンドライバ７及び８か
らなる駆動部と、から構成されている。
【００１５】ＰＤＰ１０は、アドレス電極としてのｍ個
の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列
されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜
Ｙnを備えている。この際、行電極Ｘ及び行電極Ｙの一
対にて、ＰＤＰ１０における１行分に対応した行電極を
形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に
対して誘電体層で被覆されており、各行電極対と列電極
との交点にて１画素に対応した放電セルが形成される構
造となっている。
【００１６】Ａ／Ｄ変換器１は、駆動制御回路２から供
給されるクロック信号に応じて、入力されたアナログの
入力映像信号をサンプリングしてこれを１画素毎に対応
した例えば４ビットの画素データＤに変換し、これをメ
モリ４に供給する。駆動制御回路２は、上記入力映像信
号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変
換器１に対するクロック信号、及びメモリ４に対する書
込及び読出信号を発生する。更に、駆動制御回路２は、
かかる水平及び垂直同期信号に同期して、アドレスドラ
イバ６、第１サスティンドライバ７及び第２サスティン
ドライバ８各々を駆動制御すべき各種タイミング信号を
発生する。
【００１７】メモリ４は、駆動制御回路２から供給され
た書込信号に従って上記画素データＤを順次書き込む。
かかる書込動作により、例えば、ＰＤＰ１０における１
画面（ｎ行、ｍ列）分の画素データＤ11-nmの書き込み
が終了すると、メモリ４は、駆動制御回路２から供給さ
れた読出信号に従って、この１画面分の画素データＤ
11-nmを各ビット桁毎に読み出す。
【００１８】すなわち、画素データＤ11-nmを各ビット
桁毎に分割した、 ＤＢ１11-nm：画素データＤ11-nmの第１ビット目 ＤＢ２11-nm：画素データＤ11-nmの第２ビット目 ＤＢ３11-nm：画素データＤ11-nmの第３ビット目 ＤＢ４11-nm：画素データＤ11-nmの第４ビット目 各々を１行分毎に順次読み出してアドレスドライバ６に
供給する。
【００１９】駆動制御回路２は、図２に示されるが如き
発光駆動フォーマットに従ってＰＤＰ１０を発光駆動制
御すべく、各種タイミング信号をアドレスドライバ６、
第１サスティンドライバ７及び第２サスティンドライバ
８各々に供給する。図５は、駆動制御回路２から供給さ
れた各種タイミング信号に応じて、アドレスドライバ
６、第１サスティンドライバ７及び第２サスティンドラ
イバ８各々が、ＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ
1〜Ｘn及びＹ1〜Ｙn各々に印加する各種駆動パルスの印
加タイミングを示す図である。
【００２０】図５に示されるように、サブフィールドＳ
Ｆ１〜ＳＦ４各々内における一斉リセット行程Ｒｃにお
いては、第１サスティンドライバ７が正極性のリセット
パルスＲＰを行電極Ｘ1〜Ｘnに印加する。これと同時
に、第２サスティンドライバ８は、負極性のリセットパ
ルスＲＰYを行電極Ｙ1〜Ｙnに印加する。これらリセッ
トパルスＲＰx及びＲＰYの同時印加により、ＰＤＰ１０
中の全ての放電セルがリセット放電され、各放電セル内
には一様に所定の壁電荷が形成される。これにより、Ｐ
ＤＰ１０における全ての放電セルは、一旦、"発光セル"
に初期設定される。
【００２１】又、サブフィールドＳＦ１〜ＳＦ４各々内
における画素データ書込行程Ｗｃにおいて、アドレスド
ライバ６は、上述した如くメモリ４から供給されたＤＢ
１11 -nm、ＤＢ２11-nm、ＤＢ３11-nm、ＤＢ４11-nm各々
を各サブフィールドに割り当て、１行分毎に、各ビット
の論理レベルに対応した電圧を有する画素データパルス
群ＤＰ1〜ＤＰn各々を生成して順次列電極Ｄ1-mに印加
して行く。例えば、サブフィールドＳＦ１の画素データ
書込行程Ｗｃでは、先ず、上記ＤＢ１11-nmの第１行目
に対応した分、つまり、ＤＢ１11-1m各々の論理レベル
に対応したｍ個分の画素データパルスからなる画素デー
タパルス群ＤＰ1を生成し、これを列電極Ｄ1-mに印加す
る。次に、ＤＢ１11-nmの第２行目に対応したＤＢ１
21-2m各々の論理レベルに対応したｍ個分の画素データ
パルスからなる画素データパルス群ＤＰ2を生成して列
電極Ｄ1-mに同時印加する。以下、同様にして、１行分
毎の画素データパルス群ＤＰ3〜ＤＰnを順次列電極Ｄ
1-mに印加して行く。又、サブフィールドＳＦ２の画素
データ書込行程Ｗｃでは、アドレスドライバ６は、先
ず、上記ＤＢ２11-nmの第１行目に対応した分、つま
り、ＤＢ２11-1m各々の論理レベルに対応したｍ個分の
画素データパルスからなる画素データパルス群ＤＰ1を
生成し、これを列電極Ｄ1-mに印加する。次に、ＤＢ２
11-nmの第２行目に対応したＤＢ２21-2m各々の論理レベ
ルに対応したｍ個分の画素データパルスからなる画素デ
ータパルス群ＤＰ2を生成して列電極Ｄ1-mに同時印加す
る。以下、同様にして、１行分毎の画素データパルス群
ＤＰ3〜ＤＰnを順次列電極Ｄ1-mに印加して行くのであ
る。尚、アドレスドライバ６は、ＤＢの論理レベルが"
１"である場合には高電圧の画素データパルスを生成
し、"０"である場合には低電圧(０ボルト)の画素データ
パルスを生成するものとする。
【００２２】ここで、第２サスティンドライバ８は、上
述した如き画素データパルス群ＤＰの各印加タイミング
と同一タイミングにて、図５に示されるが如き負極性の
走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順
次印加して行く。この際、走査パルスＳＰが印加され
た"行"と、高電圧の画素データパルスが印加された"列"
との交差部の放電セルにのみ放電（選択消去放電）が生
じ、その放電セル内に残存していた壁電荷が選択的に消
去される。かかる選択消去放電により、上記一斉リセッ
ト行程Ｒｃにて"発光セル"の状態に初期化された放電セ
ルは、"非発光セル"に推移する。尚、低電圧の画素デー
タパルスが印加された"列"に形成されている放電セルに
は放電が生起されず、上記一斉リセット行程Ｒｃにて初
期化された状態、つまり"発光セル"の状態が維持され
る。更に、第２サスティンドライバ８は、かかる走査パ
ルスＳＰを各行電極Ｙに印加する直前に、図５に示され
るが如き正極性のプライミングパルスＰＰを行電極Ｙ1
〜Ｙnに印加する。このプライミングパルスＰＰの印加
に応じて各行毎にプライミング放電が生じ、かかるプラ
イミング放電により、上記一斉リセット動作にて得られ
たものの時間経過と共に減少してしまった荷電粒子がＰ
ＤＰ１０の放電空間内に再形成される。よって、荷電粒
子が再形成された直後に走査パルスＳＰが印加されるこ
とになるので、選択消去放電が確実に生起されるように
なり、画素データの書き込みミスが防止される。
【００２３】この際、各サブフィールド内での上記走査
パルスＳＰの印加周期、つまり走査パルス周期Ｔaは、
サブフィールド毎に異なっている。すなわち、図５に示
されるが如きサブフィールドＳＦ１での走査パルス周期
Ｔa1と、サブフィールドＳＦ２での走査パルス周期Ｔa2
とは互いに異なる周期長であり、又、この走査パルス周
期Ｔa2と、サブフィールドＳＦ３での走査パルス周期Ｔ
a3とが互いに異なる周期長となっているのである。
【００２４】又、サブフィールドＳＦ１〜ＳＦ４各々で
の発光維持行程Ｉｃにおいては、第１サスティンドライ
バ７及び第２サスティンドライバ８は、行電極Ｘ1〜Ｘn
及びＹ1〜Ｙnに対して、交互に正極性の維持パルスＩＰ
X及びＩＰYを印加する。尚、各サブフィールド内の発光
維持行程Ｉcにおいて、これら維持パルスＩＰX及びＩＰ
Yが印加される回数(期間)は、サブフィールドＳＦ毎に
設定されている。例えば、図２に示されるように、サブ
フィールドＳＦ１での発光回数を"１"とした場合、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ なる回数(期間)比にて示される分だけ、各サブフィール
ド内の発光維持行程Ｉcにおいて、維持パルスＩＰX及び
ＩＰYを印加するのである。かかる維持パルスＩＰの印
加により、上記画素データ書込行程Ｗｃにて壁電荷が残
留したままとなっている放電セル、すなわち"発光セル"
は、維持パルスＩＰX及びＩＰYが印加される度に維持放
電し、各サブフィールド毎に割り当てられた回数(期間)
分だけその放電発光状態を維持する。よって、サブフィ
ールドＳＦ１の発光維持行程Ｉcによれば入力映像信号
中の低輝度成分に対する表示が為され、サブフィールド
ＳＦ４の発光維持行程Ｉcによれば高輝度成分に対する
表示が為されるのである。
【００２５】この際、各サブフィールド内での維持パル
スＩＰの印加周期、つまり維持パルス周期Ｔs1〜Ｔs4各
々は互いに異なっており、夫々以下の如き大小関係とな
っている。 Ｔs1＞Ｔs2＞Ｔs3＞Ｔs4 すなわち、発光回数の少ないサブフィールドほど、維持
パルスＩＰの印加周期である維持パルス周期Ｔsを長く
したのである。
【００２６】このように、図５に示される駆動では、サ
ブフィールド毎に走査パルスＳＰ及び維持パルスＩＰの
印加周期を異ならせている。これにより、各種駆動パル
スのパルス列により発生する放射ノイズのスペクトルが
所定周波数に集中することが防止され、放射ノイズの低
減が図られる。尚、上記実施例においては、１フィール
ドを４つのサブフィールドに分割して中間調の輝度表示
を行う場合を例にとってその動作を説明したが、分割す
るサブフィールドの数は４つに限定されるものではな
い。
【００２７】又、図５においては、各サブフィールド毎
に、走査パルスＳＰ及び維持パルスＩＰの双方の印加周
期を異ならせているが、どちらか一方の印加周期を異な
らせるだけでも、上述した如き効果を得ることは出来
る。又、走査パルスＳＰ及び維持パルスＩＰのパルス幅
を、夫々の印加周期に応じて変更するようにしても良
い。すなわち、印加周期を長くした場合には、それに応
じてこれら走査パルスＳＰ及び維持パルスＩＰのパルス
幅を長くし、又、印加周期を短くした場合には、それに
応じてこれら走査パルスＳＰ及び維持パルスＩＰのパル
ス幅を短くするのである。
【００２８】又、１フィールド表示期間を、連続する複
数のサブフィールドからなる少なくとも２つのサブフィ
ールド群に分け、これらサブフィールド群間において走
査パルスＳＰ及び維持パルスＩＰの印加周期を異ならせ
るようにしても良い。更に、これら走査パルスＳＰ及び
維持パルスＩＰの印加周期をフィールド又は複数のフィ
ールドからなるフィールド群毎に異ならせるようにして
も良い。
【００２９】又、上記実施例においては、図２及び図５
に示されるが如き、全てのサブフィールドの先頭部にお
いてリセット行程Ｒcを実行する発光駆動フォーマット
に適用した場合について説明したが、これに限定される
ものではない。例えば、図６に示されるが如き、１フィ
ールドの先頭のサブフィールドＳＦ１においてのみで、
リセット行程Ｒcを実行するようにした発光駆動フォー
マットにも適用可能である。
【００３０】図６に示される発光駆動フォーマットで
は、１フィールドの表示期間を１４個のサブフィールド
ＳＦ１〜ＳＦ１４に分割してＰＤＰを駆動制御する。各
サブフィールド内では、ＰＤＰの各放電セルに対して画
素データの書き込みを行って"発光セル"及び非発光セ
ル"の設定を行う画素データ書込行程Ｗｃと、上記"発光
セル"のみを図６に示される回数(期間)分だけ発光せし
めることにより、発光状態を維持させる発光維持行程Ｉ
ｃとを実施する。この際、各サブフィールドの発光維持
行程Ｉｃにおいて実行する発光回数の比は、サブフィー
ルドＳＦ１の発光維持行程Ｉｃにおいて実行する発光回
数を"１"とした場合、 ＳＦ１：１ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１０ ＳＦ６：１３ ＳＦ７：１６ ＳＦ８：１９ ＳＦ９：２２ ＳＦ10：２５ ＳＦ11：２８ ＳＦ12：３２ ＳＦ13：３５ ＳＦ14：３９ となる。
【００３１】この際、各サブフィールドＳＦ１〜ＳＦ１
４で実行すべき発光回数の比を上述した如き非線形（す
なわち、逆ガンマ比率、Ｙ＝Ｘ2.2）にすることによ
り、入力画素データＤの非線形特性（ガンマ特性）を補
正するようにしている。又、先頭のサブフィールドＳＦ
１のみで、ＰＤＰの全放電セル内の壁電荷量を初期化せ
しめる一斉リセット行程Ｒｃを実行し、最後尾のサブフ
ィールドＳＦ１４のみで、全放電セル内の壁電荷を一斉
に消去する消去行程Ｅを実行する。
【００３２】図７は、図６に示される発光駆動フォーマ
ットに基づいてプラズマディスプレイパネルを階調駆動
するプラズマディスプレイ装置の構成を示す図である。
図７に示されるように、かかるプラズマディスプレイ装
置は、プラズマディスプレイパネルとしてのＰＤＰ１０
と、Ａ／Ｄ変換器１、駆動制御回路２、データ変換回路
３０、メモリ４、アドレスドライバ６、第１サスティン
ドライバ７及び第２サスティンドライバ８からなる駆動
部と、から構成されている。
【００３３】ＰＤＰ１０は、アドレス電極としてのｍ個
の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列
されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜
Ｙnを備えている。これら行電極Ｘ及び行電極Ｙの一対
にて、ＰＤＰ１０における１行分に対応した行電極を形
成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対
して誘電体層で被覆されており、各行電極対と列電極と
の交点にて１画素に対応した放電セルが形成される構造
となっている。
【００３４】Ａ／Ｄ変換器１は、駆動制御回路２から供
給されるクロック信号に応じて、アナログの入力映像信
号をサンプリングしてこれを１画素毎に対応した８ビッ
トの画素データＤに変換してデータ変換回路３０に供給
する。図８は、かかるデータ変換回路３０の内部構成を
示す図である。図８において、ＡＢＬ(自動輝度制御)回
路３１は、ＰＤＰ１０の画面上に表示される画像の平均
輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器
１から順次供給されてくる各画素毎の画素データＤに対
して輝度レベルの調整を行い、この際得られた輝度調整
画素データＤBLを第１データ変換回路３２に供給する。
【００３５】かかる輝度レベルの調整は、上述のよう
に、各サブフィールドの発光維持行程Ｉcにおいて実施
する発光回数の比を非線形に設定して逆ガンマ補正を行
う前に行われる。つまり、ＡＢＬ回路３１は、画素デー
タＤ（入力画素データ）に逆ガンマ補正を施して得られ
た逆ガンマ変換画素データの平均輝度に応じて、上記画
素データＤの輝度レベルを自動調整する。これにより、
輝度調整による表示品質の劣化を防止するのである。
【００３６】図９は、かかるＡＢＬ回路３１の内部構成
を示す図である。図９において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１によって求められ
た平均輝度に応じて画素データＤのレベルを調整して得
られた輝度調整画素データＤBLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＤBLを図１０
に示されるが如き非線形特性からなる逆ガンマ特性(Y=X
2. 2）に変換したものを逆ガンマ変換画素データＤｒと
して平均輝度レベル検出回路３１１に供給する。すなわ
ち、輝度調整画素データＤBLに逆ガンマ補正処理を施す
ことにより、ガンマ補正の解除された元の映像信号に対
応した画素データ（逆ガンマ変換画素データＤｒ）を復
元するのである。平均輝度検出回路３１１は、かかる逆
ガンマ変換画素データＤｒの平均輝度を求め、これを上
記レベル調整回路３１０に供給する。
【００３７】更に、平均輝度検出回路３１１は、例えば
図１１に示されるが如き輝度モード１〜４の中から、上
記平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動
し得る輝度モードを選択し、この選択した輝度モードを
示す輝度モード信号ＬＣを駆動制御回路２に供給する。
ここで、駆動制御回路２は、かかる図１１に示されるが
如き輝度モード信号ＬＣにしたがって、図６に示される
サブフィールドＳＦ１〜ＳＦ１４各々の維持発光行程Ｉ
cにおいて維持放電すべき回数を設定する。
【００３８】図８に示される第１データ変換回路３２
は、上記ＡＢＬ回路３１から供給された８ビットの輝度
調整画素データＤBLを図１２に示されるが如き変換特性
に基づいて１４×１６／２５５（２２４／２５５）にし
た８ビット（０〜２２４）の変換画素データＨＤpに変
換して、これを多階調化処理回路３３に供給する。具体
的には、８ビット（０〜２５５）の輝度調整画素データ
ＤBLは、この変換特性に基づく図１３及び図１４に示さ
れる変換テーブルに従って変換される。すなわち、この
変換特性は、輝度調整画素データＤBLのビット数、後述
する多階調化処理による圧縮ビット数、及び表示階調数
に応じて設定される。このように、多階調化処理の前段
に、第１データ変換回路３２を設けて、表示階調数及び
多階調化による圧縮ビット数に合わせた変換を行うこと
により、輝度調整画素データＤBLを上位ビット群（多階
調化画素データに対応）と下位ビット群（切り捨てられ
るデータ：誤差データ）とをビット境界で切り分け、こ
の信号に基づいて多階調化処理を行う。上述した如き第
１データ変換回路３２によるデータ変換により、後段の
多階調化処理による輝度飽和の発生及び表示階調がビッ
ト境界にない場合に生じる表示特性の平坦部の発生（す
なわち、階調歪みの発生）を防止するのである。
【００３９】図１５は、多階調化処理回路３３の内部構
成を示す図である。図１５に示されるように、多階調化
処理回路３３は、誤差拡散処理回路３３０及びディザ処
理回路３５０から構成される。誤差拡散処理回路３３０
におけるデータ分離回路３３１は、第１データ変換回路
３２から供給された８ビットの変換画素データＨＤP中
の下位２ビット分を誤差データ、上位６ビット分を表示
データとして分離する。加算器３３２は、かかる誤差デ
ータとしての変換画素データＨＤP中の下位２ビット分
と、遅延回路３３４からの遅延出力と、係数乗算器３３
５の乗算出力とを加算して得た加算値を遅延回路３３６
に供給する。遅延回路３３６は、加算器３３２から供給
された加算値を、画素データのクロック周期と同一の時
間を有する遅延時間Ｄだけ遅らせた信号を遅延加算信号
ＡＤ1として上記係数乗算器３３５及び遅延回路３３７
に夫々供給する。係数乗算器３３５は、上記遅延加算信
号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得
られた乗算結果を上記加算器３３２に供給する。遅延回
路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査
期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたも
のを遅延加算信号ＡＤ2として遅延回路３３８に供給す
る。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更
に上記遅延時間Ｄだけ遅延させたものを遅延加算信号Ａ
Ｄ3として係数乗算器３３９に供給する。又、遅延回路
３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時
間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号
ＡＤ4として係数乗算器３４０に供給する。更に、遅延
回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅
延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算
信号ＡＤ5として係数乗算器３４１に供給する。係数乗
算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2
(例えば、"3/16")を乗算して得られた乗算結果を加算器
３４２に供給する。係数乗算器３４０は、上記遅延加算
信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して
得られた乗算結果を加算器３４２に供給する。係数乗算
器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ
4(例えば、"1/16")を乗算して得られた乗算結果を加算
器３４２に供給する。加算器３４２は、上記係数乗算器
３３９、３４０及び３４１各々から供給された乗算結果
を加算して得られた加算信号を上記遅延回路３３４に供
給する。遅延回路３３４は、かかる加算信号を上記遅延
時間Ｄなる時間分だけ遅延させて上記加算器３３２に供
給する。加算器３３２は、上記変換画素データＨＤP中
の下位２ビット分と、遅延回路３３４からの遅延出力
と、係数乗算器３３５の乗算出力とを加算した際に桁上
げがない場合には論理レベル"０"、桁上げがある場合に
は論理レベル"1"のキャリアウト信号ＣOを発生してこれ
を加算器３３３に供給する。加算器３３３は、上記変換
画素データＨＤP中の上位６ビット分からなる表示デー
タに、上記キャリアウト信号ＣOを加算したものを６ビ
ットの上記誤差拡散処理画素データＥＤとして出力す
る。つまり、誤差拡散処理画素データＥＤのビット数
は、上記変換画素データＨＤPよりも小となるのであ
る。
【００４０】以下に、上記誤差拡散処理回路３３０の動
作について説明する。例えば、図１６に示されるが如き
ＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素
データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の
左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真
上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各
々に対応した誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
【００４１】かかる構成により、誤差拡散処理回路３３
０では、変換画素データＨＤP中の上位６ビット分を表
示データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
かかる動作により、原画素｛Ｇ(j,k)｝における下位２
ビット分の輝度が上記周辺画素により擬似的に表現さ
れ、それ故に８ビットよりも少ないビット数、すなわち
６ビット分の表示データにて、上記８ビット分の画素デ
ータと同等の輝度階調表現が可能になるのである。
【００４２】尚、この誤差拡散の係数値が各画素に対し
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された６ビットの誤差拡散処理画素データＥＤにディ
ザ処理を施すことにより、誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を４ビ
ットに減らした多階調化処理画素データＤSを生成す
る。尚、かかるディザ処理では、隣接する複数個の画素
により１つの中間表示レベルを表現するものである。例
えば、８ビットの画素データの内の上位６ビットの画素
データを用いて８ビット相当の階調表示を行う場合、左
右、上下に互いに隣接する４つの画素を１組とし、この
１組の各画素に対応した画素データ各々に、互いに異な
る係数値からなる４つのディザ係数ａ〜ｄを夫々割り当
てて加算する。かかるディザ処理によれば、４画素で４
つの異なる中間表示レベルの組み合わせが発生すること
になる。よって、例え画素データのビット数が６ビット
であっても、表現出来る輝度階調レベルは４倍、すなわ
ち、８ビット相当の中間調表示が可能となるのである。
【００４３】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
【００４４】図１７は、かかるディザ処理回路３５０の
内部構成を示す図である。図１７において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図１８に示されるが如
き、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,
k+1)なる４つの画素各々に対して４つのディザ係数ａ、
ｂ、ｃ、ｄを夫々発生する。この際、ディザ係数発生回
路３５２は、これら４つの画素各々に割り当てるべき上
記ディザ係数ａ〜ｄを図１８に示されるように１フィー
ルド毎に変更して行く。
【００４５】すなわち、最初の第１フィールドにおいて
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り
返し発生し、これを加算器３５１に供給する。ディザ係
数発生回路３５２は、上述した如き第１フィールド〜第
４フィールドの動作を繰り返し実行する。すなわち、か
かる第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。
【００４６】加算器３５１は、上記誤差拡散処理回路３
３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+
1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応し
た誤差拡散処理画素データＥＤ各々に、上述の如く各フ
ィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加
算し、この際得られたディザ加算画素データを上位ビッ
ト抽出回路３５３に供給する。
【００４７】例えば、図１８に示される第１フィールド
においては、 画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋
ディザ係数ａ、 画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｂ、 画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｃ、 画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥ
Ｄ＋ディザ係数ｄ の各々をディザ加算画素データとして上位ビット抽出回
路３５３に順次供給して行くのである。
【００４８】上位ビット抽出回路３５３は、かかるディ
ザ加算画素データの上位４ビット分までを抽出し、これ
を多階調化画素データＤSとして図８に示される第２デ
ータ変換回路３４に供給する。第２データ変換回路３４
は、かかる４ビットの多階調化画素データＤSを、図１
９に示される如き変換テーブルに従って、１４ビットの
変換画素データＨＤに変換する。
【００４９】以上の如く、データ変換回路３０は、先
ず、８ビットの画素データＤに対して誤差拡散及びディ
ザ処理の如き多階調化処理を施すことにより、視覚上に
おける輝度の階調数を維持しつつ、そのビット数を４ビ
ットに削減した多階調化画素データＤsを求める。次
に、この多階調化画素データＤsを、図１９に示される
が如き変換テーブルに従って、ＰＤＰ１０を実際に駆動
する為の１４ビットの変換画素データＨＤに変換するの
である。
【００５０】図７のメモリ４は、上記データ変換回路３
０から変換出力された１４ビットの変換画素データＨＤ
を、駆動制御回路２から供給された書込信号に従って上
記順次書き込む。かかる書込動作により、１画面（ｎ
行、ｍ列）分の変換画素データＨＤ11-nmの書き込みが
終了すると、メモリ４は、駆動制御回路２から供給され
た読出信号に従って、この１画面分の変換画素データＨ
Ｄ11-nmを各ビット桁毎すなわち、 ＤＢ１11-nm：変換画素データＨＤ11-nmの第１ビット目 ＤＢ２11-nm：変換画素データＨＤ11-nmの第２ビット目 ＤＢ３11-nm：変換画素データＨＤ11-nmの第３ビット目 ＤＢ４11-nm：変換画素データＨＤ11-nmの第４ビット目 ＤＢ５11-nm：変換画素データＨＤ11-nmの第５ビット目 ＤＢ６11-nm：変換画素データＨＤ11-nmの第６ビット目 ＤＢ７11-nm：変換画素データＨＤ11-nmの第７ビット目 ＤＢ８11-nm：変換画素データＨＤ11-nmの第８ビット目 ＤＢ９11-nm：変換画素データＨＤ11-nmの第９ビット目 ＤＢ1011-nm：変換画素データＨＤ11-nmの第10ビット目 ＤＢ1111-nm：変換画素データＨＤ11-nmの第11ビット目 ＤＢ1211-nm：変換画素データＨＤ11-nmの第12ビット目 ＤＢ1311-nm：変換画素データＨＤ11-nmの第13ビット目 ＤＢ1411-nm：変換画素データＨＤ11-nmの第14ビット目 の如く分割し、これらＤＢ１11-nm、ＤＢ２11-nm、・・・
・、ＤＢ1411-nm各々を１行分毎に順次読み出してアドレ
スドライバ６に供給する。
【００５１】駆動制御回路２は、図６に示されるが如き
発光駆動フォーマットに従ってＰＤＰ１０を駆動制御す
べき各種タイミング信号をアドレスドライバ６、第１サ
スティンドライバ７及び第２サスティンドライバ８各々
に供給する。図２０は、駆動制御回路２から供給された
各種タイミング信号に応じて、上記アドレスドライバ
６、第１サスティンドライバ７及び第２サスティンドラ
イバ８各々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1
〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印加タ
イミングを示す図である。
【００５２】図２０において、先ず、サブフィールドＳ
Ｆ１においてのみで実行する一斉リセット行程Ｒｃで
は、第１サスティンドライバ７及び第２サスティンドラ
イバ８が、図に示されるが如き負極性のリセットパルス
ＲＰx及び正極性のリセットパルスＲＰYを行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに同時に印加する。これらリセットパ
ルスＲＰx及びＲＰYの印加により、ＰＤＰ１０中の全て
の放電セルがリセット放電され、各放電セル内には一様
に所定の壁電荷が形成される。これにより、ＰＤＰ１０
における全ての放電セルは、一旦、"発光セル"に初期設
定される。
【００５３】次に、各サブフィールドの画素データ書込
行程Ｗｃにおいて、アドレスドライバ６は、上述した如
くメモリから供給されたＤＢ１11-nm〜ＤＢ1411-nm各々
から、その論理レベルに対応した電圧を有する画素デー
タパルス群ＤＰ１11-nm〜ＤＰ1411-nmを生成する。アド
レスドライバ６は、これら画素データパルス群ＤＰ１
11-nm〜ＤＰ1411-nm各々を、図２０に示されるようにサ
ブフィールドＳＦ１〜ＳＦ１４に夫々割り当て、各サブ
フィールド毎にこれを１行分づつ順次列電極Ｄ 1-mに印
加して行く。例えば、サブフィールドＳＦ１の画素デー
タ書込行程Ｗｃでは、先ず、上記ＤＢ１11-nmの内から
第１行目に対応した分、つまりＤＢ１11- 1mを抽出し、
これらＤＢ１11-1m各々の論理レベルに対応したｍ個分
の画素データパルスからなる画素データパルス群ＤＰ１
1を生成して列電極Ｄ1-mに印加する。次に、ＤＢ１
11-nmの第２行目に対応したＤＢ１21-2mを抽出し、これ
らＤＢ１ 21-2m各々の論理レベルに対応したｍ個分の画
素データパルスからなる画素データパルス群ＤＰ１2を
生成して列電極Ｄ1-mに同時印加する。以下、同様にし
て、サブフィールドＳＦ１の画素データ書込行程Ｗｃで
は、１行分毎の画素データパルス群ＤＰ１3〜ＤＰ１nを
順次列電極Ｄ1-mに印加して行くのである。尚、アドレ
スドライバ６は、ＤＢ１の論理レベルが例えば"１"であ
る場合には高電圧の画素データパルスを生成し、ＤＢ１
の論理レベルが"０"である場合には低電圧(０ボルト)の
画素データパルスを生成するものとする。又、サブフィ
ールドＳＦ２の画素データ書込行程Ｗｃでは、上記ＤＢ
２11-nmの内から第１行目に対応した分、つまりＤＢ２
11-1mを抽出し、これらＤＢ２11-1m各々の論理レベルに
対応したｍ個分の画素データパルスからなる画素データ
パルス群ＤＰ２1を生成して列電極Ｄ1-mに印加する。次
に、ＤＢ２11-nmの第２行目に対応したＤＢ２21-2mを抽
出し、これらＤＢ２21-2m各々の論理レベルに対応した
ｍ個分の画素データパルスからなる画素データパルス群
ＤＰ２2を生成して列電極Ｄ1-mに印加する。以下、同様
にして、サブフィールドＳＦ２の画素データ書込行程Ｗ
ｃでは、１行分毎の画素データパルス群ＤＰ２3〜ＤＰ
２nを順次列電極Ｄ1-mに印加して行くのである。
【００５４】アドレスドライバ６は、サブフィールドＳ
Ｆ３〜ＳＦ１４各々での画素データ書込行程Ｗｃにおい
ても上述した方法と同様に、ＤＢ３11-nm〜ＤＢ1411-nm
各々から画素データパルス群ＤＰ３1-n〜ＤＰ１４1-nを
生成し、これらを１行分毎に順次列電極Ｄ1-mに印加し
て行く。ここで、第２サスティンドライバ８は、上述し
た如き画素データパルス群ＤＰの各印加タイミングと同
一タイミングにて、図２０に示されるが如き負極性の走
査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次
印加して行く。この際、走査パルスＳＰが印加された"
行"と、高電圧の画素データパルスが印加された"列"と
の交差部の放電セルにのみ放電（選択消去放電）が生
じ、その放電セル内に残存していた壁電荷が選択的に消
去される。かかる選択消去放電により、上記一斉リセッ
ト行程Ｒｃにて"発光セル"の状態に初期化された放電セ
ルは、"非発光セル"に推移する。尚、低電圧の画素デー
タパルスが印加された"列"に形成されている放電セルで
は放電が生起されず、上記一斉リセット行程Ｒｃにて初
期化された状態、つまり"発光セル"の状態が維持され
る。
【００５５】この際、サブフィールドＳＦ１〜ＳＦ１４
各々の画素データ書込行程Ｗcにおいて実施される上記
走査パルスＳＰの印加周期は、各サブフィールド毎に異
ならせている。すなわち、図２０に示されるが如きサブ
フィールドＳＦ１での走査パルス周期Ｔa1と、サブフィ
ールドＳＦ２での走査パルス周期Ｔa2とは互いに異なる
周期長であり、更に、この走査パルス周期Ｔa2と、サブ
フィールドＳＦ３での走査パルス周期Ｔa3とが互いに異
なる周期長となっているのである。
【００５６】これにより、各走査パルスのパルス列によ
り発生する放射ノイズのスペクトルが所定周波数に集中
することを防止して、放射ノイズの低減を図るのであ
る。又、サブフィールドＳＦ１〜ＳＦ１４各々での発光
維持行程Ｉｃにおいては、第１サスティンドライバ７及
び第２サスティンドライバ８は、行電極Ｘ1〜Ｘn及びＹ
1〜Ｙnに対して、交互に正極性の維持パルスＩＰX及び
ＩＰYを印加する。尚、各サブフィールド内の発光維持
行程Ｉcにおいて、これら維持パルスＩＰX及びＩＰYが
印加される回数(期間)は、サブフィールドＳＦ毎に設定
されている。すなわち、図６に示されるように、サブフ
ィールドＳＦ１での発光回数を"１"とした場合、 ＳＦ１：１ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１０ ＳＦ６：１３ ＳＦ７：１６ ＳＦ８：１９ ＳＦ９：２２ ＳＦ10：２５ ＳＦ11：２８ ＳＦ12：３２ ＳＦ13：３５ ＳＦ14：３９ なる回数(期間)比にて示される分だけ、各サブフィール
ド内の発光維持行程Ｉcにおいて、維持パルスＩＰX及び
ＩＰYを印加するのである。かかる維持パルスＩＰの印
加により、上記画素データ書込行程Ｗｃにて壁電荷が残
留したままとなっている放電セル、すなわち"発光セル"
は、維持パルスＩＰX及びＩＰYが印加される度に維持放
電し、各サブフィールド毎に割り当てられた回数(期間)
分だけその放電発光状態を維持する。よって、サブフィ
ールドＳＦ１の発光維持行程Ｉcによれば、入力映像信
号の低輝度成分に対する発光表示が為され、一方、サブ
フィールドＳＦ１４の発光維持行程Ｉcによれば、高輝
度成分に対する発光表示が為されるのである。
【００５７】この際、各サブフィールド内での維持パル
スＩＰの印加周期、つまり維持パルス周期Ｔs1〜Ｔs14
各々は互いに異なっており、夫々以下の如き大小関係と
なっている。 Ｔs1＞Ｔs2＞Ｔs3・・・・＞Ｔs13＞Ｔs14 すなわち、発光回数の割り当てが少ないサブフィールド
ほど維持パルスＩＰの印加周期である維持パルス周期Ｔ
sを長くしてある。
【００５８】これにより、各維持パルスのパルス列によ
り発生する放射ノイズのスペクトルが所定周波数に集中
することを防止して、放射ノイズの低減を図る。更に、
発光回数の割り当てが少ないサブフィールド、つまり低
輝度成分に対する発光を為すサブフィールドでの維持パ
ルス周期Ｔsを長くし、その分だけ、発光回数の割り当
てが多いサブフィールド、つまり高輝度成分に対する発
光を為すサブフィールドでの維持パルス周期Ｔsを短く
している。これにより、低輝度成分に対する発光を為す
サブフィールドの発光維持行程Ｉcでの誤放電を防止し
ているのである。
【００５９】尚、図２０では、維持パルスＩＰ及び走査
パルスＳＰ各々の印加周期と、各々のパルス幅との対応
関係については図示していないが、これら維持パルスＩ
Ｐ及び走査パルスＳＰ各々のパルス幅は、夫々の印加周
期に応じて設定される。すなわち、印加周期を長くした
場合にはそれに応じてパルス幅も長くし、一方、印加周
期を短くした場合にはそれに応じてパルス幅も短く設定
するのである。
【００６０】又、サブフィールドＳＦ１〜ＳＦ１４を２
つのサブフィールド群に分け、先頭のサブフィールドＳ
Ｆ１(発光回数の割り当てが最も少ないサブフィールド)
を含むサブフィールド群中の各サブフィールドで印加す
る維持パルスＩＰ及び走査パルスＳＰの印加周期及びパ
ルス幅を、後続するサブフィールド群中の各サブフィー
ルドで印加する維持パルスＩＰ及び走査パルスＳＰの印
加周期及びパルス幅よりも長く設定するようにしても良
い。
【００６１】又、図２０に示されるが如き最後尾のサブ
フィールドＳＦ１４での消去行程Ｅにおいて、アドレス
ドライバ６は、消去パルスＡＰを発生してこれを列電極
Ｄ1- mの各々に印加する。第２サスティンドライバ８
は、かかる消去パルスＡＰの印加タイミングと同時に消
去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印
加する。これら消去パルスＡＰ及びＥＰの同時印加によ
り、ＰＤＰ１０における全放電セル内において消去放電
が生起され、全ての放電セル内に残存している壁電荷が
消滅する。すなわち、かかる消去放電により、ＰＤＰ１
０における全ての放電セルが"非発光セル"になるのであ
る。
【００６２】図７に示されるプラズマディスプレイ装置
は、この図２０に示される動作を繰り返し実行すること
により、１５段階の階調駆動を行う。すなわち、図６及
び図２０に基づく駆動を行う際に用いられる変換画素デ
ータＨＤは、図１９に示されるように１５パターンだけ
なので、１フィールド表示期間内に実施される発光駆動
の全パターンもこれに応じて図１９に示されるが如き１
５パターンとなる。
【００６３】この際、図１９中に示される黒丸は、その
サブフィールドでの画素データ書込行程Ｗｃにおいて選
択消去放電を実施することを示す。すなわち、１フィー
ルドの先頭サブフィールドＳＦ１における一斉リセット
行程Ｒｃによって、ＰＤＰ１０の全放電セル内に形成さ
れた壁電荷は、上記選択消去放電が実施されるまでの間
残留しつづけ、その間に存在するサブフィールドＳＦ各
々での発光維持行程Ｉｃにおいて、発光を伴う維持放電
が生起されるのである(白丸にて示す)。このように、各
放電セルは、１フィールド内において上記選択消去放電
が為されるまでの間、"発光セル"となり、その間に存在
するサブフィールド各々での発光維持行程Ｉｃにおい
て、各サブフィールドに対応した回数の分だけ発光を繰
り返すのである。
【００６４】かかる図１９に示されるが如き発光駆動パ
ターンによれば、発光輝度比が約、 ｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝ となる１５段階の階調駆動が実施される。ところが、上
記Ａ／Ｄ変換器１から供給される画素データＤは、８ビ
ット、すなわち、２５６段階の中間調を表現しているも
のである。そこで、上記１５段階の階調駆動によっても
２５６段階に近い中間調表示を実現させるべく、図７に
示されるプラズマディスプレイ装置では、図８に示され
る多階調化処理回路３３により、誤差拡散及びディザの
如き多階調化処理を行っているのである。
【００６５】以上の如く、図７に示されるプラズマディ
スプレイ装置においては、図６及び図１９に示されるよ
うに、１フィールドの先頭のサブフィールドにおいての
みでリセット行程Ｒcを実行し、１フィールド中のサブ
フィールドの内のいずれか１のサブフィールドの画素デ
ータ書込行程Ｗcにおいてのみで選択消去放電を行うの
である。
【００６６】かかる駆動方法を採用した場合にも、図２
０に示されるように、各サブフィールド毎に維持パルス
ＩＰ及び走査パルスＳＰの印加周期を異ならせることに
より、放射ノイズのスペクトルが所定周波数に集中する
ことを防止して、放射ノイズの低減が為されるのであ
る。更に、発光回数の割り当てが少ないサブフィールド
ほど維持パルスＩＰの印加周期を長くし、その分だけ、
発光回数の割り当てが多いサブフィールドでの維持パル
ス周期Ｔsを短くすることにより、発光維持行程Ｉcでの
誤放電を防止出来るのである。
【００６７】尚、上記実施例においては、サブフィール
ドＳＦ１〜ＳＦ１４の内のいずれか１の画素データ書込
行程Ｗｃにおいて、選択消去放電を生起させるようにし
ている。しかしながら、放電セル内に残留する荷電粒子
の量が少ないと、例え走査パルスＳＰ及び高電圧の画素
データパルスが同時に印加されても選択消去放電が正常
に生起されず、放電セル内の壁電荷を消去できない場合
がある。この際、例えＡ／Ｄ変換後の画素データＤが低
輝度を示すデータであっても、最高輝度に対応した発光
が為されてしまい、画像品質を著しく低下させるという
問題が生じる。
【００６８】そこで、図１９に示される発光駆動パター
ンに代わり、図２１に示されるが如き発光駆動パターン
を採用して、このような誤った発光動作を防止するよう
にしても良い。図２１に示される発光駆動パターンで
は、互いに連続した２つのサブフィールド各々の画素デ
ータ書込行程Ｗｃにおいて、連続して選択消去放電を実
施するようにしている(黒丸にて示す)。
【００６９】かかる動作によれば、例え、１回目の選択
消去放電で放電セル内の壁電荷を正常に消滅させること
が出来なくても、２回目の選択消去放電により壁電荷の
消滅が正常に行われるようになるので、前述した如き誤
った発光動作を防止出来る。尚、これら２回分の選択消
去放電は、必ずしも連続したサブフィールド間で行う必
要はない。
【００７０】例えば、図２２に示されるように、１回目
の選択消去放電が終了した後、１サブフィールドおいて
から、２回目の選択消去放電を行うようにしても良い。
要するに、１回目の選択消去放電が終了した後の、いず
れかのサブフィールドで２回目の選択消去放電を行うよ
うにすれば良いのである。又、１フィールド期間内で生
起させる選択消去放電の回数は、２回に限定されるもの
ではない。
【００７１】例えば、図２３に示されるように、第２回
目の選択消去放電が終了した後のいずれかのサブフィー
ルド(三角印にて示す)において、第３、第４回目の選択
消去放電を行って、壁電荷の消滅を確実にするのであ
る。
【００７２】
【発明の効果】以上詳述した如く、本発明においては、
走査パルス及び維持パルスの少なくとも一方の印加周期
をサブフィールド又は複数サブフィールド毎に異ならせ
ることにより、これら駆動パルスのパルス列により発生
する放射ノイズのスペクトルを分散させて、放射ノイズ
を低減させている。
【００７３】更に、発光回数の少ないサブフィールドで
の維持パルス周期を長くし、その分だけ、発光回数の多
いサブフィールドでの維持パルス周期を短くすることに
より、比較的、誤放電を起こしやすい発光回数の少ない
サブフィールドでの誤放電を抑制している。よって、本
発明によれば、誤放電を防止しつつも放射ノイズを低減
させて表示品質の向上を図ることが出来るのである。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図
である。
【図２】サブフィールド法による発光駆動フォーマット
の一例を示す図である。
【図３】１サブフィールドにおいてＰＤＰ１０に印加さ
れる各種駆動パルスの印加タイミングを示す図である。
【図４】本発明による駆動方法に基づいてＰＤＰ１０を
発光駆動するプラズマディスプレイ装置の概略構成を示
す図である。
【図５】本発明による駆動方法に基づいてＰＤＰ１０に
印加される各種駆動パルスの印加タイミングを示す図で
ある。
【図６】発光駆動フォーマットの他の一例を示す図であ
る。
【図７】図６に示される発光駆動フォーマットに従って
ＰＤＰ１０を発光駆動するプラズマディスプレイ装置の
概略構成を示す図である。
【図８】データ変換回路３０の内部構成を示す図であ
る。
【図９】ＡＢＬ回路３１の内部構成を示す図である。
【図１０】データ変換回路３１２における変換特性を示
す図である。
【図１１】輝度モードと各サブフィールドの発光維持行
程にて実施される発光回数の比との対応関係を示す図で
ある。
【図１２】第１データ変換回路３２における変換特性を
示す図である。
【図１３】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。
【図１４】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。
【図１５】多階調化処理回路３３の内部構成を示す図で
ある。
【図１６】誤差拡散処理回路３３０の動作を説明する為
の図である。
【図１７】ディザ処理回路３５０の内部構成を示す図で
ある。
【図１８】ディザ処理回路３５０の動作を説明する為の
図である。
【図１９】図６に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。
【図２０】図６に示される発光駆動フォーマットに基づ
いてＰＤＰ１０に印加される各種駆動パルスの印加タイ
ミングを示す図である。
【図２１】図６に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの他の一例を示す図である。
【図２２】図６に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの他の一例を示す図である。
【図２３】図６に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの他の一例を示す図である。
【主要部分の符号の説明】
２ 駆動制御回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 走査ライン毎に配列された複数の行電極
    と前記行電極に交叉して配列された複数の列電極との各
    交点にて１画素に対応した放電セルを形成しているプラ
    ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
    し、 前記サブフィールドの各々において、 画素データに応じて前記放電セルを発光セル又は非発光
    セルのいずれか一方に設定する選択放電を生起させる走
    査パルスを前記行電極各々に順次印加する画素データ書
    込行程と、 前記発光セルのみに維持放電を生起させる維持パルスを
    前記サブフィールドの重み付けに対応した回数分だけ前
    記行電極各々に印加する維持発光行程と、を実行し、 前記走査パルス及び前記維持パルスの内の少なくとも一
    方の印加周期を前記サブフィールド毎又は複数サブフィ
    ールド毎に異ならせたことを特徴とするプラズマディス
    プレイパネルの駆動方法。
  2. 【請求項２】 走査ライン毎に配列された複数の行電極
    と前記行電極に交叉して配列された複数の列電極との各
    交点にて１画素に対応した放電セルを形成しているプラ
    ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
    し、 前記サブフィールドの各々において、 画素データに応じて前記放電セルを発光セル又は非発光
    セルのいずれか一方に設定する選択放電を生起させる走
    査パルスを前記行電極各々に順次印加する画素データ書
    込行程と、 前記発光セルのみに維持放電を生起させる維持パルスを
    前記サブフィールドの重み付けに対応した回数分だけ前
    記行電極各々に印加する維持発光行程と、を実行し、 前記走査パルス及び前記維持パルスの内の少なくとも一
    方の印加周期を１フィールド毎又は複数フィールド毎に
    異ならせたことを特徴とするプラズマディスプレイパネ
    ルの駆動方法。
  3. 【請求項３】 走査ライン毎に配列された複数の行電極
    と前記行電極に交叉して配列された複数の列電極との各
    交点にて１画素に対応した放電セルを形成しているプラ
    ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
    し、 前記１フィールドの表示期間における先頭部の前記サブ
    フィールドにおいてのみで全ての前記放電セルを発光セ
    ル又は非発光セルのいずれか一方の状態に初期化するリ
    セット放電を生起させるリセット行程を実行し、 複数の前記サブフィールドの各々において画素データに
    応じて前記放電セルを前記非発光セル又は前記発光セル
    のいずれか一方に設定する選択放電を生起させる走査パ
    ルスを前記行電極各々に順次印加する画素データ書込行
    程を実行し、 複数の前記サブフィールドの各々において前記発光セル
    のみに維持放電を生起させる維持パルスを前記サブフィ
    ールドの重み付けに対応した回数分だけ前記行電極各々
    に印加する維持発光行程を実行し、 複数の前記サブフィールドの内のいずれか１のサブフィ
    ールドでの前記画素データ書込行程において前記選択放
    電を生起させて前記放電セルを前記非発光セル又は前記
    発光セルのいずれか一方の状態に設定し、 前記維持パルスを印加する回数が比較的少ないサブフィ
    ールドでの前記維持パルスの印加周期を、前記維持パル
    スを印加する回数が比較的多いサブフィールドでの前記
    維持パルスの印加周期よりも長くすることを特徴とする
    プラズマディスプレイパネルの駆動方法。
  4. 【請求項４】 前記１のサブフィールドよりも後に実行
    する少なくとも１のサブフィールドでの前記画素データ
    書込行程において、再び前記放電セルを前記一方の状態
    に設定する前記選択放電を生起させることを特徴とする
    請求項３記載のプラズマディスプレイパネルの駆動方
    法。
  5. 【請求項５】 複数の前記サブフィールドの内の最後尾
    のサブフィールドにおいてのみで全ての前記放電セルを
    前記非発光セルの状態にする放電を生起させる消去行程
    を設けたことを特徴とする請求項３記載のプラズマディ
    スプレイパネルの駆動方法。
  6. 【請求項６】 前記リセット行程では、前記リセット放
    電により全ての前記放電セル内に壁電荷を形成せしめて
    前記放電セルの全てを前記発光セルの状態に初期化し、 前記画素データ書込行程では、前記選択放電により前記
    放電セル内に形成されている前記壁電荷を消滅させて前
    記放電セルを前記非発光セルに設定することを特徴とす
    る請求項３記載のプラズマディスプレイパネルの駆動方
    法。
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