KR100499102B1 - 플라즈마 디스플레이 패널의 구동장치 및 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동장치 및 구동방법 Download PDF

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Abstract

본 발명은 계조의 역전현상을 방지할 수 있도록 한 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동장치는 역감마 보정부로부터 입력되는 데이터의 오차를 확산하기 위한 오차 확산부와, 역감마 보정부에 접속되어 역감마 보정부로부터 입력되는 데이터의 계조값이 계조역전현상이 발생되는 계조값인지를 체크하여 1비트(bit)의 제어신호를 생성하기 위한 계조역전 체크부와, 오차 확산부와 계조역전 체크부 사이에 설치되어 오차 확산부로부터 입력되는 데이터의 하위비트에 상기 1비트(bit)의 제어신호를 가산하기 위한 가산기와, 가산기로부터 출력되는 하위비트를 이용하여 디더링을 행하는 디더링부를 구비한다.

Description

플라즈마 디스플레이 패널의 구동장치 및 구동방법{Apparatus and Method of Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동장치 및 구동방법에 관한 것으로 특히, 계조의 역전현상을 방지할 수 있도록 한 플라즈마 디스플레이 패널의 구동장치 및 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 진공 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3 전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 종래의 3 전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(12Y) 및 유지전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스 전극(20X)을 구비한다.
주사전극(12Y)과 유지전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사전극(12Y) 및 유지전극(12Z)과 교차되는 방향으로 형성된다.
격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(10), 하부기판(18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이와 같은 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다.
예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 도 2와 같이 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드별(SF1내지SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋 기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 종래의 3전극 교류 면방전형 PDP의 구동방법을 나타내는 파형도이다.
도 3을 참조하면, 하나의 서브필드는 전 화면을 초기화하는 리셋 기간, 전 화면을 선순차 방식으로 스캔하면서 데이터를 기입하는 어드레스 기간 및 데이터가 기입된 셀들의 발광상태를 유지시키는 서스테인 기간으로 나뉘어진다.
먼저 리셋 기간에는 주사전극라인들(Y1내지Ym)에 리셋 파형(RP)이 공급된다. 주사전극라인들(Y1내지Ym)에 리셋 파형(RP)이 공급되면 주사전극라인들(Y1내지Ym)과 유지전극라인들(Z1내지Zm) 간에 리셋 방전이 발생되어 방전셀이 초기화된다.
어드레스 기간에는 주사전극라인들(Y1내지Ym)에 스캔펄스(SP)가 순차적으로 인가된다. 어드레스전극라인들(X1내지Xn)에는 스캔펄스(SP)에 동기되는 데이터펄스(Dp)가 인가된다. 이때, 데이터펄스(Dp) 및 스캔펄스(SP)가 인가된 방전셀들에서는 어드레스 방전이 일어난다.
서스테인 기간에는 주사전극라인들(Y1내지Ym) 및 유지전극라인들(Z1내지Zm)에 제 1 및 제 2서스테인펄스(SUSPy,SUSPz)가 교번적으로 공급된다. 이때, 어드레스 방전이 발생된 방전셀들에서는 서스테인 방전이 발생된다.
이와 같은 PDP에서 밝기는 수학식 1에 의하여 결정된다.
여기서, B는 밝기, A는 서브필드 맵핑정보, k는 서브필드 수, N은 서브필드 가중치 및 s는 서스테인펄스의 1회방전 밝기를 나타낸다.
게인(gain)은 계조수에 대한 서스테인 수의 비를 이용하여 구해진다. 다시 말하여, 게인(gain) = 전체 서스테인 수/(계조레벨 -1)이 된다. 예를 들어, 총 서스테인 수가 255개이고, 전체계조수가 256인 경우에 게인은 "1"로 설정된다.
서브필드 맵핑정보(A)는 어드레스 기간의 선택정보를 나타낸다. 예를 들어, 어드레스 기간에 방전셀이 선택되었다면 "1"로 설정되고, 어드레스 기간에 선택되지 않았다면 "0"으로 설정된다. N은 현재 서브필드 수(k)에 대응하는 서브필드의 가중치를 나타낸다. s는 1회 서스테인 방전에 의하여 발생되는 밝기를 나타낸다.
예를 들어, 플라즈마 디스플레이 패널에서 게인이 1로 설정됨과 아울러 12개의 서브필드를 포함하고, 그 서브필드의 가중치가 1, 2, 4, 8, 16, 32, 32, 32, 32, 32, 32 ,32로 설정된다면 PDP의 밝기는 표1과 같이 설정된다.
계조 서브필드 가중치 밝기
1 2 4 8 16 32 32 32 32 32 32 32
0 × × × × × × × × × × × × 0S
1 O × × × × × × × × × × × 1S
2 × O × × × × × × × × × × 2S
... ... ...
31 O O O O O × × × × × × × 31S
32 × × × × × O × × × × × × 32S
... ... ...
255 O O O O O O O O O O O O 255S
여기서, "×"는 계조가 표현되지 않음을 나타내고, "O"는 계조가 표현됨을 나타낸다. 표 1에서 알수 있는 바와 같이 PDP는 12개의 서브필드를 포함하고, 1, 2, 4, 8, 16, 32, 32, 32, 32, 32, 32, 32의 휘도 가중치를 이용하여 256의 계조를 표현하게 된다.
표 1은 서스테인 방전에 의하여 발생되는 빛만을 고려하여 PDP의 밝기를 나타낸다. 하지만, 실제로 구동되는 PDP는 서스테인 방전뿐만 아니라 리셋방전 및 어드레스방전에 의해서도 빛이 발생되게 된다. 이와 같이, 리셋방전, 어드레스방전 및 서스테인방전을 포함하여 계조를 표현하게 되면 도 4와 같이 계조의 역전현상이 발생된다. 다시 말하여, n(n은 자연수)의 계조에서 표현되는 PDP의 밝기보다 n-1의 계조에서 표현되는 PDP의 밝기가 더 밝게 설정되는 경우가 발생된다.
이를 상세히 설명하면, 표 1에 도시된 바와 같이 31계조를 표현하기 위해서는 1, 2, 4, 8, 16의 휘도 가중치를 가지는 서브필드가 선택되어야 한다. 따라서, 31계조를 표현하기 위해서는 5개의 서브필드에서 어드레스 방전이 일어난다. 이에 반하여, 32계조를 표현하기 위해서는 32의 휘도가중치를 가지는 서브필드가 선택되어야 한다. 따라서, 32계조를 표현하기 위해서는 하나의 서브필드에서 어드레스 방전이 일어난다. 이때, 어드레스 방전에 의해 빛이 발생되는 빛에 의하여 31계조와 32계조 간의 휘도 역전현상이 발생되게 된다. 다시 말하여, 31계조가 32계조보다 밝은 빛을 발생하게 된다.
실제 리셋방전 및 어드레스 방전에서 발생되는 빛을 포함한 PDP의 밝기는 수학식 2에 의하여 결정된다.
여기서, L은 초기에 리셋되는 서브필드의 수, r은 리셋펄스의 1회 방전 밝기 및 a는 어드레스펄스의 1회 방전 밝기를 나타낸다.
L은 리셋방전이 일어나는 서브필드의 수를 나타낸다. 예를 들어, PDP에서 12개의 서브필드를 포함하고 이 12개의 서브필드에서 리셋방전이 일어난다면 L은 12로 설정되게 된다.
수학식 2에서는 수학식 3과 같은 매트릭스가 유도될 수 있다.
한편, 종래의 PDP에서는 서스테인 기간에 서스테인 방전을 안정화시켜주기 위하여 서스테인펄스 쌍이 각 서브필드마다 추가로 공급되게 된다. 이와 같은 서스테인펄스 쌍에서 발생되는 빛을 포함한 PDP의 밝기는 수학식 4에 의하여 결정된다.
이와 같은 수학식 4에서 수학식 3과 같은 매트릭스가 유도되고, 이를 이용하여 r, a, s의 값을 구할 수 있다. 실제로 r(리셋펄스의 1회 방전 밝기)의 값은 0.208815[cd/㎡], a(어드레스펄스의 1회 방전 밝기)의 값은 0.413396[cd/㎡], s(서스테인펄스의 1회 방전 밝기)의 값은 0.44553[cd/㎡]으로 나타난다. 여기서, r, a 및 s의 값은 실제 밝기가 아니라 수식으로부터 계산된 값으로, 이 r, a 및 s의 값을 대입하면 실제 밝기와 유사한 밝기를 얻을 수 있다.
이와 같은 리셋펄스의 방전밝기, 어드레스펄스의 방전밝기 및 서스테인펄스의 방전밝기를 포함한 PDP의 밝기, 즉 수학식 4에 의한 PDP의 밝기는 표 2와 같이 나타날 수 있다.
계조 서브필드 가중치 밝기
1 2 4 8 16 32 32 32 32 32 32 32
0 × × × × × × × × × × × × 12r+0a+0s+0s
1 O × × × × × × × × × × × 12r+1a+1s+1s
2 × O × × × × × × × × × × 12r+1a+2s+1s
... ... ...
31 O O O O O × × × × × × × 12r+5a+31s+5s
32 × × × × × O × × × × × × 12r+1a+32s+1s
... ... ...
255 O O O O O O O O O O O O 12r+12a+255s+12s
표 2에서 "0"의 계조에서는 12개의 서브필에서 발생되는 리셋펄스의 밝기만이 나타난다. "1"의 계조에서는 1의 휘도 가중치에 해당하는 서스테인 밝기, 하나의 서스테인펄스 쌍에 의한 밝기, 12개의 리셋펄스에 의한 밝기 및 하나의 어드레스 방전에 의한 밝기가 나타난다. 또한, "31"의 계조에서는 31의 휘도 가중치에 해당하는 서스테인 밝기, 5개의 서스테인펄스 쌍에 의한 밝기, 12개의 리셋펄스에 의한 밝기 및 5개의 어드레스 방전에 의한 밝기가 나타난다. 그리고, "32"의 계조에서는 32의 휘도 가중치에 해당하는 서스테인 밝기, 하나의 서스테인펄스 쌍에 의한 밝기, 12개의 리셋펄스에 의한 밝기 및 하나의 어드레스 방전에 의한 밝기가 나타난다.
여기서, 31의 계조에 r, a, s의 값을 대입하면 PDP에서는 "20.61184"의 밝기가 표현된다. 또한, 32의 계조에 r, a, s의 값을 대입하면 PDP에서는 "17.62166"의 밝기가 표현된다. 즉, 종래의 PDP에서는 계조의 역전현상이 발생되고, 이에 따라 선형적인 밝기를 가지는 영상을 표현하지 못했다.
따라서, 본 발명의 목적은 계조의 역전현상을 방지할 수 있도록 한 플라즈마 디스플레이 패널의 구동장치 및 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동장치는 역감마 보정부로부터 입력되는 데이터의 오차를 확산하기 위한 오차 확산부와, 역감마 보정부에 접속되어 역감마 보정부로부터 입력되는 데이터의 계조값이 계조역전현상이 발생되는 계조값인지를 체크하여 1비트(bit)의 제어신호를 생성하기 위한 계조역전 체크부와, 오차 확산부와 계조역전 체크부 사이에 설치되어 오차 확산부로부터 입력되는 데이터의 하위비트에 상기 1비트(bit)의 제어신호를 가산하기 위한 가산기와, 가산기로부터 출력되는 하위비트를 이용하여 디더링을 행하는 디더링부를 구비한다.
상기 계조역전 체크부는 계조역전현상이 발생되는 계조값이 미리 저장되어 있는 메모리를 구비한다.
상기 계조역전 체크부는 계조역전현상이 발생되는 계조값을 가지는 데이터가 입력될 때 "1"의 1비트(bit) 제어신호를 생성하고, 그 외의 경우에 "0"의 1비트(bit) 제어신호를 생성한다.
상기 오차 확산부와 가산기 사이에 설치되어 오차 확산부로부터 입력되는 하위비트가 모두 "1"일 경우 하위비트를 디더링부로 공급하고, 그 외의 경우에 하위비트를 가산기로 공급하기 위한 비교부를 추가로 구비한다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 현재 입력되는 데이터의 오차를 확산하는 단계와, 현재 입력되는 데이터의 계조값이 계조역전현상이 발생되는 계조값인지를 체크하여 1비트(bit)의 제어신호를 생성하는 단계와, 오차확산된 데이터의 하위비트에 1비트의 제어신호를 가산하는 단계와, 1비트의 제어신호가 가산된 하위비트를 이용하여 디더링을 행하는 단계를 포함한다.
상기 1비트(bit)의 제어신호를 생성하는 단계는 데이터의 계조값이 계조역전현상이 발생되는 계조값일 때 "1"의 1비트(bit) 제어신호를 생성하고, 그 외의 경우에 "0"의 1비트(bit) 제어신호를 생성한다.
상기 오차 확산된 데이터의 하위비트가 모두 "1"일 경우 1비트의 제어신호를 가산하지 않고 디더링을 행한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 5 내지 도 9를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 구동장치를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 실시예에 의한 PDP의 구동장치는 제 1역감마 보정부(32A)와 데이터 정렬부(42) 사이에 접속된 게인 조정부(34), 오차 확산부(36), 디더링부(38), 서브필드 맵핑부(40)와, 제 2역감마 보정부(32B)와 파형 발생부(46) 사이에 접속된 APL(Avarage Picture Level) 계산부(44)와, 제 1역감마 보정부(32A)와 디더링부(38) 사이에 접속된 계조역전 체크부(50) 및 가산기(52)와, 오차 확산부(36)와 가산기(52) 사이에 접속된 비교부(54)를 구비한다.
제 1 및 제 2역감마 보정부(32A,32B)는 입력라인(30)으로부터의 디지털 비디오 데이터(RGB)를 역감마보정하여 영상신호의 계조값에 대한 휘도를 선형적으로 변환시킨다.
게인 조정부(34)는 적색, 녹색 및 청색의 각 데이터별로 유효이득을 조정하여 색온도를 보상한다.
서브필드 맵핑부(40)는 디더링부(38)로부터 입력된 데이터를 각 비트별로 미리 저장된 서브필드 패턴에 맵핑하고, 그 맵핑 데이터를 데이터 정렬부(42)로 공급한다.
데이터 정렬부(42)는 서브필드 맵핑부(40)로부터 입력되는 디지털 비디오 데이터를 패널(48)의 데이터 구동회로에 공급한다. 데이터 구동회로는 패널(48)의 데이터 전극들에 접속되어 데이터 정렬부(42)로부터 입력되는 데이터를 1 수평라인분씩 래치한 후에 래치된 데이터를 1 수평기간 단위로 패널(48)의 어드레스전극들에 공급하게 된다.
APL 계산부(44) 제 2역감마 보정부(32B)로부터 입력되는 디지털 비디오 데이터(RGB)에 대하여 한 화면 단위로 평균휘도 즉, APL을 계산하고 계산된 APL에 대응하여 서스테인 펄스 수 정보를 출력하게 된다.
파형 발생부(46)는 APL 계산부(44)로부터의 서스테인 펄스 수 정보에 응답하여 타이밍 제어신호를 생성하고, 그 타이밍 제어신호를 도시하지 않은 스캔 구동회로와 서스테인 구동회로에 공급한다. 스캔 구동회로와 서스테인 구동회로는 파형 발생부(46)로부터 입력되는 타이밍 제어신호에 응답하여 서스테인 기간 동안 패널(48)의 스캔전극들과 서스테인 전극들에 서스테인 펄스를 공급한다.
오차 확산부(36)는 게인 조정부(34)로부터 입력되는 디지털 비디오 데이터(RGB)의 오차를 인접한 셀들로 확산시킴으로써 휘도값을 미세하게 조정하게 된다.
계조역전 체크부(50)는 현재 입력되는 데이터의 계조값에서 계조역전 현상이 발생되는 지를 체크한다. 디더링부(38)는 디더 마스크 패턴을 이용하여 계조의 휘도값을 미세하게 조정한다. 그리고, 디더링부(38)는 계조역전 체크부(50)의 제어에 의하여 계조역전 현상이 발생되지 않도록 계조의 휘도값을 조정한다.(실제 가산기(52)에서 가산된 1bit의 "1"에 의하여 계조의 휘도값이 조정된다) 즉, 본 발명에서는 디더링부(38)에서 계조역전 현상이 발생되는 계조의 휘도값을 조정함으로써 계조의 역전현상을 방지하게 된다.
이를 상세히 설명하면, 먼저 제 1역감마 보정부(32A)에서 출력되는 비디오 데이터들은 도 6과 같이 정수부와 소수부로 나뉘어진다.(도 6에서 X는 "1" 또는 "0") 예를 들어, 외부로부터 i(i는 자연수)비트 비디오 데이터가 입력되는 경우 제 1역감마 보정부(32A)는 계조값에 대한 휘도가 선형적으로 변환되도록 8비트의 정수부와 8비트의 소수부를 갖는 보정된 비디오 데이터를 출력한다.
제 1역감마 보정부(32A)에서 출력되는 비디오 데이터들은 게인 조정부(34)를 경유하여 오차 확산부(36) 및 계조역전 체크부(50)로 공급된다.
오차 확산부(36)는 자신에게 입력되는 비디오 데이터를 오차 확산한다. 예를 들어, 오차 확산부(36)는 도 7과 같이 1/16, 5/16, 3/16, 7/16의 가중치를 이용하여 오차확산 연산을 수행한다. 다시 말하여, P1 화소의 소수부에 1/16의 가중치를, P2 화소의 소수부에 5/16의 가중치를, P3 화소의 소수부에 3/16의 가중치를, P4 화소의 소수부에 7/16의 가중치를 부여하여 오차확산 연산을 수행한다. 그리고, 오차 확산부(36)는 오차확산 무늬가 발생되는 것이 방지되도록 랜덤한 계수(R)를 오차확산 연산에 이용한다. 이와 같은 오차확산은 자신에게 입력되는 비디오 데이터의 소수부 중 일정비트, 예를 들면 하위 5비트를 이용하여 행해진다.
계조역전 체크부(50)는 제 1역감마 보정부(32A)로부터 입력되는 데이터의 계조값이 계조 역전현상이 발생되는 계조인지를 체크한다. 이를 상세히 설명하면, 먼저 계조역전 체크부(50)는 제 1역감마 보정부(32A)로부터 데이터를 입력받는다. 이후, 계조역전 체크부(50)는 자신에게 입력된 계조가 계조역전 현상이 발생되는 계조인지를 체크한다. 이를 위해, 계조역전 체크부(50)는 도시되지 않은 메모리를 구비한다. 메모리에는 계조 역전 현상이 발생되는 계조(예를 들면, 32계조)들이 미리 저장된다.(실제, 실험적으로 계조역전이 발생되는 계조가 메모리에 저장되게 된다)
따라서, 계조역전 체크부(50)는 현재 입력되는 데이터의 계조값과 자신의 메모리에 저장된 계조값을 비교하여 현재 입력되는 데이터의 계조값에서 계조역전현상이 발생되는 체크한다. 여기서, 계조역전 체크부(50)는 계조의 역전현상이 발생된다면 1bit의 "1"을 가산기(52)로 공급하고, 계조의 역전현상이 발생되지 않는다면 1bit의 "0"을 가산기(52)로 공급한다.
가산기(52)는 오차 확산부(36)로부터 입력되는 데이터의 하위비트(예를 들면, 소수점 3비트)와 계조역전 체크부(50)에서 입력되는 1bit를 가산한다. 예를 들어, 오차확산부(36)에서 하위비트가 "010"이 입력되고, 계조역전 체크부(50)에서 "1"이 입력되는 경우 가산기(52)는 "011"을 디더링부(38)로 공급한다. 한편, 하위비트 "111"인 경우 계조역전 체크부(50)에서 입력되는 1bit가 가산되지 않도록 가산기(52)의 앞단에는 비교부(54)가 설치된다. 오차확산부(36)와 가산기(52) 사이에 설치되는 비교부(54)는 자신에게 공급되는 하위비트가 "111"인 경우 디더링부(38)로 공급하고, 그 외의 경우에는 가산기(52)로 공급한다.
디더링부(38)는 가산기(52)로부터 입력되는 하위비트를 이용하여 디더링을 행한다. 예를 들어, 디더링부(38)는 자신에게 입력된 데이터의 하위비트가 "011"인 경우 도 8과 같은 디더 마스크 패턴에서 3/8계조에 해당하는 디더 마스크 패턴을 이용하여 디더링을 행한다.
디더 마스크 패턴은 일례로 도 8과 같이 0, 1/8, 2/8, 3/8, 4/8, 5/8, 6/8, 7/8, 7/8 계조로 설정되고, 각 디더 마스크 패턴에서 디더값 "1"로 설정된 셀들의 수는 0개, 2개, 4개, 6개, 8개, 10개, 12개, 14개 순으로 증가함을 알 수 있다. 그리고, 4개의 프레임(1F 내지 4F)별로 디더값 "1"로 설정된 셀들의 위치가 서로 달라짐을 알 수 있다. 여기서, 디더값 "1"은 셀이 온(On)되는 것을 의미하며, 디더값 "0"은 셀이 오프(Off)되는 것을 의미한다.
디더링부(38)는 자신에게 입력된 데이터의 하이비트를 이용하여 디더 마스크 패턴을 선택하고, 이 디더 마스크 패턴에 의하여 디더링을 행하게 된다.(여기서 하위 비트의 값이 증가할 수록 셀이 온될 확률은 증가한다) 여기서, 디더링부(38)는 계조역전이 발생되는 계조에서는 "1"이 더해진 하위비트를 이용하여 디더링을 행하기 때문에, 즉 디더링에서 온되는 셀들을 확률적으로 증가되기 때문에 계조의 역전현상을 방지할 수 있다. 실제로 본 발명을 적용하게 되면 도 9와 같이 계조의 역전현상이 발생되지 않고, 이에 따라 선형적인 밝기를 가지는 화상을 표시할 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치 및 구동방법에 의하면 계조의 역전이 발생되는 데이터의 디더링을 행할 때 이 데이터의 최하위비트에 "1"을 가산함으로써 표현되는 계조값을 향상시킬 수 있고, 이에 따라 계조역전 현상을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 플라즈마 디스플레이 패널의 한 프레임에 포함되는 다수의 서브필드를 나타내는 도면.
도 3은 도 2에 도시된 서브필드 기간에 각각의 전극들로 공급되는 구동파형을 나타내는 파형도.
도 4는 종래의 플라즈마 디스플레이 패널의 계조역전 현상을 나타내는 도면.
도 5는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 구동장치를 나타내는 도면.
도 6은 도 5에 도시된 역감마 보정부의 출력포멧을 나타내는 도면.
도 7은 도 5에 도시된 오차 확산부의 동작과정을 나타내는 도면.
도 8은 도 5에 도시된 디더링부에서 디더링을 행할 때 참고하는 디더 마스크 패턴을 나타내는 도면.
도 9는 본 발명의 표현되는 계조를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y : 주사전극
12Z : 유지전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체층 30 : 입력라인
32A,32B : 역감마 보정부 34 : 게인 조정부
36 : 오차 확산부 38 : 디더링부
40 : 서브필드 맵핑부 42 : 데이터 정렬부
44 : APL 계산부 46 : 파형 발생부
48 : 패널 50 : 계조역전 체크부
52 : 가산기 54 : 비교부

Claims (7)

  1. 역감마 보정부로부터 입력되는 데이터의 오차를 확산하기 위한 오차 확산부와,
    상기 역감마 보정부에 접속되어 상기 역감마 보정부로부터 입력되는 데이터의 계조값이 계조역전현상이 발생되는 계조값인지를 체크하여 1비트(bit)의 제어신호를 생성하기 위한 계조역전 체크부와,
    상기 오차 확산부와 상기 계조역전 체크부 사이에 설치되어 상기 오차 확산부로부터 입력되는 데이터의 하위비트에 상기 1비트(bit)의 제어신호를 가산하기 위한 가산기와,
    상기 가산기로부터 출력되는 하위비트를 이용하여 디더링을 행하는 디더링부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  2. 제 1항에 있어서,
    상기 계조역전 체크부는 상기 계조역전현상이 발생되는 계조값이 미리 저장되어 있는 메모리를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  3. 제 1항에 있어서,
    상기 계조역전 체크부는 상기 계조역전현상이 발생되는 계조값을 가지는 데이터가 입력될 때 "1"의 1비트(bit) 제어신호를 생성하고, 그 외의 경우에 "0"의 1비트(bit) 제어신호를 생성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  4. 제 1항에 있어서,
    상기 오차 확산부와 상기 가산기 사이에 설치되어 상기 오차 확산부로부터 입력되는 하위비트가 모두 "1"일 경우 상기 하위비트를 상기 디더링부로 공급하고, 그 외의 경우에 상기 하위비트를 상기 가산기로 공급하기 위한 비교부를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  5. 현재 입력되는 데이터의 오차를 확산하는 단계와,
    상기 현재 입력되는 데이터의 계조값이 계조역전현상이 발생되는 계조값인지를 체크하여 1비트(bit)의 제어신호를 생성하는 단계와,
    상기 오차확산된 데이터의 하위비트에 상기 1비트의 제어신호를 가산하는 단계와,
    상기 1비트의 제어신호가 가산된 하위비트를 이용하여 디더링을 행하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5항에 있어서,
    상기 1비트(bit)의 제어신호를 생성하는 단계는
    상기 데이터의 계조값이 상기 계조역전현상이 발생되는 계조값일 때 "1"의 1비트(bit) 제어신호를 생성하고, 그 외의 경우에 "0"의 1비트(bit) 제어신호를 생성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 5항에 있어서,
    상기 오차 확산된 데이터의 하위비트가 모두 "1"일 경우 상기 1비트의 제어신호를 가산하지 않고 상기 디더링을 행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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