JP2970332B2

JP2970332B2 - Ｐｄｐ駆動回路

Info

Publication number: JP2970332B2
Application number: JP5229542A
Authority: JP
Inventors: 正道中島
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1993-08-23
Filing date: 1993-08-23
Publication date: 1999-11-02
Anticipated expiration: 2014-11-02
Also published as: JPH0764502A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、輝度階調の変化が連続
的に、しかも自然な状態で行われるように処理をするた
めの回路を具備したＰＤＰ駆動回路に関するものであ
る。

【０００２】

【従来の技術】最近、薄型、軽量の表示装置として、Ｐ
ＤＰ（プラズマ・ディスプレイ・パネル）が注目されて
いる。このＰＤＰの駆動方式は、従来のＣＲＴ駆動方式
とは全く異なっており、ディジタル化された映像入力信
号による直接駆動方式である。したがって、パネル面か
ら発光される輝度階調は、扱う信号のビット数によって
定まる。ＰＤＰは基本的特性の異なるＡＣ型とＤＣ型の
２方式に分けられるが、ＤＣ型ＰＤＰでは、すでに課題
とされていた輝度と寿命について改善手法の報告があ
り、実用化へ向けて進展しつつある。

【０００３】ところが、ＡＣ型ＰＤＰでは、輝度と寿命
については十分な特性が得られているが階調表示に関し
ては、試作レベルで最大６４階調表示までの報告しかな
かったが、アドレス・表示分離型駆動法（ＡＤＳサブフ
ィールド法）による将来の２５６階調の手法が提案され
ている。この方法に使用されるＰＤＰ（プラズマ・ディ
スプレイ・パネル）１０のパネル構造が図７に示され、
駆動シーケンスと駆動波形が図８（ａ）（ｂ）に示され
る。

【０００４】図７において、表示面側の表面ガラス基板
１１の下面に、対になるＸサスティン電極１２、Ｙサス
ティン電極１３を透明電極と補助電極で形成する。補助
電極は、透明電極の抵抗による電圧降下を防ぐため、バ
ス電極２３を透明電極の一部に形成する。これらＸサス
ティン電極１２、Ｙサスティン電極１３の上に誘電体層
１４を設け、その上に各セル間の結合を分離するために
ストライブ状リブ１８を形成する。さらに、ＭｇＯ膜か
らなる保護層１５を蒸着する。対向する裏面ガラス基板
１６上には、アドレス電極１７を形成する。アドレス電
極１７間にストライプ上のストライブ状リブ１８を設
け、さらにアドレス電極１７を被覆するようにしてＲ
（赤）螢光体１９、Ｇ（緑）螢光体２０、Ｂ（青）螢光
体２１を塗分けて形成する。放電空間２２には、Ｎｅ＋
Ｘｅ混合ガスが封入される。

【０００５】図８（ａ）において、１フレームは、輝度
の相対比が１、２、４、８、１６、３２、６４、１２８
の８個のサブフィールドで構成され、８画面の輝度の組
み合わせで２５６階調の表示を行う。それぞれのサブフ
ィールドは、リフレッシュした１画面分のデータの書込
みを行うアドレス期間とそのサブフィールドの輝度レベ
ルを決めるサスティン期間で構成される。アドレス期間
では、最初全画面同時に各ピクセルに初期的に壁電荷が
形成され、その後サスティンパルスが全画面に与えられ
表示を行う。サブフィールドの明るさはサスティンパル
スの数に比例し、所定の輝度に設定される。このように
して２５６階調表示が実現される。

【０００６】

【発明が解決しようとする課題】以上のようなＡＣ駆動
方式では、階調数を増やせば増やすほど、１フレーム期
間内でパネルを点灯発光させる準備期間としてのアドレ
ス期間のビット数が増加するため、発光期間としてのサ
スティン期間が相対的に短くなり、最大輝度が低下す
る。このように、パネル面から発光される輝度階調は、
扱う信号のビット数によって定まるため、扱う信号のビ
ット数を増やせば、画質は向上するが、発光輝度が低下
し、逆に扱う信号のビット数を減らせば、発光輝度が増
加するが、階調表示が少なくなり、画質の低下を招く。
そのため、少ない階調で連続的に、かつ自然に濃淡が変
化する手法−擬似中間調表示−として、印刷、電子コピ
ーなどの分野では、白、黒の２階調で中間調を表わす研
究、開発が行われ、多くの方式が提案されている。しか
し、映像の分野では、この種の擬似中間調表示の決定的
方法がまだ存在しないのが現状である。

【０００７】本発明は、出力対象画素に、その周辺画素
の多値化誤差を荷重して加え、入力信号と発光輝度との
濃淡誤差を最小にするデータをＲＯＭに記憶して簡単な
回路構成で目的を達成することを目的とするものであ
る。

【０００８】

【課題を解決するための手段】本発明は、誤差検出回路
３５で求めた誤差出力を、ｈライン遅延回路３６とｄド
ット遅延回路３７に加え、この再現誤差を、映像信号入
力端子３０に入力した原画素映像信号に組み入れるよう
にしたＰＤＰ駆動回路において、前記誤差検出回路３５
は、ＰＤＰ駆動信号に対するＰＤＰ１０の実際の発光輝
度データを実測し、この実測線に基づいて補正輝度線を
求め、この補正輝度線が理想線からずれているとき、こ
の補正輝度線となるように補正された輝度レベルのデー
タを記憶するメモリ３８を具備してなることを特徴とす
るＰＤＰ駆動回路である。

【０００９】

【作用】映像出力端子３４から出力した駆動信号がＰＤ
Ｐ１０へ供給され、ＰＤＰ１０の駆動信号に対する発光
輝度レベルを実測して実際の発光輝度データを測定す
る。この発光輝度レベルをその最大値で正規化した階段
状の実測線に基づいて、補正輝度線を求め、この補正輝
度線が理想線からずれているときは、補正輝度線が理想
線となるようにデータを補正してメモリ３８に記憶され
る。補正輝度線が理想線とほとんど一致している場合に
は、補正することなく実測値のデータがそのままメモリ
３８に記憶される。以上のような構成において、誤差検
出回路３５に入力した拡散出力信号と、メモリ３８のデ
ータとの差がとられて誤差出力信号が得られる。この誤
差出力信号は、必要に応じて重み付けされた誤差荷重出
力信号となる。誤差を組み入れて拡散させた拡散出力信
号をビット変換して出力することにより、発光輝度が低
下することなく、しかも、滑らかな応答が得られる。

【００１０】

【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１は、いわゆる誤差拡散回路で、この回路にお
いて、３０は、ｎビットの原画素Ａ_ｉ，ｊの映像信号入
力端子で、この映像信号入力端子３０は、垂直方向加算
回路３１、水平方向加算回路３２を経て、さらにビット
変換回路３３でビット数を減らす処理をして映像出力端
子３４に接続される。また、前記水平方向加算回路３２
の出力側には、誤差検出回路３５が接続されている。こ
の誤差検出回路３５は、予め設定された補正誤差レベル
のデータを記憶するメモリ３８、このメモリ３８の出力
と水平方向加算回路３２からの拡散出力信号との差をと
って誤差信号を出力する減算回路３９、この誤差信号に
所定の重み付けをするための誤差荷重を出力する荷重回
路４０、４１からなる。

【００１１】この誤差検出回路３５の荷重回路４０、４
１の出力側には、原画素Ａ_ｉ，ｊよりｈラインだけ過去
に生じた再現誤差Ｅ_ｊ−ｈを出力するｈライン遅延回路
３６を介して前記垂直方向加算回路３１に接続されると
ともに、原画素Ａ_ｉ，ｊよりｄドット画素だけ過去に生
じた再現誤差Ｅ_ｉ−ｄを出力するｄドット遅延回路３７
を介して前記水平方向加算回路３２に接続されている。

【００１２】以上のような構成による回路の作用を説明
する。（１）補正輝度線が直線の場合映像出力端子３４から出力したｍビット（ｍ≦ｎ−１）
の駆動信号がＰＤＰ１０へ供給され、ＰＤＰ１０の駆動
信号に対する発光輝度レベルを実測して実際の発光輝度
データを測定する。この発光輝度レベルをその最大値で
正規化したものが図３に示す階段状の実測線であったも
のとする。なお、この例では、映像入力信号がｎ＝８ビ
ットであるものを、駆動信号を上位４桁のｍ＝４ビット
に落した例を示している。一般に、映像入力信号がｎ桁
であるものを、駆動信号として上位ｍ桁（ｍ≦ｎ−１）
に落した場合、下位ｎ−ｍ桁分が誤差となるが、ＰＤＰ
１０の実際の発光輝度データの誤差に対し、ビット変換
回路３３による誤差は十分に小さく、無視できる範囲の
ものである。前記実測線に基づいて、ｙ＝ａｘ＋ｂで表
わされる補正輝度線を求める。この補正輝度線は、図３
の場合、ｙ＝ｘという理想線からややずれているので、
補正をすることが必要となる。これを補正した輝度線
は、図４に示され、拡散出力信号レベルに対し｛（補正
輝度線勾配ａ−１）−補正輝度線接片ｂ｝の補正を施し
たものである。この図４のように、補正輝度線をｙ＝ｘ
となるように補正したときは、その補正された階段状の
データがメモリ３８に記憶される。

【００１３】補正輝度線が、ｙ＝ｘの場合、補正輝度レ
ベルは発光輝度レベルと同一になる。したがって、駆動
出力ビット数をｍとすれば２のｍ乗、具体的にはｍ＝４
とすれば、２の４乗＝１６ワードの輝度レベルのデータ
をメモリ３８に記憶させればよい。なお、図３におい
て、補正輝度線ｙ＝ａｘ＋ｂが、ｙ＝ｘとほとんど一致
している場合には、図４に示すような処理をすることな
く、図３に示した実測値のデータがそのままメモリ３８
に記憶される。

【００１４】以上のような構成において、誤差検出回路
３５に入力した拡散出力信号と、メモリ３８からの図４
の階段状のデータとが、減算回路３９でその差がとられ
て誤差出力信号が得られる。この誤差出力信号は、例え
ば、図５に示すようになる。この誤差出力信号は、荷重
回路４０と４１で重み付けされた誤差荷重出力信号とな
る。この重み付けは、例えば０．５と０．５、０．４と
０．６などのように、合わせて１になるように分散す
る。このようにして重み付けされた荷重回路４０からの
誤差荷重出力を、ｈライン遅延回路３６に入力し、原画
素Ａ_ｉ，ｊよりｈラインだけ過去に生じた再現誤差Ｅ
_ｊ−ｈを補正して、垂直方向加算回路３１で原画素をＡ
_ｉ，ｊに組み入れる。つぎに、重み付けされた荷重回路
４１からの誤差荷重出力を、ｄドット遅延回路３７に入
力し、原画素Ａ_ｉ，ｊよりｄドットだけ過去に生じた再
現誤差Ｅ_ｉ−ｄを補正して水平方向加算回路３２で原画
素Ａ_ｉ，ｊに組み入れる。

【００１５】誤差を組み入れて拡散させた拡散出力信号
をビット変換回路３３に送り、このビット変換回路３３
にてｎビットで量子化された拡散出力信号を、ｍ（≦ｎ
−１）ビットに変換して映像出力端子３４より出力す
る。このようにして、原映像入力信号を誤差を組み入れ
て拡散させ、かつ、原映像入力信号よりも少ないビット
数の信号により、発光輝度が低下することなく、しか
も、滑らかな応答が得られる。

【００１６】図５は、前述のように、誤差検出出力＝補
正輝度線−発光輝度レベルであり、図１に示す誤差検出
回路３５では、これらの演算を減算回路３９で行った
が、この演算データをメモリ３８に記憶させることもで
きる。この場合には、２のｎ乗、具体的にはｎ＝８の場
合、２の８乗＝２５６ワードのメモリ３８を必要とす
る。ただし、減算回路３９は省略できる。また、このメ
モリ３８のデータに、予め重み付けしたデータをメモリ
３８に記憶させれば、荷重回路４０と４１は省略でき
る。

【００１７】（２）補正輝度線が直線でない場合図６に示すような輝度を曲線状に補正したい場合（ガン
マ補正など）には、補正輝度線を希望する曲線に設定
し、発光輝度レベルとの誤差値を求め、前記同様にして
メモリ３８に記憶する。その他の作用は前記同様であ
る。

【００１８】なお、映像信号処理ＬＳＩ回路では、処理
速度の限界近くで動作させる場合、加算回路などの遅延
時間を吸収するため、システム・クロックで同期を取り
ながら演算を行っている。水平方向の演算は、処理単位
が最小のｄ＝１ドットでは、１クロック前の画素との加
算であり、１クロックですべての演算が終了しなければ
ならない。この演算ループの中に余分な回路を挿入する
と、その遅延増加によって回路構築が不能になる。

【００１９】そこで、本発明では、図１に示すように、
ｈライン遅延回路３６での処理が原画素Ａ_ｉ，ｊの入力
から十分時間的な余裕があるため、映像信号入力端子３
０のすぐ後に垂直方向加算回路３１を挿入し、ついでｄ
ドット遅延回路３７での処理が原画素Ａ_ｉ，ｊの入力か
ら時間的な余裕がないため、水平方向加算回路３２を挿
入したものである。具体的には、ｈライン遅延回路３６
におけるｈライン遅延は、１〜３ライン前、ｄドット遅
延回路３７におけるｄドット遅延は、１〜３ドット前で
あり、好ましくは、ｈ＝１、ｄ＝１のときである。

【００２０】前記実施例では、ビット変換回路３３の前
段（入力側）から信号（拡散出力信号）を取り出し、誤
差検出回路３５を経、ｈライン遅延回路３６、ｄドット
遅延回路３７を介して加算回路３１、３２側へフィード
バックする場合について説明したが、本発明はこれに限
るものでなく、ビット変換回路３３の後段（出力側）か
ら信号（駆動信号）を取り出し、誤差検出回路３５を
経、ｈライン遅延回路３６、ｄドット遅延回路３７を介
して加算回路３１、３２側へフィードバックする場合に
ついても利用することができる。

【００２１】

【発明の効果】（１）誤差検出回路３５は、ＰＤＰ駆動
信号に対するＰＤＰ１０の実際の発光輝度データを実測
し、この実測線に基づいて補正輝度線を求め、この補正
輝度線が理想線からずれているとき、この補正輝度線と
なるように補正された輝度レベルのデータを記憶するメ
モリ３８を具備したので、実際に測定したデータに基づ
くメモリ３８内のデータと、誤差検出回路３５に入力し
た拡散出力信号（又は駆動信号）との差から誤差出力を
得ることができ、とかく大きな誤差となるＰＤＰの出力
側の誤差を拡散して、大幅な画質の向上を図ることがで
き、しかも、簡単な回路構成で達成することができる。

【００２２】（２）誤差検出回路３５は、この誤差検出
回路３５に入力する拡散出力信号又はこの拡散出力信号
をビット変換したＰＤＰ駆動信号と、メモリ３８内の実
測線に基づいて補正された輝度レベルのデータとの差か
ら誤差出力を得るための減算回路３９を具備したので、
演算結果を記憶する必要がなく、メモリ３８の記憶容量
を最小限に設定できる。

【００２３】（３）誤差検出回路３５は、この誤差検出
回路３５に入力する拡散出力信号又はこの拡散出力信号
をビット変換したＰＤＰ駆動信号と、メモリ３８内の実
測線に基づいて補正された輝度レベルのデータとの差か
ら誤差出力を得るための減算回路３９と、この減算回路
３９の出力に、ｈライン遅延データとｄドット遅延デー
タに重み付けする荷重回路４０と荷重回路４１とを具備
したので、濃淡誤差をより緻密に、かつ自然な状態で変
化させることができる。

【図面の簡単な説明】

【図１】本発明によるＰＤＰ駆動回路の一実施例を示す
ブロック図である。

【図２】画素の座標位置の説明図である。

【図３】駆動信号対発光輝度レベルの実測線図である。

【図４】補正された輝度レベルの特性線図である。

【図５】誤差出力の特性線図である。

【図６】補正輝度線が曲線の場合の特性線図である。

【図７】２５６階調の手法に使用されるＰＤＰの斜視図
である。

【図８】２５６階調の手法における駆動シーケンスと駆
動波形図である。

【符号の説明】

１０…ＰＤＰ（プラズマ・ディスプレイ・パネル）、１
１…表面ガラス基板、１２…Ｘサスティン電極、１３…
Ｙサスティン電極、１４…誘電体層、１５…保護層、１
６…裏面ガラス基板、１７…アドレス電極、１８…スト
ライブ状リブ、１９…Ｒ（赤）螢光体、２０…Ｇ（緑）
螢光体、２１…Ｂ（青）螢光体、２２…放電空間、２３
…バス電極、３０…映像信号入力端子、３１…垂直方向
加算回路、３２…水平方向加算回路、３３…ビット変換
回路、３４…映像出力端子、３５…誤差検出回路、３６
…ｈライン遅延回路、３７…ｄドット遅延回路、３８…
メモリ、３９…減算回路、４０…荷重回路、４１…荷重
回路。

Claims

(57)【特許請求の範囲】

【請求項１】誤差検出回路３５で求めた誤差出力を、
ｈライン遅延回路３６とｄドット遅延回路３７に加え、
この再現誤差を、映像信号入力端子３０に入力した原画
素映像信号に組み入れるようにしたＰＤＰ駆動回路にお
いて、前記誤差検出回路３５は、ＰＤＰ駆動信号に対す
るＰＤＰ１０の実際の発光輝度データを実測し、この実
測線に基づいて補正輝度線を求め、この補正輝度線が理
想線からずれているとき、この補正輝度線となるように
補正された輝度レベルのデータを記憶するメモリ３８を
具備してなることを特徴とするＰＤＰ駆動回路。
【請求項２】誤差検出回路３５は、この誤差検出回路
３５に入力する拡散出力信号又はこの拡散出力信号をビ
ット変換したＰＤＰ駆動信号と、メモリ３８内の実測線
に基づいて補正された輝度レベルのデータとの差から誤
差出力を得るための減算回路３９を具備してなる請求項
１記載のＰＤＰ駆動回路。
【請求項３】誤差検出回路３５は、この誤差検出回路
３５に入力する拡散出力信号又はこの拡散出力信号をビ
ット変換したＰＤＰ駆動信号と、メモリ３８内の実測線
に基づいて補正された輝度レベルのデータとの差から誤
差出力を得るための減算回路３９と、この減算回路３９
の出力に、ｈライン遅延データとｄドット遅延データに
重み付けする荷重回路４０、４１とを具備してなる請求
項１記載のＰＤＰ駆動回路。