JP2002351381A - ディスプレイ装置及びディスプレイパネルの駆動方法 - Google Patents
ディスプレイ装置及びディスプレイパネルの駆動方法Info
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Abstract
(57)【要約】
【課題】 ディザ処理実行時に発生するディザパターン
を抑制して良好な画像表示を行うことができるディスプ
レイ装置を提供することを目的とする。 【解決手段】 画素内における少なくとも１の発光色の
表示セルに対応したディザ係数の値を、この画素内にお
ける他の発光色の表示セルに対応したディザ係数の値と
異ならせる。
を抑制して良好な画像表示を行うことができるディスプ
レイ装置を提供することを目的とする。 【解決手段】 画素内における少なくとも１の発光色の
表示セルに対応したディザ係数の値を、この画素内にお
ける他の発光色の表示セルに対応したディザ係数の値と
異ならせる。
Description
【０００１】
【発明が属する技術分野】本発明は、マトリクス状に配
列された表示セルを含むディスプレイ装置に関する。
列された表示セルを含むディスプレイ装置に関する。
【０００２】
【従来の技術】最近、２次元画像表示パネルとして、画
素を担う複数の放電セルがマトリクス状に配列されたプ
ラズマディスプレイパネル(以下、ＰＤＰと称する)が注
目されている。ＰＤＰは、ディジタル映像信号によって
直接駆動され、その表現し得る輝度の階調数は、上記デ
ィジタル映像信号に基づく各画素毎の画素データのビッ
ト数によって決まる。かかるＰＤＰを階調駆動させる方
法として、１フィールドの表示期間を、複数のサブフィ
ールドに分割して駆動するサブフィールド法が知られて
いる。例えば、画素データが８ビットの場合には、１フ
ィールドの表示期間を重み付けの順に、サブフィールド
ＳＦ８、ＳＦ７、・・・・、ＳＦ１なる８個のサブフィール
ドに分割する。各サブフィールドは、画素データに応じ
て各画素を点灯画素状態、又は消灯画素消灯に設定して
行くアドレス期間と、上記点灯画素状態にある画素のみ
をそのサブフィールドの重み付けに対応した期間だけ発
光させる発光維持期間を含んでいる。すなわち、サブフ
ィールド毎に、そのサブフィールド内において放電セル
を点灯させるか否かの設定が為され(アドレス期間)、点
灯状態に設定された放電セルだけをそのサブフィールド
に割り当てられている期間だけ発光させる(発光維持期
間)のである。従って、１フィールド内では、点灯状態
となるサブフィールドと、消灯状態となるサブフィール
ドが混在する場合が生じ、各サブフィールドで実施され
た発光期間の総和に対応した中間輝度が視覚されるので
ある。
素を担う複数の放電セルがマトリクス状に配列されたプ
ラズマディスプレイパネル(以下、ＰＤＰと称する)が注
目されている。ＰＤＰは、ディジタル映像信号によって
直接駆動され、その表現し得る輝度の階調数は、上記デ
ィジタル映像信号に基づく各画素毎の画素データのビッ
ト数によって決まる。かかるＰＤＰを階調駆動させる方
法として、１フィールドの表示期間を、複数のサブフィ
ールドに分割して駆動するサブフィールド法が知られて
いる。例えば、画素データが８ビットの場合には、１フ
ィールドの表示期間を重み付けの順に、サブフィールド
ＳＦ８、ＳＦ７、・・・・、ＳＦ１なる８個のサブフィール
ドに分割する。各サブフィールドは、画素データに応じ
て各画素を点灯画素状態、又は消灯画素消灯に設定して
行くアドレス期間と、上記点灯画素状態にある画素のみ
をそのサブフィールドの重み付けに対応した期間だけ発
光させる発光維持期間を含んでいる。すなわち、サブフ
ィールド毎に、そのサブフィールド内において放電セル
を点灯させるか否かの設定が為され(アドレス期間)、点
灯状態に設定された放電セルだけをそのサブフィールド
に割り当てられている期間だけ発光させる(発光維持期
間)のである。従って、１フィールド内では、点灯状態
となるサブフィールドと、消灯状態となるサブフィール
ドが混在する場合が生じ、各サブフィールドで実施され
た発光期間の総和に対応した中間輝度が視覚されるので
ある。
【０００３】ＰＤＰを採用したディスプレイ装置では、
このような階調駆動にディザ処理を併用させることによ
り、視覚上における階調数を増加させて画質向上を図る
ようにしている。ディザ処理は、例えば、上下、左右に
互いに隣接する４つの画素を１組とし、この１組の画素
各々に対応した画素データに、互いに異なる係数値から
なる４つのディザ係数(例えば、０、１、２、３)を加算
する。この際、上記４つの画素を１画素として捉えた場
合、かるディザ処理により、見かけ上の階調数が増加す
るのである。
このような階調駆動にディザ処理を併用させることによ
り、視覚上における階調数を増加させて画質向上を図る
ようにしている。ディザ処理は、例えば、上下、左右に
互いに隣接する４つの画素を１組とし、この１組の画素
各々に対応した画素データに、互いに異なる係数値から
なる４つのディザ係数(例えば、０、１、２、３)を加算
する。この際、上記４つの画素を１画素として捉えた場
合、かるディザ処理により、見かけ上の階調数が増加す
るのである。
【０００４】しかしながら、このように画素データにデ
ィザ係数を加算すると、元の画素データとは何等関係の
ない疑似模様、いわゆるディザパターンが視覚される場
合があり、画質を損ねてしまうという問題があった。
ィザ係数を加算すると、元の画素データとは何等関係の
ない疑似模様、いわゆるディザパターンが視覚される場
合があり、画質を損ねてしまうという問題があった。
【０００５】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、ディザパターン
が抑制された良好な画像表示を行うことができるディス
プレイ装置を提供することを目的とする。
を解決するためになされたものであり、ディザパターン
が抑制された良好な画像表示を行うことができるディス
プレイ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によるディスプレ
イ装置は、互いに発光色が異なる複数の表示セルからな
る画素がマトリクス状に配列されたディスプレイ画面上
に映像信号に応じた画像を表示するディスプレイ装置で
あって、前記映像信号を前記表示セル各々に対応した画
素データに変換する手段と、前記画素内の前記表示セル
各々に対応させてディザ係数を発生するディザ係数発生
手段と、前記画素データに前記ディザ係数を加算してデ
ィザ加算画素データを得る加算手段と、前記ディザ加算
画素データに応じて前記表示セルを発光せしめる表示駆
動手段と、を有し、前記画素内における少なくとも１の
発光色の前記表示セルに対応した前記ディザ係数の値
が、前記画素内における他の発光色の前記表示セルに対
応した前記ディザ係数の値とは異なる。
イ装置は、互いに発光色が異なる複数の表示セルからな
る画素がマトリクス状に配列されたディスプレイ画面上
に映像信号に応じた画像を表示するディスプレイ装置で
あって、前記映像信号を前記表示セル各々に対応した画
素データに変換する手段と、前記画素内の前記表示セル
各々に対応させてディザ係数を発生するディザ係数発生
手段と、前記画素データに前記ディザ係数を加算してデ
ィザ加算画素データを得る加算手段と、前記ディザ加算
画素データに応じて前記表示セルを発光せしめる表示駆
動手段と、を有し、前記画素内における少なくとも１の
発光色の前記表示セルに対応した前記ディザ係数の値
が、前記画素内における他の発光色の前記表示セルに対
応した前記ディザ係数の値とは異なる。
【０００７】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図１は、本発明によるディスプレイ装
置の概略構成を示す図である。尚、図１に示すディスプ
レイ装置は、表示デバイスとしてプラズマディスプレイ
パネルを搭載したプラズマディスプレイ装置である。こ
のディスプレイ装置は、プラズマディスプレイパネルと
してのＰＤＰ１０と、駆動部(同期検出回路１、駆動制
御回路２、Ａ／Ｄ変換器４、データ変換回路３０、メモ
リ５、アドレスドライバ６、第１サスティンドライバ７
及び第２サスティンドライバ８)とから構成される。
しつつ説明する。図１は、本発明によるディスプレイ装
置の概略構成を示す図である。尚、図１に示すディスプ
レイ装置は、表示デバイスとしてプラズマディスプレイ
パネルを搭載したプラズマディスプレイ装置である。こ
のディスプレイ装置は、プラズマディスプレイパネルと
してのＰＤＰ１０と、駆動部(同期検出回路１、駆動制
御回路２、Ａ／Ｄ変換器４、データ変換回路３０、メモ
リ５、アドレスドライバ６、第１サスティンドライバ７
及び第２サスティンドライバ８)とから構成される。
【０００８】ＰＤＰ１０は、アドレス電極としての列電
極Ｄ1〜Ｄmと、これら列電極と直交して配列されている
行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤ
Ｐ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１
行分に対応した行電極を形成している。列電極Ｄ1〜Ｄm
は、赤色発光駆動を担う列電極Ｄ1、Ｄ4、Ｄ7、・・・・、
Ｄm-2と、緑色発光駆動を担う列電極Ｄ2、Ｄ5、Ｄ8、・・
・・、Ｄm-1と、青色発光駆動を担う列電極Ｄ3、Ｄ6、
Ｄ9、・・・・、Ｄmと、に区分される。赤色発光駆動を担う
列電極Ｄ1、Ｄ4、Ｄ7、・・・・、Ｄm-2各々と、行電極Ｘ及
びＹとの各交差部には、赤色で放電発光する赤色放電セ
ルが形成されている。又、緑色発光駆動を担う列電極Ｄ
2、Ｄ5、Ｄ8、・・・・、Ｄm-1と、行電極Ｘ及びＹとの各交
差部には、緑色で放電発光する緑色放電セルが形成され
ている。更に、青色発光駆動を担う列電極Ｄ3、Ｄ6、Ｄ
9、・・・・、Ｄmと、行電極Ｘ及びＹとの各交差部には、青
色で放電発光する青色放電セルが形成されている。この
際、表示ライン方向において互いに隣接している３つの
放電セル、つまり、赤色放電セル、緑色放電セル、及び
青色放電セルにて１画素を形成している。
極Ｄ1〜Ｄmと、これら列電極と直交して配列されている
行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤ
Ｐ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１
行分に対応した行電極を形成している。列電極Ｄ1〜Ｄm
は、赤色発光駆動を担う列電極Ｄ1、Ｄ4、Ｄ7、・・・・、
Ｄm-2と、緑色発光駆動を担う列電極Ｄ2、Ｄ5、Ｄ8、・・
・・、Ｄm-1と、青色発光駆動を担う列電極Ｄ3、Ｄ6、
Ｄ9、・・・・、Ｄmと、に区分される。赤色発光駆動を担う
列電極Ｄ1、Ｄ4、Ｄ7、・・・・、Ｄm-2各々と、行電極Ｘ及
びＹとの各交差部には、赤色で放電発光する赤色放電セ
ルが形成されている。又、緑色発光駆動を担う列電極Ｄ
2、Ｄ5、Ｄ8、・・・・、Ｄm-1と、行電極Ｘ及びＹとの各交
差部には、緑色で放電発光する緑色放電セルが形成され
ている。更に、青色発光駆動を担う列電極Ｄ3、Ｄ6、Ｄ
9、・・・・、Ｄmと、行電極Ｘ及びＹとの各交差部には、青
色で放電発光する青色放電セルが形成されている。この
際、表示ライン方向において互いに隣接している３つの
放電セル、つまり、赤色放電セル、緑色放電セル、及び
青色放電セルにて１画素を形成している。
【０００９】同期検出回路１は、アナログの映像信号中
から垂直同期信号を検出したときに垂直同期信号Ｖを発
生する。更に、同期検出回路１は、かかる映像信号中か
ら水平同期信号を検出した場合には水平同期信号Ｈを発
生する。同期検出回路１は、これら垂直同期信号Ｖ及び
水平同期信号Ｈの各々を、駆動制御回路２及びデータ変
換回路３０に供給する。Ａ／Ｄ変換器４は、駆動制御回
路２から供給されたクロック信号に応じて上記映像信号
をサンプリングし、これを各画素毎の例えば８ビットの
画素データＰＤに変換してデータ変換回路３０に供給す
る。
から垂直同期信号を検出したときに垂直同期信号Ｖを発
生する。更に、同期検出回路１は、かかる映像信号中か
ら水平同期信号を検出した場合には水平同期信号Ｈを発
生する。同期検出回路１は、これら垂直同期信号Ｖ及び
水平同期信号Ｈの各々を、駆動制御回路２及びデータ変
換回路３０に供給する。Ａ／Ｄ変換器４は、駆動制御回
路２から供給されたクロック信号に応じて上記映像信号
をサンプリングし、これを各画素毎の例えば８ビットの
画素データＰＤに変換してデータ変換回路３０に供給す
る。
【００１０】図２は、かかるデータ変換回路３０の内部
構成を示す図である。図２に示されるように、データ変
換回路３０は、ＡＢＬ(自動輝度制御)回路３１、第１デ
ータ変換回路３２、多階調化処理回路３３及び第２デー
タ変換回路３４で構成される。ＡＢＬ回路３１は、ＰＤ
Ｐ１０の画面上に表示される画像の平均輝度が適切な輝
度範囲内に収まるように、Ａ／Ｄ変換器４から順次供給
されてくる各画素毎の画素データＰＤに対して輝度レベ
ルの調整を行い、この際得られた輝度調整画素データＰ
ＤBLを第１データ変換回路３２に供給する。
構成を示す図である。図２に示されるように、データ変
換回路３０は、ＡＢＬ(自動輝度制御)回路３１、第１デ
ータ変換回路３２、多階調化処理回路３３及び第２デー
タ変換回路３４で構成される。ＡＢＬ回路３１は、ＰＤ
Ｐ１０の画面上に表示される画像の平均輝度が適切な輝
度範囲内に収まるように、Ａ／Ｄ変換器４から順次供給
されてくる各画素毎の画素データＰＤに対して輝度レベ
ルの調整を行い、この際得られた輝度調整画素データＰ
ＤBLを第１データ変換回路３２に供給する。
【００１１】図３は、かかるＡＢＬ回路３１の内部構成
を示す図である。図３において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１にて求められた平
均輝度に応じて画素データＰＤのレベルを調整して得ら
れた輝度調整画素データＰＤBLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＰＤBLを図４
に示されるが如き非線形特性からなる逆ガンマ特性(Y=X
2. 2）に変換したものを逆ガンマ変換画素データＰＤｒ
として平均輝度レベル検出回路３１１に供給する。すな
わち、輝度調整画素データＰＤBLに逆ガンマ補正処理を
施すことにより、ガンマ補正の解除された元の映像信号
に対応した画素データ（逆ガンマ変換画素データＰＤ
ｒ）を復元するのである。平均輝度検出回路３１１は、
かかる逆ガンマ変換画素データＰＤｒの平均輝度を求
め、その平均輝度を示す平均輝度情報を上記レベル調整
回路３１０に供給する。レベル調整回路３１０は、かか
る平均輝度情報に応じて画素データＰＤのレベルを調整
したものを上記輝度調整画素データＰＤBLとして上記デ
ータ変換回路３１２、及び次段の第１データ変換回路３
２に供給するのである。第１データ変換回路３２は、上
記輝度調整画素データＰＤBLを図５に示されるが如き変
換特性に基づいて"０"〜"３８４"までの９ビットの第１
変換画素データＰＤHに変換し、これを多階調化処理回
路３３に供給する。かかる第１データ変換回路３２によ
り、後述する多階調化処理回路３３での表示階調数、多
階調化による圧縮ビット数に合わせたデータ変換が為さ
れる。つまり、多階調化処理回路３３の多階調化処理に
よる輝度飽和、並びに表示階調がビット境界にない場合
に生じる表示特性の平坦部の発生（すなわち、階調歪み
の発生）を防止する。
を示す図である。図３において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１にて求められた平
均輝度に応じて画素データＰＤのレベルを調整して得ら
れた輝度調整画素データＰＤBLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＰＤBLを図４
に示されるが如き非線形特性からなる逆ガンマ特性(Y=X
2. 2）に変換したものを逆ガンマ変換画素データＰＤｒ
として平均輝度レベル検出回路３１１に供給する。すな
わち、輝度調整画素データＰＤBLに逆ガンマ補正処理を
施すことにより、ガンマ補正の解除された元の映像信号
に対応した画素データ（逆ガンマ変換画素データＰＤ
ｒ）を復元するのである。平均輝度検出回路３１１は、
かかる逆ガンマ変換画素データＰＤｒの平均輝度を求
め、その平均輝度を示す平均輝度情報を上記レベル調整
回路３１０に供給する。レベル調整回路３１０は、かか
る平均輝度情報に応じて画素データＰＤのレベルを調整
したものを上記輝度調整画素データＰＤBLとして上記デ
ータ変換回路３１２、及び次段の第１データ変換回路３
２に供給するのである。第１データ変換回路３２は、上
記輝度調整画素データＰＤBLを図５に示されるが如き変
換特性に基づいて"０"〜"３８４"までの９ビットの第１
変換画素データＰＤHに変換し、これを多階調化処理回
路３３に供給する。かかる第１データ変換回路３２によ
り、後述する多階調化処理回路３３での表示階調数、多
階調化による圧縮ビット数に合わせたデータ変換が為さ
れる。つまり、多階調化処理回路３３の多階調化処理に
よる輝度飽和、並びに表示階調がビット境界にない場合
に生じる表示特性の平坦部の発生（すなわち、階調歪み
の発生）を防止する。
【００１２】多階調化処理回路３３は、上記９ビットの
第１変換画素データＰＤHに対して誤差拡散処理及びデ
ィザ処理(後述する)を施すことにより、現階調数を維持
しつつもそのビット数を４ビットに削減した多階調化処
理画素データＰＤSを生成する。尚、これら誤差拡散処
理及びディザ処理については後述する。第２データ変換
回路３４は、上記４ビットの多階調化処理画素データＰ
ＤSを図６に示されるが如き変換テーブルに従って第１
〜第１２ビットからなる画素駆動データＧＤに変換す
る。尚、これら第１〜第１２ビットの各々は、後述する
サブフィールドＳＦ１〜ＳＦ１２各々に対応したもので
ある。
第１変換画素データＰＤHに対して誤差拡散処理及びデ
ィザ処理(後述する)を施すことにより、現階調数を維持
しつつもそのビット数を４ビットに削減した多階調化処
理画素データＰＤSを生成する。尚、これら誤差拡散処
理及びディザ処理については後述する。第２データ変換
回路３４は、上記４ビットの多階調化処理画素データＰ
ＤSを図６に示されるが如き変換テーブルに従って第１
〜第１２ビットからなる画素駆動データＧＤに変換す
る。尚、これら第１〜第１２ビットの各々は、後述する
サブフィールドＳＦ１〜ＳＦ１２各々に対応したもので
ある。
【００１３】このように、上記多階調化処理回路３３及
び第２データ変換回路３４によれば、８ビットで２５６
階調を表現し得る画素データＰＤは、図６に示されるが
如き全部で１３パターンからなる１２ビットの画素駆動
データＧＤに変換される。メモリ５は、駆動制御回路２
から供給されてくる書込信号に従って上記画素駆動デー
タＧＤを順次書き込んで記憶する。かかる書込動作によ
り、１画面（ｎ行、ｍ列）分の画素駆動データＧＤ11〜
ＧＤnmの書き込みが終了すると、メモリ５は、駆動制御
回路２から供給されてくる読出信号に応じて、画素駆動
データＧＤ〜ＧＤnm各々を同一ビット桁同士にて１行分
毎に順次読み出してアドレスドライバ６に供給する。す
なわち、メモリ５は、各々が１２ビットからなる１画面
分の駆画素駆動データＧＤ11〜ＧＤnmを、 ＤＢ１11-nm：画素駆動データＧＤ11-nmの第１ビット目 ＤＢ２11-nm：画素駆動データＧＤ11-nmの第２ビット目 ＤＢ３11-nm：画素駆動データＧＤ11-nmの第３ビット目 ＤＢ４11-nm：画素駆動データＧＤ11-nmの第４ビット目 ＤＢ５11-nm：画素駆動データＧＤ11-nmの第５ビット目 ＤＢ６11-nm：画素駆動データＧＤ11-nmの第６ビット目 ＤＢ７11-nm：画素駆動データＧＤ11-nmの第７ビット目 ＤＢ８11-nm：画素駆動データＧＤ11-nmの第８ビット目 ＤＢ９11-nm：画素駆動データＧＤ11-nmの第９ビット目 ＤＢ1011-nm：画素駆動データＧＤ11-nmの第10ビット目 ＤＢ1111-nm：画素駆動データＧＤ11-nmの第11ビット目 ＤＢ1211-nm：画素駆動データＧＤ11-nmの第12ビット目 の如く１２分割した画素駆動データビットＤＢ１11-nm
〜ＤＢ１２11-nmとして捉える。そして、これらＤＢ１
11-nm、ＤＢ２11-nm、・・・・、ＤＢ１２11-nm各々を、駆
動制御回路２から供給された読出信号に従って１行分毎
に順次読み出してアドレスドライバ６に供給するのであ
る。
び第２データ変換回路３４によれば、８ビットで２５６
階調を表現し得る画素データＰＤは、図６に示されるが
如き全部で１３パターンからなる１２ビットの画素駆動
データＧＤに変換される。メモリ５は、駆動制御回路２
から供給されてくる書込信号に従って上記画素駆動デー
タＧＤを順次書き込んで記憶する。かかる書込動作によ
り、１画面（ｎ行、ｍ列）分の画素駆動データＧＤ11〜
ＧＤnmの書き込みが終了すると、メモリ５は、駆動制御
回路２から供給されてくる読出信号に応じて、画素駆動
データＧＤ〜ＧＤnm各々を同一ビット桁同士にて１行分
毎に順次読み出してアドレスドライバ６に供給する。す
なわち、メモリ５は、各々が１２ビットからなる１画面
分の駆画素駆動データＧＤ11〜ＧＤnmを、 ＤＢ１11-nm：画素駆動データＧＤ11-nmの第１ビット目 ＤＢ２11-nm：画素駆動データＧＤ11-nmの第２ビット目 ＤＢ３11-nm：画素駆動データＧＤ11-nmの第３ビット目 ＤＢ４11-nm：画素駆動データＧＤ11-nmの第４ビット目 ＤＢ５11-nm：画素駆動データＧＤ11-nmの第５ビット目 ＤＢ６11-nm：画素駆動データＧＤ11-nmの第６ビット目 ＤＢ７11-nm：画素駆動データＧＤ11-nmの第７ビット目 ＤＢ８11-nm：画素駆動データＧＤ11-nmの第８ビット目 ＤＢ９11-nm：画素駆動データＧＤ11-nmの第９ビット目 ＤＢ1011-nm：画素駆動データＧＤ11-nmの第10ビット目 ＤＢ1111-nm：画素駆動データＧＤ11-nmの第11ビット目 ＤＢ1211-nm：画素駆動データＧＤ11-nmの第12ビット目 の如く１２分割した画素駆動データビットＤＢ１11-nm
〜ＤＢ１２11-nmとして捉える。そして、これらＤＢ１
11-nm、ＤＢ２11-nm、・・・・、ＤＢ１２11-nm各々を、駆
動制御回路２から供給された読出信号に従って１行分毎
に順次読み出してアドレスドライバ６に供給するのであ
る。
【００１４】駆動制御回路２は、上記水平同期信号Ｈ及
び垂直同期信号Ｖに同期して、上記Ａ／Ｄ変換器４に対
するクロック信号、及びメモリ５に対する書込・読出信
号を発生する。更に、駆動制御回路２は、図７に示され
るが如き発光駆動フォーマットに従って、ＰＤＰ１０を
駆動させるべき各種タイミング信号をアドレスドライバ
６、第１サスティンドライバ７及び第２サスティンドラ
イバ８各々に供給する。
び垂直同期信号Ｖに同期して、上記Ａ／Ｄ変換器４に対
するクロック信号、及びメモリ５に対する書込・読出信
号を発生する。更に、駆動制御回路２は、図７に示され
るが如き発光駆動フォーマットに従って、ＰＤＰ１０を
駆動させるべき各種タイミング信号をアドレスドライバ
６、第１サスティンドライバ７及び第２サスティンドラ
イバ８各々に供給する。
【００１５】尚、図７に示される発光駆動フォーマット
は、映像信号における１フィールドを１２個のサブフィ
ールドＳＦ１〜ＳＦ１２に分割し、各サブフィールド毎
にＰＤＰ１０に対する駆動を実施するものである。この
際、各サブフィールドは、入力映像信号に基づいてＰＤ
Ｐ１０の各放電セルを"点灯放電セル状態"及び"消灯放
電セル状態"のいずれか一方に設定するアドレス行程Ｗc
と、"点灯放電セル状態"にある放電セルのみを各サブフ
ィールドの重み付けに対応した期間(回数)だけ発光させ
る発光維持行程Ｉcとからなる。ただし、先頭のサブフ
ィールドＳＦ１においてのみで、ＰＤＰ１０の全放電セ
ルを"点灯放電セル状態"に初期化せしめる一斉リセット
行程Ｒcを実行し、最後尾のサブフィールドＳＦ１２の
みで消去行程Ｅを実行する。
は、映像信号における１フィールドを１２個のサブフィ
ールドＳＦ１〜ＳＦ１２に分割し、各サブフィールド毎
にＰＤＰ１０に対する駆動を実施するものである。この
際、各サブフィールドは、入力映像信号に基づいてＰＤ
Ｐ１０の各放電セルを"点灯放電セル状態"及び"消灯放
電セル状態"のいずれか一方に設定するアドレス行程Ｗc
と、"点灯放電セル状態"にある放電セルのみを各サブフ
ィールドの重み付けに対応した期間(回数)だけ発光させ
る発光維持行程Ｉcとからなる。ただし、先頭のサブフ
ィールドＳＦ１においてのみで、ＰＤＰ１０の全放電セ
ルを"点灯放電セル状態"に初期化せしめる一斉リセット
行程Ｒcを実行し、最後尾のサブフィールドＳＦ１２の
みで消去行程Ｅを実行する。
【００１６】図８は、図７に示される発光駆動フォーマ
ットに従って、アドレスドライバ６、第１サスティンド
ライバ７及び第２サスティンドライバ８各々が、ＰＤＰ
１０の行電極及び列電極に印加する各種駆動パルスの印
加タイミングを示す図である。先ず、サブフィールドＳ
Ｆ１の一斉リセット行程Ｒcでは、第１サスティンドラ
イバ７が図８に示されるが如き負極性のリセットパルス
ＲＰxを行電極Ｘ1〜Ｘ nに印加する。かかるリセットパ
ルスＲＰxの印加と同時に、第２サスティンドライバ８
が、図８に示されるが如き正極性のリセットパルスＲＰ
Yを行電極Ｙ1〜Ｙ 2に印加する。これらリセットパルス
ＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０の全放電セ
ルがリセット放電し、各放電セル内には一様に所定量の
壁電荷が形成される。これにより、全ての放電セルは"
点灯放電セル状態"に初期化される。
ットに従って、アドレスドライバ６、第１サスティンド
ライバ７及び第２サスティンドライバ８各々が、ＰＤＰ
１０の行電極及び列電極に印加する各種駆動パルスの印
加タイミングを示す図である。先ず、サブフィールドＳ
Ｆ１の一斉リセット行程Ｒcでは、第１サスティンドラ
イバ７が図８に示されるが如き負極性のリセットパルス
ＲＰxを行電極Ｘ1〜Ｘ nに印加する。かかるリセットパ
ルスＲＰxの印加と同時に、第２サスティンドライバ８
が、図８に示されるが如き正極性のリセットパルスＲＰ
Yを行電極Ｙ1〜Ｙ 2に印加する。これらリセットパルス
ＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０の全放電セ
ルがリセット放電し、各放電セル内には一様に所定量の
壁電荷が形成される。これにより、全ての放電セルは"
点灯放電セル状態"に初期化される。
【００１７】次に、各サブフィールドのアドレス行程Ｗ
cでは、アドレスドライバ６が、上記メモリ５から供給
された画素駆動データビットＤＢの論理レベルに対応し
た電圧を有する画素データパルスを発生する。例えば、
アドレスドライバ６は、画素駆動データビットＤＢの論
理レベルが"１"である場合には高電圧の画素データパル
スを生成し、"０"である場合には低電圧(０ボルト)の画
素データパルスを生成する。この際、アドレスドライバ
６は、１行分の画素データパルスからなる画素データパ
ルス群ＤＰを列電極Ｄ1〜Ｄmに印加して行く。例えば、
サブフィールドＳＦ１のアドレス行程Ｗｃでは、先ず、
上記画素駆動データビットＤＢ１11-nmの内から第１行
目に対応した分、つまりＤＢ１11-1mを抽出し、これら
ＤＢ１11- 1m各々の論理レベルに対応したｍ個分の画素
データパルスからなる画素データパルス群ＤＰ１1を列
電極Ｄ1-mに印加する。次に、かかる画素駆動データビ
ットＤＢ１11-nmの内の第２行目に対応した分であるＤ
Ｂ１21-2mを抽出し、これらＤＢ１21-2m各々の論理レベ
ルに対応したｍ個分の画素データパルスからなる画素デ
ータパルス群ＤＰ１2を列電極Ｄ1-mに印加する。以下、
同様にして、サブフィールドＳＦ１のアドレス行程Ｗc
では、１行分毎の画素データパルス群ＤＰ１3〜ＤＰ１n
を順次列電極Ｄ1〜Ｄmに印加して行く。
cでは、アドレスドライバ６が、上記メモリ５から供給
された画素駆動データビットＤＢの論理レベルに対応し
た電圧を有する画素データパルスを発生する。例えば、
アドレスドライバ６は、画素駆動データビットＤＢの論
理レベルが"１"である場合には高電圧の画素データパル
スを生成し、"０"である場合には低電圧(０ボルト)の画
素データパルスを生成する。この際、アドレスドライバ
６は、１行分の画素データパルスからなる画素データパ
ルス群ＤＰを列電極Ｄ1〜Ｄmに印加して行く。例えば、
サブフィールドＳＦ１のアドレス行程Ｗｃでは、先ず、
上記画素駆動データビットＤＢ１11-nmの内から第１行
目に対応した分、つまりＤＢ１11-1mを抽出し、これら
ＤＢ１11- 1m各々の論理レベルに対応したｍ個分の画素
データパルスからなる画素データパルス群ＤＰ１1を列
電極Ｄ1-mに印加する。次に、かかる画素駆動データビ
ットＤＢ１11-nmの内の第２行目に対応した分であるＤ
Ｂ１21-2mを抽出し、これらＤＢ１21-2m各々の論理レベ
ルに対応したｍ個分の画素データパルスからなる画素デ
ータパルス群ＤＰ１2を列電極Ｄ1-mに印加する。以下、
同様にして、サブフィールドＳＦ１のアドレス行程Ｗc
では、１行分毎の画素データパルス群ＤＰ１3〜ＤＰ１n
を順次列電極Ｄ1〜Ｄmに印加して行く。
【００１８】更に、アドレス行程Ｗcでは、第２サステ
ィンドライバ８が、上述した如き画素データパルス群Ｄ
Ｐの各印加タイミングと同一タイミングにて、図８に示
されるが如き負極性の走査パルスＳＰを発生し、これを
行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パ
ルスＳＰが印加された行電極と、高電圧の画素データパ
ルスが印加された列電極との交差部の放電セルにのみ放
電（選択消去放電）が生じ、その放電セル内に残存して
いた壁電荷が選択的に消去される。すなわち、画素駆動
データＧＤにおける第１ビット〜第１２ビット各々が、
サブフィールドＳＦ１〜ＳＦ１２各々でのアドレス行程
Ｗｃにおいて選択消去放電を生起させるか否かを決定し
ているのである。かかる選択消去放電により、上記一斉
リセット行程Ｒcにおいて"点灯放電セル状態"に初期化
された放電セルは、"消灯放電セル状態"に推移する。一
方、上記選択消去放電の生起されなかった放電セルは、
上記一斉リセット行程Ｒcにて初期化された状態、つま
り"点灯放電セル状態"を維持する。
ィンドライバ８が、上述した如き画素データパルス群Ｄ
Ｐの各印加タイミングと同一タイミングにて、図８に示
されるが如き負極性の走査パルスＳＰを発生し、これを
行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パ
ルスＳＰが印加された行電極と、高電圧の画素データパ
ルスが印加された列電極との交差部の放電セルにのみ放
電（選択消去放電）が生じ、その放電セル内に残存して
いた壁電荷が選択的に消去される。すなわち、画素駆動
データＧＤにおける第１ビット〜第１２ビット各々が、
サブフィールドＳＦ１〜ＳＦ１２各々でのアドレス行程
Ｗｃにおいて選択消去放電を生起させるか否かを決定し
ているのである。かかる選択消去放電により、上記一斉
リセット行程Ｒcにおいて"点灯放電セル状態"に初期化
された放電セルは、"消灯放電セル状態"に推移する。一
方、上記選択消去放電の生起されなかった放電セルは、
上記一斉リセット行程Ｒcにて初期化された状態、つま
り"点灯放電セル状態"を維持する。
【００１９】次に、各サブフィールドの発光維持行程Ｉ
cでは、第１サスティンドライバ７及び第２サスティン
ドライバ８各々が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対し
て図８に示されるように交互に正極性の維持パルスＩＰ
X及びＩＰYを印加する。ここで、発光維持行程Ｉcにお
いて印加する維持パルスＩＰの回数は、各サブフィール
ドＳＦ１〜ＳＦ１２毎に、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：７ ＳＦ５：１１ ＳＦ６：１４ ＳＦ７：２０ ＳＦ８：２５ ＳＦ９：３３ ＳＦ10：４０ ＳＦ11：４８ ＳＦ12：５０ である。
cでは、第１サスティンドライバ７及び第２サスティン
ドライバ８各々が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対し
て図８に示されるように交互に正極性の維持パルスＩＰ
X及びＩＰYを印加する。ここで、発光維持行程Ｉcにお
いて印加する維持パルスＩＰの回数は、各サブフィール
ドＳＦ１〜ＳＦ１２毎に、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：７ ＳＦ５：１１ ＳＦ６：１４ ＳＦ７：２０ ＳＦ８：２５ ＳＦ９：３３ ＳＦ10：４０ ＳＦ11：４８ ＳＦ12：５０ である。
【００２０】この際、壁電荷が残留したままとなってい
る放電セル、すなわち上記アドレス行程Ｗcにおいて"点
灯放電セル状態"に設定された放電セルのみが、上記維
持パルスＩＰX及びＩＰYが印加される度に維持放電す
る。よって、"点灯放電セル状態"に設定された放電セル
は、上述した如くサブフィールド毎に割り当てられた放
電回数分だけ、その維持放電に伴う発光状態を維持す
る。
る放電セル、すなわち上記アドレス行程Ｗcにおいて"点
灯放電セル状態"に設定された放電セルのみが、上記維
持パルスＩＰX及びＩＰYが印加される度に維持放電す
る。よって、"点灯放電セル状態"に設定された放電セル
は、上述した如くサブフィールド毎に割り当てられた放
電回数分だけ、その維持放電に伴う発光状態を維持す
る。
【００２１】そして、最後尾のサブフィールドＳＦ１２
のみで消去行程Ｅを実行する。かかる消去行程Ｅでは、
アドレスドライバ６が、図８に示されるが如き正極性の
消去パルスＡＰを発生してこれを列電極Ｄ1〜Ｄmに印加
する。更に、第２サスティンドライバ８は、かかる消去
パルスＡＰの印加タイミングと同時に図８に示されるが
如き負極性の消去パルスＥＰを発生してこれを行電極Ｙ
1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰ
の同時印加により、ＰＤＰ１０における全放電セル内に
おいて消去放電が生起され、全ての放電セル内に残存し
ている壁電荷が消滅する。かかる消去放電により、ＰＤ
Ｐ１０における全ての放電セルが"消灯放電セル状態"に
なるのである。
のみで消去行程Ｅを実行する。かかる消去行程Ｅでは、
アドレスドライバ６が、図８に示されるが如き正極性の
消去パルスＡＰを発生してこれを列電極Ｄ1〜Ｄmに印加
する。更に、第２サスティンドライバ８は、かかる消去
パルスＡＰの印加タイミングと同時に図８に示されるが
如き負極性の消去パルスＥＰを発生してこれを行電極Ｙ
1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰ
の同時印加により、ＰＤＰ１０における全放電セル内に
おいて消去放電が生起され、全ての放電セル内に残存し
ている壁電荷が消滅する。かかる消去放電により、ＰＤ
Ｐ１０における全ての放電セルが"消灯放電セル状態"に
なるのである。
【００２２】よって、図７及び図８に示す駆動によれ
ば、各サブフィールド内のアドレス行程Ｗcにおいて"点
灯放電セル状態"に設定された放電セルのみが、その直
後の発光維持行程Ｉcにおいて上述した如き回数だけ発
光を繰り返す。ここで、各放電セルが"点灯放電セル状
態"、又は"消灯放電セル状態"のいずれに設定されるの
かは、図６に示されるが如き画素駆動データＧＤによっ
て決まる。すなわち、画素駆動データＧＤの各ビットが
論理レベル"１"である場合には、そのビット桁に対応し
たサブフィールドのアドレス行程Ｗcにおいて選択消去
放電が生起され、放電セルは"消灯放電セル状態"に設定
される。一方、そのビットの論理レベルが"０"である場
合には、上記選択消去放電は生起されないので、現状を
維持する。つまり、このアドレス行程Ｗcの直前まで"消
灯放電セル状態"にあった放電セルは"消灯放電セル状
態"を維持し、"点灯放電セル状態"にあった放電セルは"
点灯放電セル状態"をそのまま維持するのである。この
際、図６に示す画素駆動データＧＤによれば、サブフィ
ールドＳＦ１〜ＳＦ１２の内で放電セルを"消灯放電セ
ル状態"から"点灯放電セル状態"に推移させることが出
来る機会は、先頭のサブフィールドＳＦ１の一斉リセッ
ト行程Ｒcのみである。従って、一斉リセット行程Ｒcの
終了後、サブフィールドＳＦ１〜ＳＦ１２のいずれか１
のアドレス行程Ｗcにおいて一旦"消灯放電セル状態"に
推移した放電セルが、この１フィールド内で再び"点灯
放電セル状態"に推移することはない。よって、図６に
示される画素駆動データＧＤによれば、各放電セルは１
フィールドの先頭から、図６中の黒丸に示されるサブフ
ィールドにおいて選択消去放電が生起されるまでの間だ
け"点灯放電セル状態"になる。そして、その間に存在す
る白丸にて示されるサブフィールド各々の発光維持行程
Ｉcにおいて上述した如き回数だけ発光を行うのであ
る。この際、１フィールド内の各サブフィールドＳＦ１
〜ＳＦ１２において実施された発光の総数によって中間
調の輝度が表現される。
ば、各サブフィールド内のアドレス行程Ｗcにおいて"点
灯放電セル状態"に設定された放電セルのみが、その直
後の発光維持行程Ｉcにおいて上述した如き回数だけ発
光を繰り返す。ここで、各放電セルが"点灯放電セル状
態"、又は"消灯放電セル状態"のいずれに設定されるの
かは、図６に示されるが如き画素駆動データＧＤによっ
て決まる。すなわち、画素駆動データＧＤの各ビットが
論理レベル"１"である場合には、そのビット桁に対応し
たサブフィールドのアドレス行程Ｗcにおいて選択消去
放電が生起され、放電セルは"消灯放電セル状態"に設定
される。一方、そのビットの論理レベルが"０"である場
合には、上記選択消去放電は生起されないので、現状を
維持する。つまり、このアドレス行程Ｗcの直前まで"消
灯放電セル状態"にあった放電セルは"消灯放電セル状
態"を維持し、"点灯放電セル状態"にあった放電セルは"
点灯放電セル状態"をそのまま維持するのである。この
際、図６に示す画素駆動データＧＤによれば、サブフィ
ールドＳＦ１〜ＳＦ１２の内で放電セルを"消灯放電セ
ル状態"から"点灯放電セル状態"に推移させることが出
来る機会は、先頭のサブフィールドＳＦ１の一斉リセッ
ト行程Ｒcのみである。従って、一斉リセット行程Ｒcの
終了後、サブフィールドＳＦ１〜ＳＦ１２のいずれか１
のアドレス行程Ｗcにおいて一旦"消灯放電セル状態"に
推移した放電セルが、この１フィールド内で再び"点灯
放電セル状態"に推移することはない。よって、図６に
示される画素駆動データＧＤによれば、各放電セルは１
フィールドの先頭から、図６中の黒丸に示されるサブフ
ィールドにおいて選択消去放電が生起されるまでの間だ
け"点灯放電セル状態"になる。そして、その間に存在す
る白丸にて示されるサブフィールド各々の発光維持行程
Ｉcにおいて上述した如き回数だけ発光を行うのであ
る。この際、１フィールド内の各サブフィールドＳＦ１
〜ＳＦ１２において実施された発光の総数によって中間
調の輝度が表現される。
【００２３】つまり、図６に示す如き１３種類のデータ
パターンを有する画素駆動データＧＤによれば、［0：
1：3：7：14：25：39：59：84：117：157：205：255]な
る１３階調分の中間輝度を表現できるのである。ところ
が、上記映像信号に基づいて得られた画素データＰＤは
８ビット、すなわち、２５６段階の中間調を表現し得る
ものである。そこで、上記１３段階分の中間輝度を表現
する駆動によっても、擬似的に略２５６段階分の中間調
表示を実現させるべく、上記多階調化処理回路３３によ
って多階調化処理が為されているのである。
パターンを有する画素駆動データＧＤによれば、［0：
1：3：7：14：25：39：59：84：117：157：205：255]な
る１３階調分の中間輝度を表現できるのである。ところ
が、上記映像信号に基づいて得られた画素データＰＤは
８ビット、すなわち、２５６段階の中間調を表現し得る
ものである。そこで、上記１３段階分の中間輝度を表現
する駆動によっても、擬似的に略２５６段階分の中間調
表示を実現させるべく、上記多階調化処理回路３３によ
って多階調化処理が為されているのである。
【００２４】図９は、かかる多階調化処理回路３３の内
部構成を示す図である。図９に示すように、多階調化処
理回路３３は、ＲＧＢデータ分離回路３３１、誤差拡散
処理回路３３２、ＲＧＢデータ多重化回路３３３、及び
ディザ処理回路３４０から構成される。ＲＧＢデータ分
離回路３３１は、上記第１データ変換回路３２から順次
供給されてくる第１変換画素データＰＤHの系列中か
ら、赤色発光を担うデータ、緑色発光を担うデータ、及
び青色発光を担うデータを夫々分離して取り出す。この
際、ＲＧＢデータ分離回路３３１は、赤色発光を担うデ
ータを赤色画素データＰＤ HRとして誤差拡散処理回路３
３２Ｒに供給する。更に、ＲＧＢデータ分離回路３３１
は、緑色発光を担うデータを緑色画素データＰＤHGとし
て誤差拡散処理回路３３２Ｇに供給すると共に、青色発
光を担うデータを青色画素データＰＤHBとして誤差拡散
処理回路３３２Ｂに供給する。
部構成を示す図である。図９に示すように、多階調化処
理回路３３は、ＲＧＢデータ分離回路３３１、誤差拡散
処理回路３３２、ＲＧＢデータ多重化回路３３３、及び
ディザ処理回路３４０から構成される。ＲＧＢデータ分
離回路３３１は、上記第１データ変換回路３２から順次
供給されてくる第１変換画素データＰＤHの系列中か
ら、赤色発光を担うデータ、緑色発光を担うデータ、及
び青色発光を担うデータを夫々分離して取り出す。この
際、ＲＧＢデータ分離回路３３１は、赤色発光を担うデ
ータを赤色画素データＰＤ HRとして誤差拡散処理回路３
３２Ｒに供給する。更に、ＲＧＢデータ分離回路３３１
は、緑色発光を担うデータを緑色画素データＰＤHGとし
て誤差拡散処理回路３３２Ｇに供給すると共に、青色発
光を担うデータを青色画素データＰＤHBとして誤差拡散
処理回路３３２Ｂに供給する。
【００２５】誤差拡散処理回路３３２Ｒは、先ず、ＲＧ
Ｂデータ分離回路３３１から供給されてくる赤色画素デ
ータＰＤHRの系列中から、図１０に示す如きＰＤＰ１０
の画素Ｇ(j,k)、Ｇ(j,k-1)、Ｇ(j-1,k-1)、Ｇ(j-1,k)、
及びＧ(j-1,k+1)各々の赤色放電セルＣRに対応した赤色
画素データを取り出す。次に、これら各画素に対応した
赤色画素データの下位２ビット分同士を重み付け加算し
た際に得られた１ビットの桁上げビットを最下位ビット
とし、これを画素Ｇ(j,k)の赤色放電セルＣRに対応した
赤色画素データの上位７ビット分に加えて８ビットデー
タを得る。誤差拡散処理回路３３２Ｒは、この８ビット
データを誤差拡散処理画素データＥＤ Rとしてディザ処
理回路３４０に供給する。誤差拡散処理回路３３２Ｇ
は、先ず、ＲＧＢデータ分離回路３３１から供給されて
くる緑色画素データＰＤHGの系列中から、図１０に示す
如きＰＤＰ１０の画素Ｇ(j,k)、Ｇ(j,k-1)、Ｇ(j-1,k-
1)、Ｇ(j-1,k)、及びＧ(j-1,k+1)各々の緑色放電セルＣ
Gに対応した緑色画素データを取り出す。次に、これら
各画素に対応した緑色画素データの下位２ビット分同士
を重み付け加算した際に得られた１ビットの桁上げビッ
トを最下位ビットとし、これを画素Ｇ(j,k)の緑色放電
セルＣGに対応した緑色画素データの上位７ビット分に
加えて８ビットデータを得る。誤差拡散処理回路３３２
Ｇは、この８ビットデータを誤差拡散処理画素データＥ
ＤGとしてディザ処理回路３４０に供給する。誤差拡散
処理回路３３２Ｂは、先ず、ＲＧＢデータ分離回路３３
１から供給されてくる青色画素データＰＤHBの系列中か
ら、図１０に示す如きＰＤＰ１０の画素Ｇ(j,k)、Ｇ(j,
k-1)、Ｇ(j-1,k-1)、Ｇ(j-1,k)、及びＧ(j-1,k+1)各々
の青色放電セルＣBに対応した青色画素データを取り出
す。次に、これら各画素に対応した青色画素データの下
位２ビット分同士を重み付け加算した際に得られた１ビ
ットの桁上げビットを最下位ビットとし、これを画素Ｇ
(j,k)の青色放電セルＣBに対応した青色画素データの上
位７ビット分に加えて８ビットデータを得る。誤差拡散
処理回路３３２Ｂは、この８ビットデータを誤差拡散処
理画素データＥＤBとしてディザ処理回路３４０に供給
する。
Ｂデータ分離回路３３１から供給されてくる赤色画素デ
ータＰＤHRの系列中から、図１０に示す如きＰＤＰ１０
の画素Ｇ(j,k)、Ｇ(j,k-1)、Ｇ(j-1,k-1)、Ｇ(j-1,k)、
及びＧ(j-1,k+1)各々の赤色放電セルＣRに対応した赤色
画素データを取り出す。次に、これら各画素に対応した
赤色画素データの下位２ビット分同士を重み付け加算し
た際に得られた１ビットの桁上げビットを最下位ビット
とし、これを画素Ｇ(j,k)の赤色放電セルＣRに対応した
赤色画素データの上位７ビット分に加えて８ビットデー
タを得る。誤差拡散処理回路３３２Ｒは、この８ビット
データを誤差拡散処理画素データＥＤ Rとしてディザ処
理回路３４０に供給する。誤差拡散処理回路３３２Ｇ
は、先ず、ＲＧＢデータ分離回路３３１から供給されて
くる緑色画素データＰＤHGの系列中から、図１０に示す
如きＰＤＰ１０の画素Ｇ(j,k)、Ｇ(j,k-1)、Ｇ(j-1,k-
1)、Ｇ(j-1,k)、及びＧ(j-1,k+1)各々の緑色放電セルＣ
Gに対応した緑色画素データを取り出す。次に、これら
各画素に対応した緑色画素データの下位２ビット分同士
を重み付け加算した際に得られた１ビットの桁上げビッ
トを最下位ビットとし、これを画素Ｇ(j,k)の緑色放電
セルＣGに対応した緑色画素データの上位７ビット分に
加えて８ビットデータを得る。誤差拡散処理回路３３２
Ｇは、この８ビットデータを誤差拡散処理画素データＥ
ＤGとしてディザ処理回路３４０に供給する。誤差拡散
処理回路３３２Ｂは、先ず、ＲＧＢデータ分離回路３３
１から供給されてくる青色画素データＰＤHBの系列中か
ら、図１０に示す如きＰＤＰ１０の画素Ｇ(j,k)、Ｇ(j,
k-1)、Ｇ(j-1,k-1)、Ｇ(j-1,k)、及びＧ(j-1,k+1)各々
の青色放電セルＣBに対応した青色画素データを取り出
す。次に、これら各画素に対応した青色画素データの下
位２ビット分同士を重み付け加算した際に得られた１ビ
ットの桁上げビットを最下位ビットとし、これを画素Ｇ
(j,k)の青色放電セルＣBに対応した青色画素データの上
位７ビット分に加えて８ビットデータを得る。誤差拡散
処理回路３３２Ｂは、この８ビットデータを誤差拡散処
理画素データＥＤBとしてディザ処理回路３４０に供給
する。
【００２６】すなわち、誤差拡散処理回路３３２は、画
素Ｇ(j,k)の周辺の画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-
1,k)、及びＧ(j-1,k-1)各々での下位データを重み付け
加算したものを、画素Ｇ(j,k)に対応した画素データに
反映させるのである。かかる動作により、画素Ｇ(j,k)
における下位２ビットに対応した輝度成分が上記周辺画
素によって擬似的に表現されるのである。
素Ｇ(j,k)の周辺の画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-
1,k)、及びＧ(j-1,k-1)各々での下位データを重み付け
加算したものを、画素Ｇ(j,k)に対応した画素データに
反映させるのである。かかる動作により、画素Ｇ(j,k)
における下位２ビットに対応した輝度成分が上記周辺画
素によって擬似的に表現されるのである。
【００２７】ディザ処理回路３４０は、ディザマトリク
ス回路(３４１Ｒ、３４１Ｇ及び３４１Ｂ)、加算器(３
４２Ｒ、３４２Ｇ及び３４２Ｂ)、上位ビット抽出回路
(３４３Ｒ、３４１Ｇ及び３４１Ｂ)から構成される。デ
ィザマトリクス回路３４１Ｒ及び３４１Ｂは、図１１
(ａ)に示す如く、ＰＤＰ１０の４行×４列画素群毎にそ
の画素群内の各画素位置に対応させて"０"〜"１５"を表
現し得る４ビットのディザ係数を発生する。すなわち、
図１１(ａ)に示す如く、ディザマトリクス回路３４１Ｒ
及び３４１Ｂは、最初の第１フィールドにおいては、Ｐ
ＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第
(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する
画素各々に対応させて、夫々 "１５"、"７"、"１３"、"５" なるディザ係数を発生する。
ス回路(３４１Ｒ、３４１Ｇ及び３４１Ｂ)、加算器(３
４２Ｒ、３４２Ｇ及び３４２Ｂ)、上位ビット抽出回路
(３４３Ｒ、３４１Ｇ及び３４１Ｂ)から構成される。デ
ィザマトリクス回路３４１Ｒ及び３４１Ｂは、図１１
(ａ)に示す如く、ＰＤＰ１０の４行×４列画素群毎にそ
の画素群内の各画素位置に対応させて"０"〜"１５"を表
現し得る４ビットのディザ係数を発生する。すなわち、
図１１(ａ)に示す如く、ディザマトリクス回路３４１Ｒ
及び３４１Ｂは、最初の第１フィールドにおいては、Ｐ
ＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第
(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する
画素各々に対応させて、夫々 "１５"、"７"、"１３"、"５" なるディザ係数を発生する。
【００２８】又、この第１フィールドにおいて、ディザ
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に
対応させて、夫々 "１"、"９"、"３"、"１１" なるディザ係数を発生する。
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に
対応させて、夫々 "１"、"９"、"３"、"１１" なるディザ係数を発生する。
【００２９】又、この第１フィールドにおいて、ディザ
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "１３"、"５"、"１５"、"７" なるディザ係数を発生する。
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "１３"、"５"、"１５"、"７" なるディザ係数を発生する。
【００３０】更に、この第１フィールドにおいて、ディ
ザマトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０
の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、
第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対
応させて、夫々 "３"、"１１"、"１"、"９" なるディザ係数を発生する。
ザマトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０
の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、
第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対
応させて、夫々 "３"、"１１"、"１"、"９" なるディザ係数を発生する。
【００３１】尚、上記Ｋは、１〜ｎ/4までの自然数であ
り、上記Ｌは、１〜m/4までの自然数である。次の第２
フィールドにおいては、ディザマトリクス回路３４１Ｒ
及び３４１Ｂは、ＰＤＰ１０の第(４Ｋ−３)行における
第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及
び第４Ｌ列に属する画素の各々に対応させて、夫々 "１０"、"２"、"８"、"０" なるディザ係数を発生する。
り、上記Ｌは、１〜m/4までの自然数である。次の第２
フィールドにおいては、ディザマトリクス回路３４１Ｒ
及び３４１Ｂは、ＰＤＰ１０の第(４Ｋ−３)行における
第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及
び第４Ｌ列に属する画素の各々に対応させて、夫々 "１０"、"２"、"８"、"０" なるディザ係数を発生する。
【００３２】又、この第２フィールドにおいて、ディザ
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "２"、"１２"、"６"、"１４" なるディザ係数を発生する。
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "２"、"１２"、"６"、"１４" なるディザ係数を発生する。
【００３３】又、この第２フィールドにおいて、ディザ
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "８"、"０"、"１０"、"２" なるディザ係数を発生する。
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "８"、"０"、"１０"、"２" なるディザ係数を発生する。
【００３４】更に、この第２フィールドにおいて、ディ
ザマトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０
の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、
第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対
応させて、夫々 "６"、"１４"、"４"、"１２" なるディザ係数を発生する。
ザマトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０
の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、
第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対
応させて、夫々 "６"、"１４"、"４"、"１２" なるディザ係数を発生する。
【００３５】次の第３フィールドにおいては、ディザマ
トリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の第
(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "１３"、"５"、"１５"、"７" なるディザ係数を発生する。
トリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の第
(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "１３"、"５"、"１５"、"７" なるディザ係数を発生する。
【００３６】又、この第３フィールドにおいて、ディザ
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "３"、"１１"、"１"、"９" なるディザ係数を発生する。
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "３"、"１１"、"１"、"９" なるディザ係数を発生する。
【００３７】又、この第３フィールドにおいて、ディザ
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "１５"、"７"、"１３"、"５" なるディザ係数を発生する。
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "１５"、"７"、"１３"、"５" なるディザ係数を発生する。
【００３８】更に、かかる第３フィールドにおいて、デ
ィザマトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１
０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "１"、"９"、"３"、"１１" なるディザ係数を発生する。
ィザマトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１
０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "１"、"９"、"３"、"１１" なるディザ係数を発生する。
【００３９】次の第４フィールドにおいては、ディザマ
トリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の第
(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "８"、"０"、"１０"、"２" なるディザ係数を発生する。
トリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の第
(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "８"、"０"、"１０"、"２" なるディザ係数を発生する。
【００４０】又、この第４フィールドにおいて、ディザ
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "６"、"１４"、"４"、"１２" なるディザ係数を発生する。
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "６"、"１４"、"４"、"１２" なるディザ係数を発生する。
【００４１】又、この第４フィールドにおいて、ディザ
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "１０"、"２"、"８"、"０" なるディザ係数を発生する。
マトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１０の
第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "１０"、"２"、"８"、"０" なるディザ係数を発生する。
【００４２】更に、かかる第４フィールドにおいて、デ
ィザマトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１
０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "４"、"１２"、"６"、"１４" なるディザ係数を発生する。
ィザマトリクス回路３４１Ｒ及び３４１Ｂは、ＰＤＰ１
０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々
に対応させて、夫々 "４"、"１２"、"６"、"１４" なるディザ係数を発生する。
【００４３】ディザマトリクス回路３４１Ｒ及び３４１
Ｂは、上述した如き第１フィールド〜第４フィールドで
の一連のディザ係数発生動作を図１１(ａ)に示されるよ
うに繰り返し実行する。ディザマトリクス回路３４１Ｒ
は、上述した如く発生したディザ係数の各々を、４行×
４列画素群における各画素内の赤色放電セルに対応して
供給される誤差拡散処理画素データＥＤRに合わせたタ
イミングで加算器３４２Ｒに供給する。加算器３４２Ｒ
は、上記誤差拡散処理画素データＥＤRと、ディザマト
リクス回路３４１Ｒが発生した図１１(ａ)に示す如きデ
ィザ係数とを加算して得たディザ加算赤色画素データＤ
ＤRを上位ビット抽出回路３４３Ｒに供給する。上位ビ
ット抽出回路３４３Ｒは、上記ディザ加算赤色画素デー
タＤＤR中から上位４ビット分を抽出し、これを多階調
化赤色画素データＰＤSRとしてＲＧＢデータ多重化回路
３３３に供給する。
Ｂは、上述した如き第１フィールド〜第４フィールドで
の一連のディザ係数発生動作を図１１(ａ)に示されるよ
うに繰り返し実行する。ディザマトリクス回路３４１Ｒ
は、上述した如く発生したディザ係数の各々を、４行×
４列画素群における各画素内の赤色放電セルに対応して
供給される誤差拡散処理画素データＥＤRに合わせたタ
イミングで加算器３４２Ｒに供給する。加算器３４２Ｒ
は、上記誤差拡散処理画素データＥＤRと、ディザマト
リクス回路３４１Ｒが発生した図１１(ａ)に示す如きデ
ィザ係数とを加算して得たディザ加算赤色画素データＤ
ＤRを上位ビット抽出回路３４３Ｒに供給する。上位ビ
ット抽出回路３４３Ｒは、上記ディザ加算赤色画素デー
タＤＤR中から上位４ビット分を抽出し、これを多階調
化赤色画素データＰＤSRとしてＲＧＢデータ多重化回路
３３３に供給する。
【００４４】又、ディザマトリクス回路３４１Ｂは、上
述した如く発生したディザ係数の各々を、４行×４列画
素群における各画素内の赤色放電セルに対応して供給さ
れる誤差拡散処理画素データＥＤBに合わせたタイミン
グで加算器３４２Ｂに供給する。加算器３４２Ｂは、上
記誤差拡散処理画素データＥＤBと、ディザマトリクス
回路３４１Ｂが発生した図１１(ａ)に示す如きディザ係
数とを加算して得たディザ加算青色画素データＤＤBを
上位ビット抽出回路３４３Ｂに供給する。上位ビット抽
出回路３４３Ｂは、上記ディザ加算青色画素データＤＤ
B中から上位４ビット分を抽出し、これを多階調化青色
画素データＰＤSBとしてＲＧＢデータ多重化回路３３３
に供給する。
述した如く発生したディザ係数の各々を、４行×４列画
素群における各画素内の赤色放電セルに対応して供給さ
れる誤差拡散処理画素データＥＤBに合わせたタイミン
グで加算器３４２Ｂに供給する。加算器３４２Ｂは、上
記誤差拡散処理画素データＥＤBと、ディザマトリクス
回路３４１Ｂが発生した図１１(ａ)に示す如きディザ係
数とを加算して得たディザ加算青色画素データＤＤBを
上位ビット抽出回路３４３Ｂに供給する。上位ビット抽
出回路３４３Ｂは、上記ディザ加算青色画素データＤＤ
B中から上位４ビット分を抽出し、これを多階調化青色
画素データＰＤSBとしてＲＧＢデータ多重化回路３３３
に供給する。
【００４５】一方、ディザマトリクス回路３４１Ｇは、
上記ディザマトリクス回路３４１Ｒ及び３４１Ｂとは異
なる図１１(ｂ)に示す如きディザ係数を発生する。すな
わち、図１１(ｂ)に示す如く、ディザマトリクス回路３
４１Ｇは、最初の第１フィールドにおいては、ＰＤＰ１
０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ
−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素
各々に対応させて、夫々 "２"、"８"、"０"、"１０" なるディザ係数を発生する。
上記ディザマトリクス回路３４１Ｒ及び３４１Ｂとは異
なる図１１(ｂ)に示す如きディザ係数を発生する。すな
わち、図１１(ｂ)に示す如く、ディザマトリクス回路３
４１Ｇは、最初の第１フィールドにおいては、ＰＤＰ１
０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ
−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素
各々に対応させて、夫々 "２"、"８"、"０"、"１０" なるディザ係数を発生する。
【００４６】又、この第１フィールドにおいて、ディザ
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−２)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素各々に対応させ
て、夫々 "１２"、"６"、"１４"、"４" なるディザ係数を発生する。
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−２)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素各々に対応させ
て、夫々 "１２"、"６"、"１４"、"４" なるディザ係数を発生する。
【００４７】又、この第１フィールドにおいて、ディザ
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−１)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "０"、"１０"、"２"、"８" なるディザ係数を発生する。
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−１)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "０"、"１０"、"２"、"８" なるディザ係数を発生する。
【００４８】更に、この第１フィールドにおいて、ディ
ザマトリクス回路３４１Ｇは、ＰＤＰ１０の第４Ｋ行に
おける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素の各々に対応させて、夫
々 "１４"、"４"、"１２"、"６" なるディザ係数を発生する。
ザマトリクス回路３４１Ｇは、ＰＤＰ１０の第４Ｋ行に
おける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素の各々に対応させて、夫
々 "１４"、"４"、"１２"、"６" なるディザ係数を発生する。
【００４９】次の第２フィールドにおいては、ディザマ
トリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−３)行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "５"、"１５"、"７"、"１３" なるディザ係数を発生する。
トリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−３)行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "５"、"１５"、"７"、"１３" なるディザ係数を発生する。
【００５０】又、この第２フィールドにおいて、ディザ
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−２)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "１１"、"１"、"９"、"３" なるディザ係数を発生する。
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−２)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "１１"、"１"、"９"、"３" なるディザ係数を発生する。
【００５１】又、この第２フィールドにおいて、ディザ
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−１)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "７"、"１３"、"５"、"１５" なるディザ係数を発生する。
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−１)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "７"、"１３"、"５"、"１５" なるディザ係数を発生する。
【００５２】更に、この第２フィールドにおいて、ディ
ザマトリクス回路３４１Ｇは、ＰＤＰ１０の第４Ｋ行に
おける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素の各々に対応させて、夫
々 "９"、"３"、"１１"、"１" なるディザ係数を発生する。
ザマトリクス回路３４１Ｇは、ＰＤＰ１０の第４Ｋ行に
おける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素の各々に対応させて、夫
々 "９"、"３"、"１１"、"１" なるディザ係数を発生する。
【００５３】次の第３フィールドにおいては、ディザマ
トリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−３)行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "０"、"１０"、"２"、"８" なるディザ係数を発生する。
トリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−３)行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "０"、"１０"、"２"、"８" なるディザ係数を発生する。
【００５４】又、この第３フィールドにおいて、ディザ
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−２)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "１４"、"４"、"１２"、"６" なるディザ係数を発生する。
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−２)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "１４"、"４"、"１２"、"６" なるディザ係数を発生する。
【００５５】又、この第３フィールドにおいて、ディザ
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−１)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "２"、"８"、"０"、"０" なるディザ係数を発生する。
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−１)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "２"、"８"、"０"、"０" なるディザ係数を発生する。
【００５６】更に、かかる第３フィールドにおいて、デ
ィザマトリクス回路３４１Ｇは、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "１２"、"６"、"１４"、"４" なるディザ係数を発生する。
ィザマトリクス回路３４１Ｇは、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "１２"、"６"、"１４"、"４" なるディザ係数を発生する。
【００５７】次の第４フィールドにおいては、ディザマ
トリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−３)行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "７"、"１３"、"５"、"１５ なるディザ係数を発生する。
トリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−３)行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "７"、"１３"、"５"、"１５ なるディザ係数を発生する。
【００５８】又、この第４フィールドにおいて、ディザ
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−２)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "９"、"３"、"１１"、"１" なるディザ係数を発生する。
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−２)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "９"、"３"、"１１"、"１" なるディザ係数を発生する。
【００５９】又、この第４フィールドにおいて、ディザ
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−１)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "５"、"１５"、"７"、"１３" なるディザ係数を発生する。
マトリクス回路３４１Ｇは、ＰＤＰ１０の第(４Ｋ−１)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "５"、"１５"、"７"、"１３" なるディザ係数を発生する。
【００６０】更に、かかる第４フィールドにおいて、デ
ィザマトリクス回路３４１Ｇは、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "１１"、"１"、"９"、"３" なるディザ係数を発生する。
ィザマトリクス回路３４１Ｇは、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "１１"、"１"、"９"、"３" なるディザ係数を発生する。
【００６１】ディザマトリクス回路３４１Ｇは、上述し
た如き第１フィールド〜第４フィールドでの一連のディ
ザ係数発生動作を図１１(ｂ)に示されるように繰り返し
実行する。そして、ディザマトリクス回路３４１Ｇは、
上述した如く発生したディザ係数の各々を、４行×４列
画素群における各画素内の緑色放電セルに対応して供給
される誤差拡散処理画素データＥＤGに合わせたタイミ
ングで加算器３４２Ｇに供給する。加算器３４２Ｇは、
上記誤差拡散処理画素データＥＤGと、ディザマトリク
ス回路３４１Ｇが発生した図１１(ｂ)に示す如きディザ
係数とを加算して得たディザ加算緑色画素データＤＤG
を上位ビット抽出回路３４３Ｇに供給する。上位ビット
抽出回路３４３Ｇは、このディザ加算緑色画素データＤ
ＤG中から上位４ビット分を抽出し、これを多階調化緑
色画素データＰＤSGとしてＲＧＢデータ多重化回路３３
３に供給する。
た如き第１フィールド〜第４フィールドでの一連のディ
ザ係数発生動作を図１１(ｂ)に示されるように繰り返し
実行する。そして、ディザマトリクス回路３４１Ｇは、
上述した如く発生したディザ係数の各々を、４行×４列
画素群における各画素内の緑色放電セルに対応して供給
される誤差拡散処理画素データＥＤGに合わせたタイミ
ングで加算器３４２Ｇに供給する。加算器３４２Ｇは、
上記誤差拡散処理画素データＥＤGと、ディザマトリク
ス回路３４１Ｇが発生した図１１(ｂ)に示す如きディザ
係数とを加算して得たディザ加算緑色画素データＤＤG
を上位ビット抽出回路３４３Ｇに供給する。上位ビット
抽出回路３４３Ｇは、このディザ加算緑色画素データＤ
ＤG中から上位４ビット分を抽出し、これを多階調化緑
色画素データＰＤSGとしてＲＧＢデータ多重化回路３３
３に供給する。
【００６２】ＲＧＢデータ多重化回路３３３は、上記多
階調化赤色画素データＰＤSR、多階調化緑色画素データ
ＰＤSG、多階調化青色画素データＰＤSB各々を、かかる
順番で時分割多重化して得たデータ系列を上記多階調化
処理画素データＰＤSとして、図２に示す如き第２デー
タ変換回路３４に供給する。このように、ディザ処理回
路３４０は、赤色発光を担う誤差拡散処理画素データＥ
ＤR及び青色発光を担う誤差拡散処理画素データＥＤBに
対するディザ処理では、図１１(ａ)に示す如き"０"〜"
１５"を示す４ビットのディザ係数を誤差拡散処理画素
データＥＤR及びＥＤB各々の下位４ビットに加算する。
この際、４ビットのディザ係数を上記誤差拡散処理画素
データＥＤR(又はＥＤB)の下位４ビットに加算した際に
生じる桁上げは図１２に示されるが如き形態となる。
尚、図１２においては、４行×４列画素群内の各画素に
対応した１６個の誤差拡散処理画素データＥＤ各々の下
位４ビットが１６個共に全て"０"の場合、"１"の場
合、"２"の場合、"３"の場合、"４"の場合、"５"の場
合、"６"の場合、及び"７"の場合の８通りのみを抜粋し
て示している。そして、この桁上げの影響が、上記ディ
ザ加算赤色画素データＤＤR及びディザ加算青色画素デ
ータＤＤB各々の上位４ビットに反映されるのである。
従って、４行×４列画素群を１つの表示単位として捉え
た場合、４ビットの多階調化赤色画素データＰＤSR及び
多階調化青色画素データＰＤSBに基づいて、７ビット相
当の中間輝度を表すことが可能となる。この際、４行×
４列画素群内において加算されるディザ係数のパターン
は第１フィールド〜第４フィールド各々で異なるので、
その桁上げパターンも図１２に示す如く第１フィールド
〜第４フィールドに亘って推移してゆく。よって、かか
る第１フィールド〜第４フィールド間での桁上げパター
ンの推移が繰り返し実行されることにより、ＰＤＰ１０
の画面上には図１２に示す如きディザパターンが視覚的
に表れることになる。
階調化赤色画素データＰＤSR、多階調化緑色画素データ
ＰＤSG、多階調化青色画素データＰＤSB各々を、かかる
順番で時分割多重化して得たデータ系列を上記多階調化
処理画素データＰＤSとして、図２に示す如き第２デー
タ変換回路３４に供給する。このように、ディザ処理回
路３４０は、赤色発光を担う誤差拡散処理画素データＥ
ＤR及び青色発光を担う誤差拡散処理画素データＥＤBに
対するディザ処理では、図１１(ａ)に示す如き"０"〜"
１５"を示す４ビットのディザ係数を誤差拡散処理画素
データＥＤR及びＥＤB各々の下位４ビットに加算する。
この際、４ビットのディザ係数を上記誤差拡散処理画素
データＥＤR(又はＥＤB)の下位４ビットに加算した際に
生じる桁上げは図１２に示されるが如き形態となる。
尚、図１２においては、４行×４列画素群内の各画素に
対応した１６個の誤差拡散処理画素データＥＤ各々の下
位４ビットが１６個共に全て"０"の場合、"１"の場
合、"２"の場合、"３"の場合、"４"の場合、"５"の場
合、"６"の場合、及び"７"の場合の８通りのみを抜粋し
て示している。そして、この桁上げの影響が、上記ディ
ザ加算赤色画素データＤＤR及びディザ加算青色画素デ
ータＤＤB各々の上位４ビットに反映されるのである。
従って、４行×４列画素群を１つの表示単位として捉え
た場合、４ビットの多階調化赤色画素データＰＤSR及び
多階調化青色画素データＰＤSBに基づいて、７ビット相
当の中間輝度を表すことが可能となる。この際、４行×
４列画素群内において加算されるディザ係数のパターン
は第１フィールド〜第４フィールド各々で異なるので、
その桁上げパターンも図１２に示す如く第１フィールド
〜第４フィールドに亘って推移してゆく。よって、かか
る第１フィールド〜第４フィールド間での桁上げパター
ンの推移が繰り返し実行されることにより、ＰＤＰ１０
の画面上には図１２に示す如きディザパターンが視覚的
に表れることになる。
【００６３】一方、緑色発光を担う誤差拡散処理画素デ
ータＥＤGに対するディザ処理では、図１１(ｂ)に示す
如く、図１１(ａ)とは異なるマトリクスパターンを有す
る"０"〜"１５"なる４ビットのディザ係数を発生して、
誤差拡散処理画素データＥＤGの下位４ビットに加算す
る。この際、４ビットのディザ係数を上記誤差拡散処理
画素データＥＤGの下位４ビットに加算した際に生じる
桁上げは図１３に示されるが如き形態となり、この桁上
げの影響が、上記ディザ加算赤色画素データＤＤGの上
位４ビットに反映される。従って、４行×４列画素群を
１つの表示単位として捉えた場合、４ビットの多階調化
赤色画素データＰＤGに基づいて、７ビット相当の中間
輝度を表すことが可能となる。この際、４行×４列画素
群内において加算されるディザ係数のパターンは第１フ
ィールド〜第４フィールド各々で異なるので、その桁上
げパターンも図１３に示す如く第１フィールド〜第４フ
ィールドに亘って推移してゆく。よって、かかる第１フ
ィールド〜第４フィールド間での桁上げパターンの推移
が繰り返し実行されることにより、ＰＤＰ１０の画面上
には図１３に示す如きディザパターンが視覚的に表れる
ことになる。この際、視覚的に画面上に表れるディザパ
ターンは、図１２に示されるものとは異なる。すなわ
ち、図１０に示す如く各画素内に形成されている緑色放
電セルＣGの発光によって視覚されるディザパターン(図
１３)と、赤色放電セルＣR及び青色放電セルＣBの発光
によって視覚されるディザパターン(図１２)とが異なる
のである。よって、図１２及び図１３に示す如き互いに
異なるディザパターンが１画面内において混在すること
になるので、特定のディザパターンが視覚されることは
無い。
ータＥＤGに対するディザ処理では、図１１(ｂ)に示す
如く、図１１(ａ)とは異なるマトリクスパターンを有す
る"０"〜"１５"なる４ビットのディザ係数を発生して、
誤差拡散処理画素データＥＤGの下位４ビットに加算す
る。この際、４ビットのディザ係数を上記誤差拡散処理
画素データＥＤGの下位４ビットに加算した際に生じる
桁上げは図１３に示されるが如き形態となり、この桁上
げの影響が、上記ディザ加算赤色画素データＤＤGの上
位４ビットに反映される。従って、４行×４列画素群を
１つの表示単位として捉えた場合、４ビットの多階調化
赤色画素データＰＤGに基づいて、７ビット相当の中間
輝度を表すことが可能となる。この際、４行×４列画素
群内において加算されるディザ係数のパターンは第１フ
ィールド〜第４フィールド各々で異なるので、その桁上
げパターンも図１３に示す如く第１フィールド〜第４フ
ィールドに亘って推移してゆく。よって、かかる第１フ
ィールド〜第４フィールド間での桁上げパターンの推移
が繰り返し実行されることにより、ＰＤＰ１０の画面上
には図１３に示す如きディザパターンが視覚的に表れる
ことになる。この際、視覚的に画面上に表れるディザパ
ターンは、図１２に示されるものとは異なる。すなわ
ち、図１０に示す如く各画素内に形成されている緑色放
電セルＣGの発光によって視覚されるディザパターン(図
１３)と、赤色放電セルＣR及び青色放電セルＣBの発光
によって視覚されるディザパターン(図１２)とが異なる
のである。よって、図１２及び図１３に示す如き互いに
異なるディザパターンが１画面内において混在すること
になるので、特定のディザパターンが視覚されることは
無い。
【００６４】
【発明の効果】以上詳述した如く、本発明によるディス
プレイ装置においては、少なくとも１の表示色を担う表
示セルを駆動すべき画素データに加算するディザ係数
を、他の表示色を担う表示セルを駆動すべき画素データ
に加算するディザ係数とは異なる値にしている。
プレイ装置においては、少なくとも１の表示色を担う表
示セルを駆動すべき画素データに加算するディザ係数
を、他の表示色を担う表示セルを駆動すべき画素データ
に加算するディザ係数とは異なる値にしている。
【００６５】よって、１画面内において特定のディザパ
ターンが視覚的に認識されることがなくなるので、ディ
ザパターンの発生を抑制した良好な画像表示が為される
ようになる。
ターンが視覚的に認識されることがなくなるので、ディ
ザパターンの発生を抑制した良好な画像表示が為される
ようになる。
【図面の簡単な説明】
【図１】本発明によるディスプレイ装置としてのプラズ
マディスプレイ装置の概略構成を示す図である。
マディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるプラズマディスプレイ装置にお
けるデータ変換回路３０の内部構成を示す図である。
けるデータ変換回路３０の内部構成を示す図である。
【図３】図２に示されるＡＢＬ回路３１の内部構成を示
す図である。
す図である。
【図４】図３に示されるデータ変換回路３１２における
変換特性を示す図である。
変換特性を示す図である。
【図５】図２に示される第１データ変換回路３２におけ
るデータ変換特性を示す図である。
るデータ変換特性を示す図である。
【図６】図２に示される第２データ変換回路３４の変換
テーブル、及び発光駆動パターンを示す図である。
テーブル、及び発光駆動パターンを示す図である。
【図７】図１に示されるプラズマディスプレイ装置の発
光駆動フォーマットを示す図である。
光駆動フォーマットを示す図である。
【図８】１フィールド内においてＰＤＰ１０に印加され
る各種駆動パルスと、その印加タイミングを示す図であ
る。
る各種駆動パルスと、その印加タイミングを示す図であ
る。
【図９】多階調化処理回路３３の内部構成を示す図であ
る。
る。
【図１０】ＰＤＰ１０における各画素の配列と、各画素
内に含まれる赤色放電セルＣR、緑色放電セルＣG、青色
放電セルＣBを示す図である。
内に含まれる赤色放電セルＣR、緑色放電セルＣG、青色
放電セルＣBを示す図である。
【図１１】ディザマトリクス回路３４１が発生するディ
ザ係数の一例を示す図である。
ザ係数の一例を示す図である。
【図１２】図１１(ａ)に示されるが如きディザ係数の加
算によって生じる下位４ビットから上位４ビットへの桁
上げパターンと、かかる桁上げパターンによって視覚さ
れるディザパターンを示す図である。
算によって生じる下位４ビットから上位４ビットへの桁
上げパターンと、かかる桁上げパターンによって視覚さ
れるディザパターンを示す図である。
【図１３】図１１(ｂ)に示されるが如きディザ係数の加
算によって生じる下位４ビットから上位４ビットへの桁
上げパターンと、かかる桁上げパターンによって視覚さ
れるディザパターンを示す図である。
算によって生じる下位４ビットから上位４ビットへの桁
上げパターンと、かかる桁上げパターンによって視覚さ
れるディザパターンを示す図である。
３４０ ディザ処理回路 ３４１Ｒ、３４１Ｇ、３４１Ｂ ディザマトリクス回路 ３４２Ｒ、３４２Ｇ、３４２Ｂ 加算器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/66 １０１ Ｇ０９Ｇ 3/28 Ｋ Ｆターム(参考） 5C058 AA11 BA02 BA05 BA35 BB04 BB11 5C080 AA05 BB05 DD05 DD30 EE29 FF12 HH05 JJ02 JJ04 JJ05
Claims (8)
- 【請求項１】 互いに発光色が異なる複数の表示セルか
らなる画素がマトリクス状に配列されたディスプレイ画
面上に映像信号に応じた画像を表示するディスプレイ装
置であって、 前記映像信号を前記表示セル各々に対応した画素データ
に変換する手段と、前記画素内の前記表示セル各々に対
応させてディザ係数を発生するディザ係数発生手段と、
前記画素データに前記ディザ係数を加算してディザ加算
画素データを得る加算手段と、前記ディザ加算画素デー
タに応じて前記表示セルを発光せしめる表示駆動手段
と、を有し、 前記画素内における少なくとも１の発光色の前記表示セ
ルに対応した前記ディザ係数の値が、前記画素内におけ
る他の発光色の前記表示セルに対応した前記ディザ係数
の値とは異なることを特徴とするディスプレイ装置。 - 【請求項２】 前記画素内の前記表示セル各々は、赤色
発光を為す赤色表示セル、緑色発光を為す緑色表示セ
ル、及び青色発光を為す青色表示セルからなり、前記緑
色表示セルに対応した前記ディザ係数の値が、前記赤色
表示セル及び前記青色表示セルに対応した前記ディザ係
数の値と異なることを特徴とする請求項１記載のディス
プレイ装置。 - 【請求項３】 前記ディザ係数発生手段は、発生すべき
前記ディザ係数の値を前記映像信号の１フィールド期間
毎に変更することを特徴とする請求項１記載のディスプ
レイ装置。 - 【請求項４】 前記ディザ係数発生手段は、前記ディス
プレイ画面上において互いに隣接するＮ行・Ｍ列分の前
記画素からなる画素群内の各画素位置に対応させて前記
ディザ係数を発生することを特徴とする請求項１記載の
ディスプレイ装置。 - 【請求項５】 互いに発光色が異なる複数の表示セルか
らなる画素がマトリクス状に配列されたディスプレイパ
ネルを映像信号に応じて駆動するディスプレイパネルの
駆動方法であって、 前記映像信号を前記表示セル各々に対応した画素データ
に変換する行程と、前記画素内の前記表示セル各々に対
応させてディザ係数を発生するディザ係数発生行程と、
前記画素データに前記ディザ係数を加算してディザ加算
画素データを得る加算行程と、前記ディザ加算画素デー
タに応じて前記表示セルを発光せしめる表示駆動行程
と、を有し、 前記画素内における少なくとも１の発光色の前記表示セ
ルに対応した前記ディザ係数の値が、前記画素内におけ
る他の発光色の前記表示セルに対応した前記ディザ係数
の値とは異なることを特徴とするディスプレイパネルの
駆動方法。 - 【請求項６】 前記画素内の前記表示セル各々は、赤色
発光を為す赤色表示セル、緑色発光を為す緑色表示セ
ル、及び青色発光を為す青色表示セルからなり、前記緑
色表示セルに対応した前記ディザ係数の値を、前記赤色
表示セル及び前記青色表示セルに対応した前記ディザ係
数の値とは異なることを特徴とする請求項５記載のディ
スプレイパネルの駆動方法。 - 【請求項７】 前記ディザ係数発生行程は、発生すべき
前記ディザ係数の値を前記映像信号の１フィールド期間
毎に変更することを特徴とする請求項５記載のディスプ
レイパネルの駆動方法。 - 【請求項８】 前記ディザ係数発生行程は、前記ディス
プレイパネルの画面上において互いに隣接するＮ行・Ｍ
列分の前記画素からなる画素群内の各画素位置に対応さ
せて前記ディザ係数を発生することを特徴とする請求項
５記載のディスプレイパネルの駆動方法。
Priority Applications (3)
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|---|---|---|---|
| JP2001161994A JP2002351381A (ja) | 2001-05-30 | 2001-05-30 | ディスプレイ装置及びディスプレイパネルの駆動方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001161994A JP2002351381A (ja) | 2001-05-30 | 2001-05-30 | ディスプレイ装置及びディスプレイパネルの駆動方法 |
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|---|---|
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ID=19005189
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|---|---|---|---|
| JP2001161994A Pending JP2002351381A (ja) | 2001-05-30 | 2001-05-30 | ディスプレイ装置及びディスプレイパネルの駆動方法 |
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| JP (1) | JP2002351381A (ja) |
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- 2002-05-14 EP EP02010751A patent/EP1262943A3/en not_active Withdrawn
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