JP3750889B2 - ディスプレイパネルの中間調表示方法 - Google Patents
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Description
【発明が属する技術分野】
本発明は、プラズマディスプレイパネル(以下、PDPと称する)、液晶ディスプレイパネル(LCD)等のマトリクス表示方式のディスプレイパネルの中間調表示方法に関する。
【0002】
【従来の技術】
かかるマトリクス表示方式のディスプレイパネルの一つとしてAC(交流放電)型のPDPが知られている。
AC型のPDPは、複数の列電極(アドレス電極)と、これら列電極と直交して配列されておりかつ一対にて1走査ラインを形成する複数の行電極対とを備えている。この際、各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、これら各行電極対及び列電極の交点にて1画素に対応した放電セルが形成される構造となっている。
【0003】
ここで、かかるマトリクス表示方式のディスプレイパネルを階調表示させる方法の一つとして、1フレーム(1フィールド)分の表示期間を、Nビットの画素データの各ビット桁の重み付けに対応した時間だけ点灯するN個のサブフレーム(サブフィールド)に分割して表示する方法(いわゆるサブフレーム法)が知られている。
【0004】
このサブフレーム法とは、例えば画素データが6ビットの場合、1フレームの表示期間をSF0、SF1...、SF5なる6個のサブフレームに分割する。この際、各サブフレームSF0〜SF5では、例えば、順に1回、2回、4回、8回、16回、32回分の維持放電発光が行われる。これら6個のサブフレームによる発光を1通り実行することにより、1フレーム(1フィールド)分の画像に対する64階調表現が可能となるのである。この際、各サブフレームは、全放電セルを一旦初期化するリセット期間と、画像データに基づくアドレス走査(データ書込)を行うことにより点灯セル及び消灯セルを選択するアドレス期間と、放電維持パルスの印加により上記点灯セルに対してのみその放電発光状態を維持させる維持放電期間とで構成される。尚、この維持放電期間は、上述した如き維持放電発光の回数によって決まるものである。
【0005】
かかるアドレス走査として選択書込みアドレス法を用いた場合には、先ず、上記リセット期間にて、全放電セルを一旦リセット放電させて壁電荷を形成しその後全セルを放電発光させて壁電荷を消去して初期化する。次に、アドレス期間において、画像データに応じて該当する放電セルのみに選択的に放電発光を励起させ壁電荷の形成を行う。この際、壁電荷が形成された放電セルが点灯セルとして選択され、壁電荷の形成されなかった放電セルが消灯セルとして選択されるのである。
【0006】
一方、このアドレス走査として選択消去アドレス法を用いた場合、先ず、リセット期間にて、全放電セルを一旦リセット放電させて壁電荷を形成して初期化を行う。次に、アドレス期間においては、一旦形成された壁電荷を画像データに応じて選択的に消去放電せしめて壁電荷を消去する。この際、壁電荷の消去された放電セルが消灯セルとして選択され、壁電荷がそのまま残った放電セルが点灯セルとして選択されるのである。
【0007】
このような階調表示方法では、1フレーム(1フィールド)におけるサブフレームSF0〜SF5の発光順番が発光期間(発光回数)の長い順、あるいは短い順の如く固定されたものとなっていた。
【0008】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、フリッカや偽輪郭の発生を防止し、コントラスト及び表示画質を向上することができるディスプレイパネルの中間調表示方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明によるディスプレイパネルの中間調表示方法は、表示ラインに対応して水平方向に配列された複数の行電極と、前記行電極に交叉する垂直方向に配列され各交点にて放電セルを形成する複数の列電極とを有するディスプレイパネルを発光駆動するにあたり、単位表示期間を複数の分割期間に区切り、該分割期間各々で実行する前記放電セルの発光期間を互いに異ならしめることにより中間調表示を行うディスプレイパネルの中間調表示方法であって、前記分割期間各々に割り当てる前記発光期間の順番を互いに異ならしめた複数の発光モードを、前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に切り換えて実行する。
【0010】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図1は、本発明による中間調表示方法に基づいて自発光表示器としてのプラズマディスプレイパネル(以下、PDPと称する)を駆動するプラズマディスプレイ装置の概略構成を示す図である。
【0011】
図1において、A/D変換器1は、供給されてきたアナログの映像信号をパネル駆動制御回路2から供給されるクロック信号に応じてサンプリングして1画素毎のNビットの画素データに変換し、これをデータ変換回路3に供給する。
図2は、上記画素データのビット数が6ビットである場合に適用されるデータ変換回路3の内部構成の一例を示す図である。
【0012】
図2において、第1データ変換回路31は、上記A/D変換器1から順次供給されてくる6ビットの画素データ(ビット6〜ビット1)を図3及び図4に示されるが如き第1変換テーブルに従って6ビット(ビット6〜ビット1)の変換画素データAに変換し、これをセレクタ32に供給する。一方、第2データ変換回路33は、上記画素データを図3及び図4に示されるが如き第2変換テーブルに従って6ビット(ビット6〜ビット1)の変換画素データBに変換し、これをセレクタ32に供給する。セレクタ32は、上記変換画素データA及びBの内から、上記パネル駆動制御回路2から供給された選択信号に応じた方の変換画素データを選択し、これを変換画素データHDとして出力する。例えば、パネル駆動制御回路2からは、A/D変換器1から画素データが出力される度にその選択状態を交互に切り換えるべき選択信号が供給される。
【0013】
図5は、画面上の各画素に対応した画素データが上記選択切換動作に応じて、変換画素データA及びBのいずれに変換されたかを示す図である。
図5においては、データ変換回路3は、先ず、画面の第1行第1列の画素に対応した画素データを上記第1変換テーブルに基づいて変換画素データAに変換し、これを変換画素データHDとして出力する。次に、データ変換回路3は、画面の第1行第2列の画素に対応した画素データを上記第2変換テーブルに基づいて変換画素データBに変換し、これを変換画素データHDとして出力する。データ変換回路3は、同様に、第1変換テーブ及び第2変換テーブルを交互に用いて第1行に該当する各画素データを順次変換して行く。次に、データ変換回路3は、第2行第1列の画素に対応した画素データを上記第2変換テーブルに基づいて変換画素データBに変換し、これを変換画素データHDとして出力する。次に、データ変換回路3は、第2行第2列の画素に対応した画素データを上記第1変換テーブルに基づいて変換画素データAに変換し、これを変換画素データHDとして出力する。データ変換回路3は、同様にして、第2変換テーブ及び第1変換テーブルを交互に用いて第2行に該当する各画素データを順次変換して行くのである。
【0014】
【課題を解決するための手段】
本発明によるディスプレイパネルの中間調表示方法は、表示ラインに対応して水平方向に配列された複数の行電極と、前記行電極に交叉する複数の列電極との各交叉部に画素に対応した放電セルが形成されているディスプレイパネルを発光駆動するにあたり、単位表示期間をN個(Nは2以上の整数)の分割期間に区切り、入力映像信号に基づく各画素毎の画素データに応じて前記放電セルを前記分割期間毎に発光又は消灯させることにより中間表示を行うディスプレイパネルの中間調表示方法であって、N個の前記分割期間に夫々異なる発光期間の割り当てを行う第1の発光モードと、前記単位表示期間内の先頭から第n番目(nは1〜Nの整数)に配置されている前記分割期間に対して前記第1の発光モードにおいて前記第n番目に配置されている前記分割期間に割り当てられる前記発光期間とは異なる発光期間を割り当てる第2の発光モードとを、前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に切り替えて実行する。
【0015】
アドレスドライバ6は、かかるメモリ4から供給されてくる1行分の画素データビット群各々のビット論理値に対応した電圧を有する画素データパルスDP1〜DPmを発生し、これらをPDP10の列電極D1〜Dmに夫々印加する。更に、アドレスドライバ6は、アドレスパルスAPEV及びAPOD(後述する)を夫々発生し、これらをPDP10の列電極D1〜Dmに夫々印加する。
【0016】
パネル駆動制御回路2は、上述した如きクロック信号、変換制御信号、書込及び読出信号の他に、上記映像信号中の水平及び垂直同期信号に同期して、画素データタイミング信号、リセットタイミング信号、走査タイミング信号、維持タイミング信号、及び消去タイミング信号を夫々発生する。
第1サスティンドライバ7は、上記パネル駆動制御回路2から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルス、画素データを書き込むための走査パルス、放電発光状態を維持するための維持パルス、放電発光を停止させるための消去パルスを発生し、これらをPDP10の行電極X1〜Xnに印加する。第2サスティンドライバ8は、上記パネル駆動制御回路2から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルス、画素データを書き込むための走査パルス、放電発光状態を維持するための維持パルス、放電発光を停止させるための消去パルスを発生し、これらをPDP10の行電極Y1〜Ynに印加する。
【0017】
尚、PDP10は、行電極X及び行電極Yの一対にて、画面の1行分に対応した行電極を形成している。例えば、PDP10における第1行目の行電極対は行電極X1及びY1であり、第n行目の行電極対は行電極Xn及びYnとなる。又、PDP10では、かかる行電極対と各列電極との交差部に1放電セルが形成される。
【0018】
ここで、かかるPDP10の列電極各々に上記画素データパルスDPが印加されている間に、行電極対(X1、Y1)〜(Xn、Yn)のいずれか一対に上記走査パルスが印加されると、上記画素データパルスDP1〜DPm各々のパルス電圧に対応した壁電荷がこの行電極対と列電極D1〜Dm各々との交差部の各放電セルに形成される。その後、上記維持パルスが行電極対(X1、Y1)〜(Xn、Yn)に印加されると、上記壁電荷が形成されている放電セルのみが点灯を開始し、この維持パルスのパルス数に応じた時間分だけその発光状態を維持する。視覚上においては、かかる発光状態が維持されている発光維持期間によって輝度が認識されるのである。
【0019】
次に、かかる図1に示されるが如きプラズマディスプレイ装置によって実施されるPDP10の駆動動作について説明する。
以下に、画像表示に費やす1フレーム(フィールド)期間を、互いに異なる発光期間にて各放電セルを放電発光させるサブフレームSF0〜SF5に分割して64階調の中間調表示を為す発光駆動の一例について説明する。
【0020】
この際、各サブフレーム内で実施される発光の期間は、サブフレームSF0での発光期間を"1"とした場合、
SF0:1
SF1:2
SF2:4
SF3:8
SF4:16
SF5:32
となる。
【0021】
図6は、これらサブフレームSF0〜SF5各々による発光駆動状態を示す発光駆動フォーマットの一例を示す図である。
ここで、図6に示される発光駆動フォーマットでは、上記1フレーム(フィールド)期間を第1〜第6分割期間からなる6つの分割期間に区切る。更に、各分割期間中では、後述するが如きリセット動作R、アドレス動作AD、第1維持放電動作I1、選択消去動作S、及び第2維持放電動作I2各々が実施される。
【0022】
図7は、1フレーム(フィールド)期間における前半部の分割期間、すなわち図6における第1〜第3分割期間の各々において、PDP10の各電極に印加される各種駆動パルスの印加タイミングを示す図である。
図7において、先ず、第1サスティンドライバ7及び第2サスティンドライバ8は、PDP10の行電極X及びYに夫々リセットパルスRPx及びRPYを同時に印加して、PDP10中の各放電セルに壁電荷を形成させて初期化を行う(リセット動作R)。
【0023】
次に、アドレスドライバ6は、各行に対応したデータパルスDP1〜DPmを列電極D1〜Dmに印加する。例えば、第1行に対応したデータパルスDP1〜DPmを列電極D1〜Dmに印加し、次に、第2行に対応したデータパルスDP1〜DPmを列電極D1〜Dmに印加し、次に、第3行に対応したデータパルスDP1〜DPmを列電極D1〜Dmに印加して行くのである。第2サスティンドライバ8は、上記各データパルスDPの印加タイミングと同一タイミングにて、走査パルスSPを行電極Y1〜Ynへと順次印加して行く。この際、走査パルスSPが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルに形成されていた壁電荷が選択的に消去される(アドレス動作AD)。かかるアドレス動作により、後述する維持放電動作において放電励起する点灯放電セル、及び放電発光を行わない消灯放電セルとが得られる。
【0024】
次に、第1サスティンドライバ7及び第2サスティンドライバ8は、行電極X及びYに対して交互に維持パルスIPX及びIPYを印加する。この際、上記アドレス動作によって壁電荷の形成された放電セル、すなわち点灯放電セルは、かかる維持パルスIPX及びIPYが交互に印加される度に発光放電を行い、その発光放電状態を維持する(第1維持放電動作I1)。
【0025】
尚、かかる第1維持放電動作での放電維持期間taは、各分割期間によって異なる。
すなわち、
【数1】
第1分割期間での放電維持期間ta=1
【数2】
第2分割期間での放電維持期間ta=4
【数3】
第3分割期間での放電維持期間ta=16
となる。
【0026】
次に、アドレスドライバ6は、列電極D1〜Dmの内の奇数番目の列電極各々にアドレスパルスAPODを印加する。かかるアドレスパルスAPODの印加と同一タイミングにて、第2サスティンドライバ8は、奇数番目の行電極Y1、Y3、Y5、Y7・・・に対して消去パルスEPを印加する。かかる動作に応じて、奇数番目の"列電極"と奇数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅する。次に、アドレスドライバ6は、列電極D1〜Dmの内の偶数番目の列電極各々にアドレスパルスAPEVを印加する。かかるアドレスパルスAPEVの印加と同一タイミングにて、第2サスティンドライバ8は、偶数番目の行電極Y2、Y4、Y6、Y8・・・に対して消去パルスEPを印加する。かかる動作に応じて、偶数番目の"列電極"と偶数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅する(選択一斉消去動作S)。
【0027】
すなわち、奇数列かつ奇数行に存在する全ての放電セル、並びに偶数列かつ偶数行に存在する全ての放電セル各々に形成されていた壁電荷が消滅して消灯放電セルとなるのである。つまり、選択一斉消去動作が実行されることにより、図5中の"A"にて示される放電セルが消灯放電セルとなるのである。この際、図5中の"B"にて示される放電セル各々には壁電荷が残留している。
【0028】
次に、第1サスティンドライバ7及び第2サスティンドライバ8は、PDP10の行電極X及びYに対して交互に維持パルスIPX及びIPYを印加する。この際、壁電荷が残留している点灯放電セルは、かかる維持パルスIPX及びIPYが交互に印加される度に発光放電を行い、その発光放電状態を維持する(第2維持放電動作I2)。尚、かかる第2維持放電動作での放電維持期間は、上記第1維持放電動作での放電維持期間taと同一である。
【0029】
すなわち、かかる第2維持放電動作が実行されることにより、図5中の"B"にて示される放電セル各々が引き続き上記放電維持期間taの期間に亘り発光放電を行うのである。つまり、上記第1分割期間〜第3分割期間では、図5中の"B"にて示される各放電セルでの発光期間は、図5中の"A"にて示される各放電セルでの発光期間の2倍となるのである。
【0030】
ここで、かかる第2維持放電動作が終了すると、第2サスティンドライバ8は、行電極Y1〜Ynの全てに消去パルスEPを印加する。かかる動作に応じて、"列電極"と偶数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅して消灯放電セルとなる(一斉消去動作)。
従って、上記第1分割期間〜第3分割期間各々において図5中の"A"にて示される各放電セルは、図6の発光モードAにて示される発光パターンにて発光駆動され、図5中の"B"にて示される各放電セルは、図6の発光モードBにて示される発光パターンにて発光駆動されるのである。
【0031】
一方、1フレームにおける後半部の分割期間、すなわち第4〜第6分割期間の各々においては、図8に示されるようにPDP10の各電極に各種駆動パルスが印加される。
図8において、先ず、第1サスティンドライバ7及び第2サスティンドライバ8は、PDP10の行電極X及びYに夫々リセットパルスRPx及びRPYを同時に印加して、PDP10中の各放電セルに壁電荷を形成させて初期化を行う(リセット動作R)。
【0032】
次に、アドレスドライバ6は、各行に対応したデータパルスDP1〜DPmを列電極D1〜Dmに印加する。例えば、第1行に対応したデータパルスDP1〜DPmを列電極D1〜Dmに印加し、次に、第2行に対応したデータパルスDP1〜DPmを列電極D1〜Dmに印加し、次に、第3行に対応したデータパルスDP1〜DPmを列電極D1〜Dmに印加して行くのである。第2サスティンドライバ8は、上記各データパルスDPの印加タイミングと同一タイミングにて、走査パルスSPを行電極Y1〜Ynへと順次印加して行く。この際、走査パルスSPが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルに形成されていた壁電荷が選択的に消去される(アドレス動作AD)。かかるアドレス動作により、後述する維持放電動作において放電励起する点灯放電セル、及び放電発光を行わない消灯放電セルとが得られる。
【0033】
次に、第1サスティンドライバ7及び第2サスティンドライバ8は、行電極X及びYに対して交互に維持パルスIPX及びIPYを印加する。この際、上記アドレス動作によって壁電荷の形成された放電セル、すなわち点灯放電セルの各々は、かかる維持パルスIPX及びIPYが交互に印加される度に発光放電を行い、その発光放電状態を維持する(第1維持放電動作I1)。
【0034】
尚、かかる第1維持放電動作での放電維持期間taは、各分割期間によって異なる。
すなわち、
【数4】
第4分割期間での放電維持期間ta=16
【数5】
第5分割期間での放電維持期間ta=4
【数6】
第6分割期間での放電維持期間ta=1
となる。
【0035】
次に、アドレスドライバ6は、列電極D1〜Dmの内の偶数番目の列電極各々にアドレスパルスAPEVを印加する。かかるアドレスパルスAPEVの印加と同一タイミングにて、第2サスティンドライバ8は、奇数番目の行電極Y1、Y3、Y5、Y7・・・に対して消去パルスEPを印加する。かかる動作に応じて、偶数番目の"列電極"と奇数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅する。次に、アドレスドライバ6は、列電極D1〜Dmの内の奇数番目の列電極各々にアドレスパルスAPODを印加する。かかるアドレスパルスAPODの印加と同一タイミングにて、第2サスティンドライバ8は、偶数番目の行電極Y2、Y4、Y6、Y8・・・に対して消去パルスEPを印加する。かかる動作に応じて、奇数番目の"列電極"と偶数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅する(選択一斉消去動作S)。
【0036】
すなわち、奇数列かつ偶数行に存在する全ての放電セル、並びに偶数列かつ奇数行に存在する全ての放電セル各々に形成されていた壁電荷が消滅し、消灯放電セルとなるのである。つまり、上記選択一斉消去動作が実行されることにより、図5中の"B"にて示される放電セルは全て消灯放電セルとなるのである。この際、図5中の"A"にて示される放電セル各々には壁電荷が残留している。
【0037】
次に、第1サスティンドライバ7及び第2サスティンドライバ8は、PDP10の行電極X及びYに対して交互に維持パルスIPX及びIPYを印加する。この際、壁電荷が残留している放電セルは、かかる維持パルスIPX及びIPYが交互に印加される度に発光放電を行い、その発光放電状態を維持する(第2維持放電動作I2)。尚、かかる第2維持放電動作での放電維持期間は、上記第1維持放電動作での放電維持期間taと同一である。
【0038】
すなわち、かかる第2維持放電動作が実行されることにより、図5中の"A"にて示される放電セル各々が引き続き上記放電維持期間taの期間に亘り発光放電を行うのである。つまり、上記第4分割期間〜第6分割期間では、図5中の"A"にて示される各放電セルでの発光期間は、図5中の"B"にて示される各放電セルでの発光期間の2倍となるのである。
【0039】
ここで、かかる第2維持放電動作が終了すると、第2サスティンドライバ8は、行電極Y1〜Ynの全てに消去パルスEPを印加する。かかる動作に応じて、"列電極"と偶数番目の"行電極対"との交差部に存在する全ての放電セルの壁電荷が消滅する(一斉消去動作)。
従って、上記第4分割期間〜第6分割期間各々において図5中の"A"にて示される各放電セルは、図6の発光モードAにて示される発光パターンにて発光駆動され、図5中の"B"にて示される各放電セルは、図6の発光モードBにて示される発光パターンにて発光駆動されるのである。
【0040】
以上の如く、1フレーム期間の前半部の分割期間(第1〜第3分割期間)では図7に示されるが如き駆動パルス、後半部の分割期間(第4〜第6分割期間)では図8に示されるが如き駆動パルスをPDP10に印加することにより、隣接する放電セル同士を互いに異なる発光パターンで発光させることが出来るのである。
【0041】
例えば、図5中の"A"にて示される各放電セルは図6の発光モードAによる発光パターンにて発光駆動され、一方、"B"にて示される各放電セルは図6の発光モードBによる発光パターンにて発光駆動されるのである。
この際、発光モードAによる発光パターンにおいては、図6に示されるが如く、その第1分割期間で実行される発光期間は"1"であり、これは上記サブフレームSF0に相当する。又、かかる発光モードAにおいて第2分割期間で実行される発光期間は"4"であり、これは上記サブフレームSF2に相当する。又、かかる発光モードAにおいて第3分割期間で実行される発光期間は"16"であり、これは上記サブフレームSF4に相当する。又、かかる発光モードAにおいて第4分割期間で実行される発光期間は"32"であり、これは上記サブフレームSF5に相当する。又、かかる発光モードAにおいて第5分割期間で実行される発光期間は"8"であり、これは上記サブフレームSF3に相当する。又、かかる発光モードAにおいて第6分割期間で実行される発光期間は"2"であり、これは上記サブフレームSF1に相当する。
尚、上記図3及び図4に示されるが如き第1変換テーブル又は第2変換テーブルによって変換された変換画素データの各ビットの論理値が、上記第1分割期間〜第6分割期間各々で点灯を実行するか否かを決定するものとなる。
【0042】
例えば、変換画素データのビット6が論理値"0"である場合には、図6に示される第1分割期間での発光は、発光モードA及びBのいずれにおいても実施されない。一方、かかる変換画素データのビット6が論理値"1"である場合には、発光モードAでは発光期間"1"(SF0)、発光モードBでは発光期間"2"(SF1)の発光が実施される。又、変換画素データのビット5が論理値"0"である場合には、図6に示される第2分割期間での発光は、発光モードA及びBのいずれにおいても実施されない。一方、かかる変換画素データのビット5が論理値"1"である場合には、発光モードAでは発光期間"4"(SF2)、発光モードBでは発光期間"8"(SF3)の発光が実施される。又、変換画素データのビット4が論理値"0"である場合には、図6に示される第3分割期間での発光は、発光モードA及びBのいずれにおいても実施されない。一方、かかる変換画素データのビット4が論理値"1"である場合には、発光モードAでは発光期間"16"(SF4)、発光モードBでは発光期間"32"(SF5)の発光が実施される。又、変換画素データのビット3が論理値"0"である場合には、図6に示される第4分割期間での発光は、発光モードA及びBのいずれにおいても実施されない。一方、かかる変換画素データのビット3が論理値"1"である場合には、発光モードAでは発光期間"32"(SF5)、発光モードBでは発光期間"16"(SF4)の発光が実施される。又、変換画素データのビット2が論理値"0"である場合には、図6に示される第5分割期間での発光は、発光モードA及びBのいずれにおいても実施されない。一方、かかる変換画素データのビット2が論理値"1"である場合には、発光モードAでは発光期間"8"(SF3)、発光モードBでは発光期間"4"(SF2)の発光が実施される。又、変換画素データのビット1が論理値"0"である場合には、図6に示される第6分割期間での発光は、発光モードA及びBのいずれにおいても実施されない。一方、かかる変換画素データのビット1が論理値"1"である場合には、発光モードAでは発光期間"2"(SF1)、発光モードBでは発光期間"1"(SF0)の発光が実施されるのである。
【0043】
この際、各発光モードA又はBにおいて、上記第1〜第6分割期間各々での発光期間の総和が輝度レベルに相当するのである。
例えば、図3に示されるが如き中間調レベル"17"に相当する画素データ"010001"を第1変換テーブルによって変換すると、
変換画素データ"101000"
が得られ、第2変換テーブルによって変換すると
変換画素データ"000101"
が得られる。
【0044】
この際、第1変換テーブルによって変換された上記変換画素データ"101000"に対しては、図6に示される発光モードAに基づく発光駆動が実施され、第2変換テーブルによって変換された上記変換画素データ"000101"に対しては、図6に示される発光モードBに基づく発光駆動が実施される。
従って、1フレーム期間内において実施される発光パターンは、夫々以下のようになる。
【0045】
すなわち、両者は互いに1フレーム期間中に実行される点灯のパターンが異なっているものの、1フレーム期間中に実行される発光期間の総和は共に、
【数7】
SF0+SF4="17"
となるのである。
【0046】
よって、図5の"A"にて示される放電セル、及びこの放電セル"A"に隣接する放電セル"B"各々では、互いに同一の中間調輝度に対応した発光であるものの、1フレーム期間内において実施される発光パターンが互いに異なるのである。
従って、このような中間調表示方法によれば、隣接する放電セル同士が互いに異なる発光パターンで発光を行うことになるので、偽輪郭が低減されるのである。
【0047】
又、図6に示されるが如く、発光モードAによる全発光パターンは、
{SF0、SF2、SF4、SF5、SF3、SF1}
であり、発光モードBによる全発光パターンは、
{SF1、SF3、SF5、SF4、SF2、SF0}
となっている。
【0048】
すなわち、発光モードAによる発光パターンと、発光モードBによる発光パターンとでは、各サブフレームSFを実行する順番が互いに逆になっているのである。
このように、両発光パターンは、1フレーム期間内において実行する各サブフレームの順番が互いに逆になっているので、より効果的に偽輪郭の低減が計られるのである。
【0049】
尚、上記実施例においては、画素データのビット数に応じた中間輝度階調を得るものであるが、これにディザ処理回路を付加することにより、画素データのビット数に対応した階調よりも多階調の中間輝度階調を擬似的に得ることが出来る。 図9は、かかる点に鑑みて為されたデータ変換回路3の他の構成を示す図である。
【0050】
図9に示されるデータ変換回路3においては、図2に示される構成に、更にディザ発生回路310、加算器320及び上位ビット抽出回路330からなるディザ処理回路34を付加したものである。
以下に、かかる図9に示されるデータ変換回路3の内部動作について、図10〜図14を参照しつつ説明する。尚、図10〜図13は、映像信号の連続した4フィールド期間各々でのデータ変換回路3の内部動作波形を示す図であり、図14は、PDP10の各放電セルの配置を示す図である。
【0051】
先ず、図1のA/D変換器1から出力された画素データは順次、加算器320に供給される。この際、かかる映像信号が飛越走査である場合、PDP10の各放電セルの内、先ず、奇数行の放電セルに対応した画素データが供給され、その後、偶数行の放電セルに対応した画素データが供給されることになる。
例えば、図10に示される第1フィールドでは、図14の第1行目の放電セルG11〜G1m夫々に対応した画素データD11〜D1mが供給された後には、次の奇数行である第3行目の放電セルG31〜G3m夫々に対応した画素データD31〜D3mが供給される。同様にして順次、奇数行に対応した画素データが供給される。ここで、最終奇数行の放電セルGn1〜Gnm夫々に対応した画素データDn1〜Dnmが供給されると、次に、図11に示されるが如き第2フィールドが実施される。かかる第2フィールドでは、最初の偶数行である放電セルG21〜G2m夫々に対応した画素データD21〜D2mが供給され、順次、偶数行に対応した画素データが供給される。ここで、最終偶数行に対応した画素データD(n-1)1〜Dnmが供給されると、次に、図12に示されるが如き第3フィールドが実施される。かかる第3フィールドでは、上記第1フィールドと同様に、奇数行に対応した画素データが供給される。次の第4フィールドでは、上記第2フィールドと同様に、偶数行に対応した画素データが供給されるのである。
【0052】
ここで、ディザ発生回路310は、図10に示されるが如き第1フィールドにおいては、クロック信号CK2毎にディザ係数a、ディザ係数c、ディザ係数b、ディザ係数dを循環して繰り返し発生し、これを加算器320に供給する。又、ディザ発生回路310は、次の第2フィールド及びその次の第3フィールドにおいては、図11及び図12に示されるように、ディザ係数d、ディザ係数b、ディザ係数c、ディザ係数aを循環して繰り返し発生し、これを加算器320に供給する。又、ディザ発生回路310は、図13に示されるが如き第4フィールドにおいては、クロック信号CK2毎にディザ係数a、ディザ係数c、ディザ係数b、ディザ係数dを循環して繰り返し発生し、これを加算器320に供給する。
【0053】
ディザ発生回路310は、上述した如き第1フィールド〜第4フィールドの動作を繰り返し実行する。すなわち、かかる第4フィールドにおいてのディザ係数発生動作が終了したら、再び、上記第1フィールドの動作に戻って、前述した動作を繰り返すのである。
加算器320は、A/D変換器1から順次供給されてくる画素データに、上述の如きディザ係数を、図10〜図13に示されるが如く逐次加算し、この際得られたディザ加算画素データを上位ビット抽出回路330に供給する。
【0054】
すなわち、一つの画素データに対して2つの異なるディザ係数が夫々加算され、新たに2つのディザ加算画素データが生成されるのである。
上位ビット抽出回路330は、かかるディザ加算画素データの上位Mビット分までを抽出し、これをディザ処理画素データZとして、これを第1データ変換回路31及び第2データ変換回路33の各々に供給する。
【0055】
第1データ変換回路31は、かかる上位ビット抽出回路330から順次供給されてくる例えば6ビットのディザ処理画素データZ(ビット6〜ビット1)を図3及び図4に示されるが如き第1変換テーブルに従って6ビット(ビット6〜ビット1)の変換画素データAZに変換し、これをセレクタ32に供給する。一方、第2データ変換回路33は、上記ディザ処理画素データZを図3及び図4に示されるが如き第2変換テーブルに従って6ビット(ビット6〜ビット1)の変換画素データBZに変換し、これをセレクタ32に供給する。
【0056】
セレクタ32は、上記変換画素データAZ及びBZの内から、上記パネル駆動制御回路2から供給された図10〜図13に示されるが如き選択信号に応じた方の変換画素データを選択しこれを出力する。
例えば、図10に示されるが如き第1フィールドにおいては、先ず、ディザ処理画素データZ(D11+a)を第1変換テーブルに従って変換して得られた変換画素データAZ(D11+a)、次に、ディザ処理画素データZ(D11+c)を第2変換テーブルに従って変換して得られた変換画素データBZ(D11+c)が夫々セレクタ32から出力される。続いて、セレクタ32からは、ディザ処理画素データZ(D12+b)を第2変換テーブルに従って変換して得られた変換画素データBZ(D12+b)、ディザ処理画素データZ(D12+d)を第1変換テーブルに従って変換して得られた変換画素データAZ(D12+d)が順次出力されるのである。
【0057】
かかる図10に示されるが如き第1フィールドの動作により、例えば、図15(a)に示されるように、第1行第1列の放電セルG11では変換画素データAZ(D11+a)に基づいた発光、第1行第2列の放電セルG12では変換画素データBZ(D12+b)に基づいた発光、第2行第1列の放電セルG21では変換画素データBZ(D11+c)に基づいた発光、第2行第2列の放電セルG22では変換画素データAZ(D12+d)に基づいた発光が夫々実行されるのである。
【0058】
同様にして、図11〜図13に示されるが如き第2〜第4フィールド各々の動作により、図15(b)〜(d)の如き各変換画素データに基づいた発光が為されるのである。
すなわち、データ変換回路3のディザ処理回路34では、上記図10〜図13に示されるように、1放電セルに対応した画素データから偶数行及び奇数行各々に対応した2つのディザ処理画素データを生成しているのである。更に、上記ディザ処理回路34では、各放電セルに対応した画素データに加算すべきディザ係数をフィールド毎に変更することにより、ディザのパターンノイズの低減を実現しているのである。
【0059】
又、上記図6に示される実施例においては、1フレーム期間を6つの分割期間に区切り、これら6つの分割期間各々に対して各サブフレームSF1〜SF6を割り当てて発光駆動を実施するようにしているが、かかる構成に限定されるものではない。
例えば、1フレーム期間を8つの分割期間に区切って、発光駆動を実施するようにしても良い。
【0060】
図16は、かかる点に鑑みて為された発光駆動フォーマットの他の一例を示す図である。
図16に示される発光駆動フォーマットでは、第1分割期間、第5分割期間、第6分割期間、及び第8分割期間各々において、図7に示されるが如きタイミングで各種駆動パルスをPDP10に印加する。
【0061】
尚、これら第1、5、6及び8分割期間各々において実施すべき上記図7に示されるが如き第1及び第2維持放電動作各々での放電維持期間taは、
【数8】
第1分割期間での放電維持期間ta=8
【数9】
第5分割期間での放電維持期間ta=4
【数10】
第6分割期間での放電維持期間ta=1
【数11】
第8分割期間での放電維持期間ta=8
とする。
【0062】
一方、第2分割期間、第3分割期間、第4分割期間、及び第7分割期間各々では、図8に示されるが如きタイミングにて各種駆動パルスをPDP10に印加する。
尚、これら第2、3、4及び7分割期間各々において実施すべき上記図8に示されるが如き第1及び第2維持放電動作各々での放電維持期間taは、
【数12】
第2分割期間での放電維持期間ta=8
【数13】
第3分割期間での放電維持期間ta=1
【数14】
第4分割期間での放電維持期間ta=4
【数15】
第7分割期間での放電維持期間ta=8
とする。
【0063】
更に、データ変換回路3における第1データ変換回路31及び第2データ変換回路33各々を、図17及び図18に示されるが如き変換テーブルに基づいて変換画素データA及びBを得るものに変更する。
すなわち、図16〜図18に示される実施例では、
SF0:1
SF1:2
SF2:4
SF3:8
SF4:16
SF5:32
なる発光期間比にて発光駆動を行う各サブフレームSF0〜SF6の内の、サブフレームSF4を及びSF5を夫々2分割し、1フレーム期間内においてこれらを分散して実行するようにしたのである。
【0064】
つまり、発光期間"16"であるSF4を夫々発光期間が"8"であるSF4a及びSF4bに分割し、発光モードAによる発光駆動においては、これらを図16に示されるが如く第4分割期間及び第8分割期間に分散して実行するのである。更に、発光期間"32"であるSF5を夫々発光期間が"16"であるSF5a及びSF5bに分割し、発光モードAによる発光駆動においては、これらを図16に示されるが如く第2分割期間及び第7分割期間に分散して実行するのである。
【0065】
尚、上記図3、図4、図17、図18に示されるが如き画素データの変換は、上述した如きA/D変換器1からの出力画素データ、又は、図9に示されるが如きディザ処理回路34によるディザ処理後の画素データのみならず、他のビット数低減処理(例えば、誤差拡散処理)後の画素データにも適用可能である。
又、上記図1においては、映像信号中のR(赤)成分、G(緑)成分、及びB(青)成分を考慮せずに説明したが、実際にはこれらを考慮した図19に示されるが如き構成が採用される。
【0066】
図19においては、RGB分割回路70は、供給されてくる映像信号中からR(赤)成分に対応した映像信号R、G(緑)成分に対応した映像信号G、及びB(青)成分に対応した映像信号B各々を分離抽出して、夫々、A/D変換器1a〜1cに供給する。
この際、A/D変換器1a、データ変換回路3a、及びメモリ4a各々は、R(赤)成分の映像信号Rに対して上述の如き画素データ処理を施す回路であり、各回路ブロックの機能は、図1に示されるA/D変換器1、データ変換回路3、及びメモリ4と同一である。又、A/D変換器1b、データ変換回路3b、及びメモリ4b各々は、G(緑)成分の映像信号Gに対して上述の如き画素データ処理を施す回路であり、各回路ブロックの機能は、図1に示されるA/D変換器1、データ変換回路3、及びメモリ4と同一である。同様に、A/D変換器1c、データ変換回路3c、及びメモリ4c各々は、B(青)成分の映像信号Bに対して上述の如き画素データ処理を施す回路であり、各回路ブロックの機能は、図1に示されるA/D変換器1、データ変換回路3、及びメモリ4と同一である。
【0067】
かかる構成により、R成分、G成分、及びB成分各々に対応した変換画素データがアドレスドライバ6に供給されるのである。
この際、図20に示されるように、PDP10の列電極D1、D4、D7、・・・・・、D(3m-2)各々には、R成分の変換画素データに対応した画素データパルスが印加される。又、列電極D2、D5、D8、・・・・・、D(3m-1)各々には、G成分の変換画素データに対応した画素データパルスが印加される。更に、列電極D3、D6、D9、・・・・・、D(3m)各々には、B成分の変換画素データに対応した画素データパルスが印加される。つまり、1つの列電極と1対の行電極対との交差部に形成された互いに隣接する3つの放電セルにて1つの画素を形成しているのである。尚、図20に示される実施例においては、各画素単位にて千鳥状に発光モードA及び発光モードBを実行している。
【0068】
この際、図21に示されるように、各放電セル単位にて千鳥状に発光モードA及び発光モードBを実行するようにしても構わない。
又、図22の如く、複数の画素を1ブロック(破線にて囲まれたブロック)とし、このブロック単位にて千鳥状に発光モードA及び発光モードBを実行するようにしても構わない。
【0069】
又、図23に示されているように、複数の放電セルを1ブロック(破線にて囲まれたブロック)とし、このブロック単位にて千鳥状に発光モードA及び発光モードBを実行するようにしても構わない。
又、図24に示されているように、上記発光モードA及び発光モードBをフィールド毎、あるいはフレーム毎に交互に実行する構成としても良い。
【0070】
又、上記実施例図6及び図16において、64階調の中間調表示を実施する為の駆動フォーマットについて説明したが、128階調及び256階調についても同様に実施することが出来る。
図25〜図28各々は、256階調の中間調表示を実施する為の駆動フォーマットを示す図であり、又、図29及び図30各々は、128階調の中間調表示を実施する為の駆動フォーマットを示す図である。
【0071】
又、上記図7及び図8に示される駆動方法においては、1つの分割期間中に2つの維持放電期間を設け 両期間に亘って放電発光を実施する場合と、一方の期間のみで放電発光を実施する場合との2通りを放電セル毎に選択的に実施出来るようにすることにより、2つの発光パターン(発光モードA及びB)を実現している。
【0072】
しかしながら、図31に示される発光駆動フォーマットの如く、1分割期間中に4つの維持放電期間(第1維持放電期間I1〜第4維持放電期間I4を設け、4通りの発光パターンを得るようにしても良い。尚、これら第1維持放電期間I1〜第4維持放電期間I4各々は同一の期間でなくとも良い。
この際、かかる図31に示される発光駆動フォーマットに基づく発光モードAによる発光では、
第1分割期間:第1維持放電期間のみで点灯(発光期間"1")
第2分割期間:第1維持放電期間のみで点灯(発光期間"16")
第3分割期間:第1〜第3維持放電期間各々で点灯(発光期間"64")
第4分割期間:第1〜第3維持放電期間各々で点灯(発光期間"4")
第5分割期間:第1及び第2維持放電期間各々で点灯(発光期間"2")
第6分割期間:第1及び第2維持放電期間各々で点灯(発光期間"32")
第7分割期間:第1〜第4維持放電期間の全期間で点灯(発光期間"128")
第8分割期間:第1〜第4維持放電期間の全期間で点灯(発光期間"8")
なる発光パターンを有する。
【0073】
又、図31における発光モードBによる発光では、
第1分割期間:第1及び第2維持放電期間各々で点灯(発光期間"2")
第2分割期間:第1及び第2維持放電期間各々で点灯(発光期間"32")
第3分割期間:第1〜第4維持放電期間の全期間で点灯(発光期間"128")
第4分割期間:第1〜第4維持放電期間の全期間で点灯(発光期間"8")
第5分割期間:第1維持放電期間のみで点灯(発光期間"1")
第6分割期間:第1維持放電期間のみで点灯(発光期間"16")
第7分割期間:第1〜第3維持放電期間各々で点灯(発光期間"64")
第8分割期間:第1〜第3維持放電期間各々で点灯(発光期間"4")
なる発光パターンを有する。
【0074】
又、図31における発光モードCによる発光では、
第1分割期間:第1〜第3維持放電期間各々で点灯(発光期間"4")
第2分割期間:第1〜第3維持放電期間各々で点灯(発光期間"64")
第3分割期間:第1維持放電期間のみで点灯(発光期間"16")
第4分割期間:第1維持放電期間のみで点灯(発光期間"1")
第5分割期間:第1〜第4維持放電期間の全期間で点灯(発光期間"8")
第6分割期間:第1〜第4維持放電期間の全期間で点灯(発光期間"128")
第7分割期間:第1及び第2維持放電期間各々で点灯(発光期間"32")
第8分割期間:第1及び第2維持放電期間各々で点灯(発光期間"2")
なる発光パターンを有する。
【0075】
又、図31における発光モードDによる発光では、
第1分割期間:第1〜第4維持放電期間の全期間で点灯(発光期間"8")
第2分割期間:第1〜第4維持放電期間の全期間で点灯(発光期間"128") 第3分割期間:第1及び第2維持放電期間各々で点灯(発光期間"32")
第4分割期間:第1及び第2維持放電期間各々で点灯(発光期間"2")
第5分割期間:第1〜第3維持放電期間各々で点灯(発光期間"4")
第6分割期間:第1〜第3維持放電期間各々で点灯(発光期間"64")
第7分割期間:第1維持放電期間のみで点灯(発光期間"16")
第8分割期間:第1維持放電期間のみで点灯(発光期間"1")
なる発光パターンを有する。
【0076】
これら発光モードA〜Dによる4通りの発光パターンは、例えば図32(a)に示されるように、各画素毎、又は各放電セル毎、あるいは互いに隣接する複数の放電セルからなるグループ毎に選択的に実施されるのである。
尚、上記発光モードA〜Dによる4通りの発光パターンを、図32(b)及び図32(c)に示されるが如く、フィールド毎、あるいはフレーム毎に変更して行く構成としても良い。
【0077】
又、互いに隣接する4つの放電セルにて1つの画素を構成するようにした場合、これに上記発光モードA〜Dによる発光駆動を実施することにより、1フレーム期間中の2つの分割期間にて256階調の中間調表示が可能となる。
図33は、かかる点に鑑みて為された発光駆動フォーマットの一例を示す図であり、図34は、1画素を構成する4つの放電セル各々で実施される発光期間を示す図である。
【0078】
すなわち、図34(a)の如く1画素を形成する4つの放電セルG11、G12、G21、G22各々が上記図33に示される発光駆動フォーマットに従って発光モードA〜Dによる発光を行う場合、各放電セルは2つの分割期間各々にて図34(b)に示されるが如き発光期間の発光を行うのである。
又、上記図7及び図8に示される駆動方法に代わって図35に示されるが如き駆動方法を採用しても良い。
【0079】
図35に示される駆動方法においては、リセット動作、アドレス動作、第1維持放電動作各々については、上記図7及び図8に示されるものと同一であるものの、かかる第1維持放電動作以降の動作が異なる。
すなわち、かかる図35に示される駆動方法では、第1維持放電動作が終了すると、次に、第2サスティンドライバ8は、行電極Y1〜Ynの全てに消去パルスEPを印加して、全ての放電セルの壁電荷を一旦消去するのである(一斉消去動作)。
【0080】
次に、アドレスドライバ6は、列電極D1〜Dmの内の奇数番目の列電極各々にアドレスパルスAPODを印加する。かかるアドレスパルスAPODの印加と同一タイミングにて、第2サスティンドライバ8は、奇数番目の行電極Y1、Y3、Y5、Y7・・・に対してデータ書込パルスWPを印加する。かかる動作に応じて、奇数番目の"列電極"と奇数番目の"行電極対"との交差部に存在する全ての放電セルに、再び壁電荷が形成される。次に、アドレスドライバ6は、列電極D1〜Dmの内の偶数番目の列電極各々にアドレスパルスAPEVを印加する。かかるアドレスパルスAPEVの印加と同一タイミングにて、第2サスティンドライバ8は、偶数番目の行電極Y2、Y4、Y6、Y8・・・に対してデータ書込パルスWPを印加する。かかる動作に応じて、偶数番目の"列電極"と偶数番目の"行電極対"との交差部に存在する全ての放電セルに、再び壁電荷が形成される(選択書込動作)。
【0081】
次に、第1サスティンドライバ7及び第2サスティンドライバ8は、PDP10の行電極X及びYに対して交互に維持パルスIPX及びIPYを印加する。この際、壁電荷が残留している放電セルは、かかる維持パルスIPX及びIPYが交互に印加される度に発光放電を行い、その発光放電状態を維持する(第2維持放電動作)。
【0082】
すなわち、かかる第2維持放電動作が実行されることにより、上記選択書込動作によって壁電荷の形成された放電セルのみが引き続き上記放電維持期間taの期間に亘り発光放電を行うのである。
以上の如く、本発明による中間調表示方法においては、1つの分割期間中に複数の維持放電期間を設け 全期間に亘って放電発光を実施する場合と、少なくとも1つの維持放電期間での発光を停止させる場合とを、放電セル(画素)毎に選択的に実施出来るようにすることにより、偽輪郭の低減を計るものである。
【0083】
尚、かかる駆動方法を利用することにより、ディザ又は拡散誤差の如き、複数の放電セルを1ブロックとして捉えた階調表現を実現することが出来る。
例えば、図36において破線にて囲まれた2つの放電セル(例えばG11、及びG12)を1つのブロックとし、図37に示されるが如き駆動フォーマットにて発光駆動を実行するのである。この際、かかる図37に示される第1〜第7分割期間からなる7つの分割期間の内で、最も発光期間の重みづけの小なる第7分割期間でのみ、上記図6に示されるが如き2つの維持放電期間を設けた発光駆動を行う。かかる駆動によれば、放電セルG11及びG12の各々は、この第7分割期間において、図38に示されるが如き状態1〜4のいずれかを取り得る。ここで、視覚的に感じられる輝度レベルというものが、1つのブロック中に存在する全ての放電セルの平均発光期間であると捉えると、放電セルG11及びG12各々の状態2による発光によれば、発光期間"1"相当の輝度が得られ、状態4による発光によれば、発光期間"3"相当の輝度が得られるのである。
【0084】
すなわち、かかる構成によれば、発光期間"1"の発光を実行するための分割期間を設けずとも、発光期間"1"及び発光期間"3"各々に相当する輝度レベルを得ることが出来る。従って、上記の如き第1〜第7分割期間からなる7つの分割期間にて256階調の中間調表示が可能となるのである。
この際、かかる図37に示されるが如き駆動フォーマットにて発光駆動を実行させるべく、上記第1データ変換回路31及び第2データ変換回路33において用いる第1及び第2変換テーブルは、図39に示されるようになる。尚、図39において、入力された画素データのビット8〜3は、そのまま変換画素データのビット7〜ビット2になるものとする。
【0085】
又、上記図36〜図39に示される実施例においては、2つの放電セルを1つのブロックとして捉えた場合に採用される動作について説明したが、図40の破線に示されるように4つの放電セルを1つのブロックとして捉えた場合にも同様に適用出来る。
図41は、このように4つの放電セルを1つのブロックとして捉えた場合に適用される発光駆動フォーマットを示す図である。
【0086】
かかる図41においては、1フレーム期間を第1〜第5分割期間なる5つの分割期間に区切り、この内の第5分割期間においてのみ、図42に示されるが如き発光駆動を実施する。すなわち、かかる第5分割期間だけで、4つの放電セルの平均発光期間に相当する発光輝度レベル"1"〜"16"までの発光を行うのである。
従って、上述した如き第1〜第5分割期間からなる5つの分割期間にて256階調の中間調表示が可能となるのである。
【0087】
図43は、かかる図41に示されるが如き駆動フォーマットにて発光駆動を実行させる為のデータ変換回路3の内部構成を示す図である。
図43において、第1データ変換回路441、第2データ変換回路442、第3データ変換回路443及び第4データ変換回路444各々は、図44に示されるが如き変換テーブルに従って、8ビットの画素データを5ビットの変換画素データA〜Dに夫々変換する。尚、かかる図44において、入力された画素データのビット8〜5は、そのまま変換画素データのビット5〜ビット2になるものとする。セレクタ440は、各放電セルに対して図40に示されるが如き形態にて変換画素データA〜Dが得られるように、第1データ変換回路441、第2データ変換回路442、第3データ変換回路443及び第4データ変換回路444各々からの出力を択一的にメモリ4に供給する。
【0088】
又、上記図2に示される第1データ変換回路31及び第2データ変換回路33各々の前段に、図45の2点鎖線に示されるが如きA特性を有するγ補正回路、及び図45の実線にて示されるB特性を有するγ補正回路を設けても良い。尚、かかるγ補正では、放電セル毎に水平・垂直・時間方向に互いに逆特性となるように画素データを変調することにより、時間方向の平均輝度レベルが本来のレベルとなるように画素データの補正を行うのである。かかるγ補正によれば、画素データの輝度レベルが"63"から"64"、あるいは、"127"から"128"へと推移する際に生じる強い明線(暗線)を低減させることが出来るのである。
【0089】
又、上記実施例においては、映像信号中のR(赤)成分、G(緑)成分、及びB(青)成分各々に対応した画素データに対しては互いに同一の発光パターンを割りあてていたが、図46の駆動フォーマットに示されるように、各色に対応した放電セル毎に発光期間を変えるようにしても良い。
図46に示される駆動方法によれば、R(赤)、G(緑)、及びB(青)夫々の発光を司る各放電セルの発光感度の差を補正した適切なバランスにて、PDPの発光駆動を行えるようになる。
【0090】
又、上記図2に示される第1データ変換回路31及び第2データ変換回路33各々において用いるデータ変換テーブルとしては、上記図3及び図4、上記図16及び図17にて示されるもののみならず、図47及び図48に示されるものを採用しても良い。
又、上記実施例においては、各分割期間の先頭部で必ず一旦リセット動作を行ってからアドレス動作に移行するようにしているが、1フレーム(フィールド)期間中の1部の分割期間ではこのリセット動作を行わずとも正常な発光を実施することが出来る。
【0091】
図49は、かかる点に鑑みて為された駆動フォーマットの一例を示す図であり、図50及び図51は、かかる駆動フォーマットにてPDPの駆動を実施する際に、第1データ変換回路31及び第2データ変換回路33各々において用いられるデータ変換テーブルの一例を示す図である。
図49においては、ディザ処理等により8ビットの画素データを6ビットのデータに変換し、上位2ビット夫々に対応した発光期間の長いサブフレーム(サブフィールド)SFを夫々図16に示されるが如く2分割(SF5をSF5a、SF5b、更にSF4をSF4a、SF4b)して、各放電セル毎にサブフレームの順番を入れ替えるようにしたものである。
【0092】
この際、かかる図49に示される第2分割期間、及び第8分割期間各々では、かかる図49に示されるようにリセット期間を設けていない。
すなわち、SF5a又はSF5bのアドレス期間にて点灯放電セルとして選択される放電セルは、必ずSF4a又はSF4bにおいても点灯放電セルとして選択されることになるので、SF5a又はSF5bにて残留した壁電荷をリセットせずにそのまま残しておいても良いからである。
【0093】
かかる構成によれば、1フレーム(フィールド)期間中に実行するリセット動作が8から6に減るので、画像のコントラストを向上させることが出来る。
又、ディザ処理等により8ビットの画素データを6ビットのデータに変換し、この6ビットデータを用いて上記の如く8つの分割期間にて発光駆動を実施する際に、ビットの桁上がりによって生じる反転ビットの数が少なくなるように各分割発光期間の重み付けを設定することも出来る。
【0094】
図52は、かかる点に鑑みて為された駆動フォーマットの一例を示す図であり、図53及び図54は、かかる駆動フォーマットにてPDPの駆動を実施する際に、第1データ変換回路31及び第2データ変換回路33各々において用いられるデータ変換テーブルの一例を示す図である。
この際、図52に示されるように、各分割期間にて実施される発光の期間比は、発光モードAによる発光では、
第1分割期間:72
第2分割期間:32
第3分割期間:20
第4分割期間:4
第5分割期間:8
第6分割期間:12
第7分割期間:44
第8分割期間:60
となる。
【0095】
一方、発光モードBによる発光では、
第1分割期間:60
第2分割期間:44
第3分割期間:12
第4分割期間:8
第5分割期間:4
第6分割期間:20
第7分割期間:32
第8分割期間:72
となる。
【0096】
又、上記図46においては、R、G、B夫々の発光を司る各放電セル毎に発光期間を変えるようにした動作例を示したが、これに、図6、図16、図25〜図31に示されるが如き各放電セル毎又は互いに隣接する複数の放電セル毎に、夫々異なる複数の発光パターンを割り当てる技術を組み合わせても良い。
図55は、かかる点に鑑みて為された駆動フォーマットの一例を示す図である。
【0097】
図55においては、1フレーム(フィールド)期間を第1〜第8分割期間からなる8つの分割期間に区切る。各分割期間内では、前述した如きリセット動作R、アドレス動作AD、選択消去動作S1〜S4を実行する。尚、これら選択消去動作S1〜S4により、図55に示されるように、維持放電動作が5つに分断されることになる。
【0098】
又、図55に示される駆動フォーマットでは、G(緑)、R(赤)、B(青)各々の発光を司る放電セルに対する最大発光輝度の比が、
G(緑)の発光を司る放電セル:512
R(赤)の発光を司る放電セル:765
B(青)の発光を司る放電セル:1020
となるように制御する。
【0099】
更に、図55に示されるように、これらG(緑)、R(赤)、B(青)各々に対応した放電セル毎に、互いに異なる2つの発光パターン(発光モードA、B)を割り当て、これら発光モードA及びBによる発光を、例えば、上述した図20に示される形態にて実行するのである。
【0100】
【発明の効果】
以上詳述した如く、本発明においては、放電セル毎、又は互いに隣接する複数の放電セルが組みとなった放電セルブロック毎に分割期間(サブフィールド)の表示順番を入れ替えるようにしている。
これにより、特定の階調変化の際(平坦な画像が動いてその階調レベルが2のn乗境界を横切る際)に生じていた明線又は暗線(偽輪郭)を、1放電セルおき、又は1放電セルブロックおきの明暗として見かけ上打ち消し合う効果を向上させ、フリッカや偽輪郭を十分に抑制することが出来る。
【図面の簡単な説明】
【図1】本発明による中間調表示方法に基づいてプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図2】データ変換回路3の内部構成の一例を示す図である。
【図3】データ変換回路3における第1及び第2変換テーブルの一例を示す図である。
【図4】データ変換回路3における第1及び第2変換テーブルの一例を示す図である。
【図5】PDP画面上における各放電セルと発光モードA及びBとの対応を示す図である。
【図6】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図7】本発明の中間調表示方法に基づく1分割期間中における駆動パルスの印加タイミングを示す図である。
【図8】本発明の中間調表示方法に基づく1分割期間中における駆動パルスの印加タイミングを示す図である。
【図9】データ変換回路3の内部構成の他の一例を示す図である
【図10】ディザ処理回路34における第1フィールドでの内部動作波形を示す図である。
【図11】ディザ処理回路34における第2フィールドでの内部動作波形を示す図である。
【図12】ディザ処理回路34における第3フィールドでの内部動作波形を示す図である。
【図13】ディザ処理回路34における第4フィールドでの内部動作波形を示す図である。
【図14】PDP画面上における各放電セルG11〜Gnm各々の配置を示す図である。
【図15】放電セルG11〜G12各々に対応した変換画素データを示す図である。
【図16】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図17】データ変換回路3における第1及び第2変換テーブルの一例を示す図である。
【図18】データ変換回路3における第1及び第2変換テーブルの一例を示す図である。
【図19】プラズマディスプレイ装置の概略構成を示す図である。
【図20】PDP画面上における各画素と発光モードA及びBとの対応を示す図である。
【図21】PDP画面上における各放電セルと発光モードA及びBとの対応を示す図である。
【図22】PDP画面上における画素ブロックと発光モードA及びBとの対応を示す図である
【図23】PDP画面上における放電セルブロックと発光モードA及びBとの対応を示す図である。
【図24】PDP画面上における各放電セルと発光モードA及びBとの対応関係の推移をフィールド毎に示す図である。
【図25】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図26】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図27】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図28】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図29】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図30】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図31】本発明の中間調表示方法に基づく発光駆動フォーマット(維持放電期間が4つの場合)の一例を示す図である。
【図32】PDP画面上における各放電セルと発光モードA〜Dとの対応関係の推移をフィールド毎に示す図である。
【図33】本発明の中間調表示方法に基づく発光駆動フォーマット(維持放電期間が4つの場合)の一例を示す図である。
【図34】1画素を構成する4つの放電セルG11〜G22各々で実施される発光期間を示す図である。
【図35】本発明の中間調表示方法に基づく1分割期間中における駆動パルスの印加タイミングの他の例を示す図である。
【図36】PDP画面上において1画素を形成する放電セル対と発光モードA及びBとの対応関係を示す図である。
【図37】本発明による駆動パルスの印加方法を利用して誤差拡散による中間調表示を実施する為の発光駆動フォーマットを示す図である。
【図38】放電セルG11及び12各々の発光状態と輝度との関係を示す図である。
【図39】図37に示される駆動フォーマットにて発光駆動を実行させる為の第1及び第2変換テーブル各々を示す図である。
【図40】4つの放電セルからなるブロックと発光モードA〜Dとの対応を示す図である。
【図41】4つの放電セルを1つのブロックとして捉えた場合に適用される発光駆動フォーマットを示す図である。
【図42】図41に示される発光駆動フォーマット中の第5分割期間での駆動パルスの印加タイミングを示す図である。
【図43】データ変換回路3の内部構成の他の例を示す図である。
【図44】図43に示されるデータ変換回路3の第1データ変換回路441、第2データ変換回路442、第3データ変換回路443及び第4データ変換回路444各々において用いられる第1変換テーブル〜第4変換テーブルを示す図である。
【図45】γ特性補正回路に用いられるγ特性A及びBを示す図である。
【図46】R放電セル、G放電セル、及びB放電セル各々での発光駆動フォーマットを示す図である。
【図47】データ変換回路3における第1及び第2変換テーブルの他の一例を示す図である。
【図48】データ変換回路3における第1及び第2変換テーブルの他の一例を示す図である。
【図49】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図50】図49に示される駆動フォーマットにて発光駆動を実行させる為の第1及び第2変換テーブル各々を示す図である。
【図51】図49に示される駆動フォーマットにて発光駆動を実行させる為の第1及び第2変換テーブル各々を示す図である。
【図52】本発明の中間調表示方法に基づく発光駆動フォーマットの一例を示す図である。
【図53】図52に示される駆動フォーマットにて発光駆動を実行させる為の第1及び第2変換テーブル各々を示す図である。
【図54】図52に示される駆動フォーマットにて発光駆動を実行させる為の第1及び第2変換テーブル各々を示す図である。
【図55】R、G、B夫々に対応した各放電セルでの発光駆動フォーマットの一例を示す図である。
【主要部分の符号の説明】
1 A/D変換器
3 データ変換回路
4 メモリ
6 アドレスドライバ
7 第1サスティンドライバ
8 第2サスティンドライバ
10 PDP(プラズマディスプレイパネル)
31 第1データ変換回路
32 セレクタ
33 第2データ変換回路
Claims (30)
- 表示ラインに対応して水平方向に配列された複数の行電極と、前記行電極に交叉する複数の列電極との各交叉部に画素に対応した放電セルが形成されているディスプレイパネルを発光駆動するにあたり、単位表示期間をN個(Nは2以上の整数)の分割期間に区切り、入力映像信号に基づく各画素毎の画素データに応じて前記放電セルを前記分割期間毎に発光又は消灯させることにより中間表示を行うディスプレイパネルの中間調表示方法であって、
N個の前記分割期間に夫々異なる発光期間の割り当てを行う第1の発光モードと、前記単位表示期間内の先頭から第n番目(nは1〜Nの整数)に配置されている前記分割期間に対して前記第1の発光モードにおいて前記第n番目に配置されている前記分割期間に割り当てられる前記発光期間とは異なる発光期間を割り当てる第2の発光モードとを、前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に切り替えて実行することを特徴とするディスプレイパネルの中間調表示方法。 - 前記水平方向に配列されている前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に前記発光モードの内のいずれか1が選択されていることを特徴とする請求項1記載のディスプレイパネルの中間調表示方法。
- 前記第1の発光モードと、前記第2の発光モードとを、前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に前記ディスプレイパネル上において千鳥状に実行されるように切り換えることを特徴とする請求項1記載のディスプレイパネルの中間調表示方法。
- 前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に対応した前記発光モードを前記単位表示期間毎に変更することを特徴とする請求項1、2又は3のいずれかに記載のディスプレイパネルの中間調表示方法。
- 互いに隣接する複数の前記放電セル又は互いに隣接する複数の放電セルが組となった放電セルブロック各々に対応する画素データに夫々異なるデイザ係数を加算して得られたデイザ加算画素データ各々の上位ビットをデイザ処理画素データとし、複数の前記放電セル又は前記放電セルブロックの組み合わせにより所定の中間調表示レベルを設定することを特徴とする請求項1、2、3又は4のいずれかに記載のディスプレイパネルの中間調表示方法。
- 前記デイザ係数を前記単位表示期間毎に変更することを特徴とする請求項5記載のディスプレイパネルの中間調表示方法。
- 前記分割期間の内で所定の前記発光期間を有する分割期間を更に複数に分割して分割発光期間各々を得て、前記単位表示期間内での総発光期間が同一でありかつ互いに発光期間が等しい前記分割発光期間の選択順序が異なる複数の発光パターンを用意し、前記水平方向に配列されている前記放電セル又は前記放電セルブロック毎に複数の前記発光パターンのいずれかを選択することを特徴とする請求項1に記載のディスプレイパネルの中間調表示方法。
- 前記分割期間の各々は、前記ディスプレイパネルの全放電セルに壁電荷を形成するリセット期間と、前記放電セルの各々に形成された前記壁電荷を画素データに応じて選択的に消去して点灯放電セルと消灯放電セルとを得るアドレス期間と、を含むことを特徴とする請求項1、又は7のいずれかに記載のディスプレイパネルの中間調表示方法。
- 少なくとも1つの前記分割期間には、前記ディスプレイパネルの全放電セルを放電発光させて壁電荷を消去させるリセット期間と、前記放電セルの各々に画素データに応じた壁電荷を形成して点灯放電セルと消灯放電セルとを得るアドレス期間と、が含まれていることを特徴とする請求項1、又は7のいずれかに記載のディスプレイパネルの中間調表示方法。
- 前記ディスプレイパネルにおける1つの画素は、赤、緑、青なる3色の発光色夫々に対応した3つの前記放電セルにて形成されており、前記画素単位にて前記発光モード各々を一括して制御することを特徴とする請求項1、2、3、又は4のいずれかに記載のディスプレイパネルの中間調表示方法。
- 前記ディスプレイパネルにおける1つの画素は、赤、緑、青なる3色の発光色夫々に対応した3つの前記放電セルにて形成されており、前記放電セル単位にて前記発光モードを独立に制御することを特徴とする請求項1、2、3、又は4のいずれかに記載のディスプレイパネルの中間調表示方法。
- 表示ラインに対応して水平方向に配列された複数の行電極と、前記行電極に交叉する垂直方向に配列され各交点にて放電セルを形成する複数の列電極とを有し、単位表示期間を、各々が画素データに応じたアドレス走査を行うことにより点灯放電セル及び消灯放電セルを得るアドレス期間と、放電維持パルスにより前記点灯放電セルの放電発光状態を所定の発光期間だけ維持する維持放電期間とを含む複数の分割期間で構成し、前記分割期間各々での前記発光期間の重み付けを異ならせて階調表示を行うディスプレイパネルの中間表示方法であって、
前記単位表示期間中における少なくとも1の前記分割期間中における前記維持放電期間を複数の分割維持放電期間に分離し、第2番目以降の分割維持放電期間各々の直前に前記第2番目以降の分割維持放電期間での消灯放電セルを選択する選択消去期間を設けることにより、前記分割期間中において前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に異なる発光期間を設定できるようにしたことを特徴とするディスプレイパネルの中間調表示方法。 - 前記アドレス期間では、1回の前記アドレス走査にて前記放電セル毎又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に重み付けの異なる発光回数を設定することを特徴とする請求項12記載のディスプレイパネルの中間調表示方法。
- 複数の前記行電極を第1及び第2行電極群に分けると共に複数の前記列電極を第1及び第2列電極群に分け、前記選択消去期間は、前記第1行電極群に一斉に消去パルスを印加すると共に前記消去パルスに同期して前記第1列電極群に第1選択パルスを印加して非放電セルを得る期間と、前記第2行電極群に一斉に消去パルスを印加すると共に前記消去パルスに同期して前記第2列電極群に第2選択パルスを印加して非放電セルを得る期間とで構成されていることを特徴とする請求項12記載のディスプレイパネルの中間調表示方法。
- 前記第1行電極群は前記ディスプレイパネルにおける奇数番目の行電極であり、前記第1列電極群は前記ディスプレイパネルにおける奇数番目の列電極であり、前記第2行電極群は前記ディスプレイパネルにおける偶数番目の行電極であり、前記第2列電極群は前記ディスプレイパネルにおける偶数番目の列電極であることを特徴とする請求項14記載のディスプレイパネルの中間調表示方法。
- 複数の前記行電極を第1及び第2行電極群に分けると共に複数の前記列電極を第1及び第2列電極群に分け、前記選択消去期間は、前記第1及び第2行電極群に一斉に消去パルスを印加して全放電セルを一旦消灯状態にする一斉消去期間と、前記第1行電極群に一斉に書き込みパルスを印加すると共に前記書込みパルスに同期して前記第1列電極群に第1選択パルスを印加して点灯放電セルを生成する第1選択書き込み期間と、前記第2行電極群に一斉に書き込みパルスを印加すると共に前記書込みパルスに同期して前記第2列電極群に第2選択パルスを印加して点灯放電セルを生成する第2選択書き込み期間とからなることを特徴とする請求項12記載のディスプレイパネルの中間調表示方法。
- 前記第1行電極群は前記ディスプレイパネルにおける奇数番目の行電極であり、前記第1列電極群は前記ディスプレイパネルにおける奇数番目の列電極であり、前記第2行電極群は前記ディスプレイパネルにおける偶数番目の行電極であり、前記第2列電極群は前記ディスプレイパネルにおける偶数番目の列電極であることを特徴とする請求項16記載のディスプレイパネルの中間調表示方法。
- 少なくとも1つの前記分割期間において前記放電セル又は互いに隣接する複数の放電セルが組となった放電セルブロック毎に重み付けの異なる発光回数を設定することにより、前記単位表示期間内の前記分割期間の表示順番が互いに異なる複数の発光モードを用意し、前記放電セル毎又は前記放電セルブロック毎に複数の前記発光モードのいずれかを選択することを特徴とする請求項12記載のディスプレイパネルの中間調表示方法。
- 互いに隣接する複数の放電セルが組になった放電セルブロック内の各放電セルに対し異なる発光期間を有する分割期間を割り当てて各ブロック内の各放電セルの発光期間を加算することにより1の画素データに対応した中間調表示レベルを得るようにしたことを特徴とする請求項12又は18記載のディスプレイパネルの中間調表示方法。
- 互いに隣接する複数の前記放電セル又は互いに隣接する複数の放電セルが組になった放電セルブロック各々に対応した画素データに夫々異なるデイザ係数を加算して得られたデイザ加算画素データ各々の上位ビットをデイザ処理画素データとし、複数の前記放電セル又は前記放電セルブロックの組み合わせにより所定の中間調表示レベルを得ることを特徴とする請求項12、13、14、15、16、17、18又は19のいずれかに記載のディスプレイパネルの中間調表示方法。
- 前記デイザ係数を前記単位表示期間毎に変更することを特徴とする請求項20記載のディスプレイパネルの中間調表示方法。
- 前記放電セル又は互いに隣接する複数の放電セルが組になった放電セルブロックに対する前記分割期間各々での発光期間を前記単位表示期間毎に変更することを特徴とする請求項12、13、14、15、16、17、18、19、20又は21のいずれかに記載のディスプレイパネルの中間調表示方法。
- 前記分割期間各々の内で所定の発光期間を有する分割期間を更に複数に分割して分割発光期間各々を得て、前記単位表示期間内での総発光期間が同一でありかつ互いに発光期間が等しい前記分割発光期間の選択順序が異なる複数の発光パターンを用意し、前記水平方向に配列されている前記放電セル又は前記放電セルブロック毎に複数の前記発光パターンのいずれかを選択することを特徴とする請求項12、13、14、15、16、17、18、19、20、21又は22のいずれかに記載のディスプレイパネルの中間調表示方法。
- 前記分割期間の各々は、前記ディスプレイパネルの全放電セルに壁電荷を形成するリセット期間と、前記放電セルの各々に形成された前記壁電荷を画素データに応じて選択的に消去して点灯放電セルと消灯放電セルとを得るアドレス期間と、を含むことを特徴とする請求項12、18、19、22又は23のいずれかに記載のディスプレイパネルの中間調表示方法。
- 少なくとも1つの前記分割期間には、前記ディスプレイパネルの全放電セルを放電発光させて壁電荷を消去させるリセット期間と、前記放電セルの各々に画素データに応じた壁電荷を形成して点灯放電セルと消灯放電セルとを得るアドレス期間と、が含まれていることを特徴とする請求項12、18、19、22又は23のいずれかに記載のディスプレイパネルの中間調表示方法。
- 前記ディスプレイパネルにおける1つの画素は、赤、緑、青なる3色の発光色夫々に対応した3つの前記放電セルにて形成されており、前記画素単位にて前記発光モードを一括して制御することを特徴とする請求項18に記載のディスプレイパネルの中間調表示方法。
- 前記ディスプレイパネルにおける1つの画素は、赤、緑、青なる3色の発光色夫々に対応した3つの前記放電セルにて形成されており、前記放電セル単位にて前記発光モードを独立に制御することを特徴とする請求項18に記載のディスプレイパネルの中間調表示方法。
- 所定の指定された全体の中間調表示レベルに対して、互いに隣接する複数の放電セルを1組みとした放電セルブロックを形成し、前記放電セルブロック内の各放電セル各々の発光期間を加算して前記所定の指定された全体の中間調表示レベルを表示するに際し、前記放電セル各々における一部の中間調表示レベルが互いに異なるように少なくとも1つの前記分割期間において前記放電セルブロック内の各放電セル毎に長さの異なる発光期間を設定することを特徴とする請求項12、13、14、15、16又は17のいずれかに記載のディスプレイパネルの中間調表示方法。
- 前記ディスプレイパネルにおける1つの画素は、赤、緑、青なる3色の発光色夫々に対応した3つの前記放電セルにて形成されており、前記3色の発光色夫々に対応した前記放電セル単位にて独立に前記単位表示期間内において実行する発光の回数を制御することを特徴とする請求項12、13、14、15、16又は17のいずれかに記載のディスプレイパネルの中間調表示方法。
- 前記3色の発光色夫々に対応した前記放電セル毎又は互いに隣接する複数の前記放電セルからなる放電セルブロック毎に前記単位表示期間内において実行する前記発光のパターンを変更することを特徴とする請求項29記載のディスプレイパネルの中間調表示方法。
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