JP3618024B2 - 自発光表示器の駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、自発光表示器の駆動装置に関する。
【０００２】
【従来の技術】
自発光画像表示器としてのプラズマディスプレイパネルを階調表示させる方法として、１フレーム（フィールド）の表示期間を、Ｎビット表示データの各ビット桁の重み付けに対応した時間だけ発光するＮ個のサブフレーム（サブフィールド）に分割して表示する方法（いわゆるサブフィールド法）が知られている。
【０００３】
例えば、画素データが８ビットの場合には、１フレームの表示期間を重み付けの重い順に、ＳＦ８、ＳＦ７、ＳＦ６・・・、ＳＦ１なる８個のサブフレームに分割する。この際、各サブフレームＳＦ８〜ＳＦ１では、順に、１２８パルス、６４パルス、３２パルス、１６パルス、８パルス、４パルス、２パルス、１パルスの発光が行われる。これら８個のサブフレームによる発光により２５６階調の表示が為されるのである。
【０００４】
しかしながら、かかる階調表示方法では、サブフレームＳＦ８〜ＳＦ１の表示順番が固定であるため、例えば、平坦な映像でその階調レベルが１２８、６４等の如き２のｎ乗境界を横切る付近で、あたかも階調が失われた映像のような縞状の偽輪郭が視認され、表示品質を著しく損ねてしまうという問題がある。
そこで、例えば、特開平７−２７１３２５号公報において、重み付けの重いサブフレームを複数個に等分割して分離して配置し、発光時間（発光回数）が等しいサブフレームの発光順が異なる複数の発光パターンを用意しておき、画素毎にその発光パターンを変更すること（偽輪郭補正データ変換）により、偽輪郭を低減するようにした階調表示方法が提案されている。
【０００５】
ところが、かかる階調表示方法では、結果として１フレーム期間内のサブフレームの数が増加してしまう。又、画質を向上させるべく画素データのビット数を増やすと、１フレーム期間内のサブフレームの数は更に増加してしまう。
このように、１フレーム期間内のサブフレームの数が増加すると、プラズマディスプレイパネルを点灯発光させる為のアドレス期間が増大し、それ故に、発光期間としてのサスティン期間が相対的に短くなって最大輝度の低下を招く。
【０００６】
そこで、画素データのビット数（サブフレーム数）を減らして疑似中間表示を行うディザ処理を実施する。
かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現する。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数を夫々割り当てて加算する。
【０００７】
図１は、かかるディザ処理により画素データに加算されるディザ係数ａ〜ｄと、各画素との対応関係を示す図である。
例えば、第１行第１列の画素に対応した画素データにはディザ係数ａが加算され、第１行第２列の画素に対応した画素データにはディザ係数ｂが加算される。又、第２行第１列の画素に対応した画素データにはディザ係数ｃが加算され、第２行第２列の画素に対応した画素データにはディザ係数ｄが加算されるのである。
【０００８】
これらディザ係数ａ〜ｄなるディザパターンが、図１の破線にて示されるが如く、左右、上下に互いに隣接する４つの画素を１組とした画素データ毎に加算される。
次に、このディザ係数が加算された画素データ各々の上位６ビットを抽出し、これを表示パネルの駆動信号として用いる。
【０００９】
かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生し、６ビット階調表示レベルの４倍、すなわち、８ビット相当の中間調表示を実現出来るのである。
しかしながら、かかる図１の破線に示されるように、ディザ係数ａ〜ｄなるディザパターンが各画素に対応して常時加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なうという問題が発生した。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は、高画像品質を維持しつつ、疑似中間調表示及び偽輪郭補正を実施することが出来る自発光表示器の駆動装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記した目的を達成するために、本発明による自発光表示器の駆動装置は、映像信号に応じた画像を表示する自発光表示器の駆動装置であって、前記映像信号をサンプリングして前記自発光表示器の各画素に対応した画素データに変換するＡ／Ｄ変換器と、前記自発光表示器の画面上において隣接する複数の画素各々に対応した前記画素データに夫々異なるディザ係数を加算して得られたディザ加算画素データ各々の上位ビットをディザ処理画素データとして得るディザ処理回路と、前記ディザ処理画素データを第１変換テーブル又は第２変換テーブルに基づいて変換して偽輪郭補正画素データを得る偽輪郭補正データ変換回路と、前記偽輪郭補正画素データに基づいて前記自発光表示器における各画素の発光駆動を行う駆動手段と、前記ディザ処理回路において前記画素データに加算すべき前記ディザ係数を前記映像信号のフィールド毎に変更させると共に、前記ディザ処理回路にて加算された前記ディザ係数に応じて前記第１変換テーブル及び前記第２変換テーブルの内のいずれか一方の変換テーブルを前記偽輪郭補正データ変換回路にて用いる変換テーブルとして選出する制御回路と、を有する。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を図２以下の図面を参照しつつ説明する。
図２は、本発明による駆動装置を備えたプラズマディスプレイ装置の概略構成を示す図である。
図２において、Ａ／Ｄ変換器１は、入力された映像信号を、制御回路２から供給されてくる周波数：ｆＳなる第１クロック信号ＣＫ１に応じてサンプリングすることにより、１画素毎に対応したＮビットの画素データＤを得て、これを順次、画像データ処理回路３に供給する。
【００１３】
画像データ処理回路３は、制御回路２から供給されてくる周波数：（２・ｆＳ）なる第２クロック信号ＣＫ２、水平・垂直同期信号、及び選択信号に応じてデータ処理を遂行するディザ処理回路３１及び偽輪郭補正データ変換回路３２から構成されている。
これらディザ処理回路３１及び偽輪郭補正データ変換回路３２は、上記画素データＤに対して後述する処理を施すことにより、画素データのビット数を減らして疑似中間表示を実現し、かつ、偽輪郭を補償した画素データを生成し、これをフレームメモリ４に供給する。
【００１４】
フレームメモリ４は、上記制御回路２から供給されてくる第２クロック信号ＣＫ２のタイミング毎に、かかる画像データ処理回路３から出力されてくる画素データを順次書き込む。更に、フレームメモリ４は、この書き込まれた画素データを第２クロック信号ＣＫ２のタイミングに応じて読み出し、これを画素駆動データとして列電極ドライバ６に供給する。
【００１５】
制御回路２は、上述した如き第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２を発生する。更に、かかる第１クロック信号ＣＫ１の１周期毎に論理値「１」及び「０」状態を繰り返す選択信号を生成しこれを上記偽輪郭補正データ変換回路３２に供給する。更に、制御回路２は、入力された映像信号から水平及び垂直同期信号を抽出し、これを上記ディザ処理回路３１に供給する。更に、制御回路２は、上記水平及び垂直同期信号に応じたリセットタイミング信号、走査タイミング信号、維持タイミング信号、及び消去タイミング信号を発生して行電極ドライバ５に供給する。
【００１６】
行電極ドライバ５は、これら各種のタイミング信号に応じて、残留電荷量を初期化するためのリセットパルス、画素データを書き込むための走査パルス、放電発光状態を維持するための維持パルス、放電発光を停止させるための消去パルスを発生し、これらをＰＤＰ（プラズマディスプレイパネル）１０の行電極対２０１〜行電極対２０ｎに印加する。この際、上記走査パルスは、順次走査にて行電極対２０１から２０ｎへと印加されて行く。
【００１７】
列電極ドライバ６は、上記フレームメモリ４から読み出されてくる１フレーム分の画素駆動データを同一重み付け桁のビット毎に分離し、そのビットの論理値「１」及び「０」夫々に対応した電圧値を有する画素データパルスを発生してＰＤＰ１０の列電極３０１〜３０ｍに印加する。
ＰＤＰ１０は、列電極ドライバ６から画素データパルスが印加されている間に行電極ドライバ５から走査パルスが印加されると、この印加された画素データパルスに対応した電荷がＰＤＰ１０に書き込まれる。この際、例えば論理「１」に対応した画素データパルスが印加された列電極と、走査パルスが印加された行電極対との交差部に発光が生じる。
【００１８】
尚、かかる交差部の各々が、図３に示されるが如きＰＤＰ１０の画面上における画素Ｇ１１〜Ｇｎｍ夫々に相当する。
その後、行電極ドライバ５から維持パルスが印加されると、この維持パルスが印加されるパルス数に応じた時間だけ上記の発光状態が維持される。視覚上においては、かかる発光状態が維持されている時間に応じた輝度が感じられる。
【００１９】
次に、上記画像データ処理回路３の動作について、図４〜図７に示される内部動作波形を参照しつつ説明する。
図８は、かかる画像データ処理回路３におけるディザ処理回路３１の内部構成を示す図である。
図８において、映像信号に対応した各画素毎のＮビット画素データＤは、第１クロック信号ＣＫ１毎に順次、加算器３２０に供給される。この際、かかる映像信号は飛越走査にて生成されたものである。従って、図３に示されるＰＤＰ１０の画素群の内、先ず、奇数行の画素群に対応した画素データが供給され、その後、偶数行の画素群に対応した画素データが供給される。
【００２０】
例えば、図４に示されるように、図３の第１行目の画素Ｇ１１〜Ｇ１ｍ夫々に対応した画素データＤ１１〜Ｄ１ｍが供給された後には、次の奇数行である第３行目の画素Ｇ３１〜Ｇ３ｍ夫々に対応した画素データＤ３１〜Ｄ３ｍが供給されるのである。同様にして順次、奇数行に対応した画素データが供給される（第１フィールド）。かかる第１フィールドにて、最終奇数行の画素Ｇｎ１〜Ｇｎｍ夫々に対応した画素データＤｎ１〜Ｄｎｍが供給されると、次に、図５に示されるが如く、最初の偶数行である画素Ｇ２１〜Ｇ２ｍ夫々に対応した画素データＤ２１〜Ｄ２ｍが供給され、順次、偶数行に対応した画素データが供給される（第２フィールド）。かかる第２フィールドにて、最終偶数行に対応した画素データＤ（ｎ−１）１〜Ｄｎｍが供給されると、再び奇数行に対応した画素データが供給され（第３フィールド）、次に、偶数行に対応した画素データが供給されるのである（第４フィールド）。
【００２１】
ディザ発生回路３１０は、図４に示されるが如き第１フィールドにおいては、第２クロック信号ＣＫ２毎にディザ係数ａ、ディザ係数ｃ、ディザ係数ｂ、ディザ係数ｄを循環して繰り返し発生し、これを加算器３２０に供給する。又、ディザ発生回路３１０は、次の第２フィールド及びその次の第３フィールドにおいては、図５及び図６に示されるように、ディザ係数ｄ、ディザ係数ｂ、ディザ係数ｃ、ディザ係数ａを循環して繰り返し発生し、これを加算器３２０に供給する。又、ディザ発生回路３１０は、図７に示されるが如き、第４フィールドにおいては、第２クロック信号ＣＫ２毎にディザ係数ａ、ディザ係数ｃ、ディザ係数ｂ、ディザ係数ｄを循環して繰り返し発生し、これを加算器３２０に供給する。
【００２２】
ディザ発生回路３１０は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドにおいてのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
加算器３２０は、Ａ／Ｄ変換器１から順次供給されてくる画素データＤに、上述の如きディザ係数を図４〜図７に示されるように逐次加算し、この際得られたディザ加算画素データを上位ビット抽出回路３３０に供給する。
【００２３】
すなわち、一つの画素データに対して２つの異なるディザ係数が夫々加算され、新たに２つのディザ加算画素データが生成されるのである。
上位ビット抽出回路３３０は、かかるディザ加算画素データの上位Ｍビット分までを抽出し、これをディザ処理画素データＺとして、後段の偽輪郭補正データ変換回路３２に供給する。
【００２４】
図９は、かかる偽輪郭補正データ変換回路３２の内部構成を示す図である。
図９において、第１変換回路３２１は、上記ディザ処理回路３１から供給されてくる例えば６ビットのディザ処理画素データＺを、図１０及び図１１に示されるが如き第１モード変換テーブルに基づいて８ビットの画素データに変換し、これを偽輪郭補正画素データＡＺとしてセレクタ３２２に供給する。一方、第２変換回路３２３は、上記ディザ処理回路３１から供給されてくる例えば６ビットのディザ処理画素データＺを、図１０及び図１１に示されるが如き第２モード変換テーブルに基づいて８ビットの画素データに変換し、これを偽輪郭補正画素データＢＺとしてセレクタ３２２に供給する。
【００２５】
尚、かかる図１０及び図１１に示される偽輪郭補正画素データＡＺ（ＢＺ）の各ビットにおける論理値「０」は非発光、論理値「１」は発光を指定するものであり、その１フレーム期間中における発光期間は、図１２の発光期間フォーマットに従っている。
例えば、かかる偽輪郭補正画素データＡＺのビット７は、図１２のサブフレームＳＦ４での発光に対応しており、その論理値が「１」である場合に、期間”８”だけ発光を行う。又、ビット６は、サブフレームＳＦ６１での発光に対応しており、その論理値が「１」である場合に、期間”１６”だけ発光を行う。又、ビット５は、サブフレームＳＦ２での発光に対応しており、その論理値が「１」である場合に、期間”２”だけ発光を行う。又、ビット４は、サブフレームＳＦ５１での発光に対応しており、その論理値が「１」である場合に、期間”８”だけ発光を行う。又、ビット３は、サブフレームＳＦ３での発光に対応しており、その論理値が「１」である場合に、期間”４”だけ発光を行う。又、ビット２は、サブフレームＳＦ１での発光に対応しており、その論理値が「１」である場合に、期間”１”だけ発光を行う。又、ビット１は、サブフレームＳＦ６２での発光に対応しており、その論理値が「１」である場合に、期間”１６”だけ発光を行う。更に、ビット０は、サブフレームＳＦ５２での発光に対応しており、その論理値が「１」である場合に、期間”８”だけ発光を行う。かかるＳＦ１〜ＳＦ６による発光期間の総和が輝度レベルに相当するのである。
【００２６】
この際、重み付けの重いサブフレームであるサブフレームＳＦ６（発光期間”３２”に相当）については、各々が発光期間”１６”であるサブフレームＳＦ６１及びＳＦ６２に分割して配置する。更に、重み付けの重いサブフレームであるサブフレームＳＦ５（発光期間”１６”に相当）については、各々が発光期間”８”であるサブフレームＳＦ５１及びＳＦ５２に分割して配置する。ここで、１フレーム期間内での総発光期間が等しく、かつ発光期間が等しいサブフレームでの発光実施位置が互いに異なる２つの変換パターンを、第１モード変換テーブル及び第２モード変換テーブルにて用意して偽輪郭の低減を計るのである。
【００２７】
例えば、図１０及び図１１において、輝度レベル１６に相当する偽輪郭補正画素データＡＺによれば、図１２に示されるサブフレームＳＦ４及びＳＦ５１の位置で夫々期間”８”の発光が実施されるが、輝度レベル１６に相当する偽輪郭補正画素データＢＺでは、サブフレームＳＦ５１及びＳＦ５２の位置で夫々期間”８”の発光が実施されるのである。
【００２８】
このように、輝度レベルが同一であっても、隣接する画素間において、１フレーム期間中にて発光を生じさせる位置をずらすことにより、偽輪郭を低減するのである。尚、上記第１変換回路３２１及び第２変換回路３２３によるデータ変換は、上記第２クロック信号ＣＫ２に同期して実行される。
セレクタ３２２は、かかる第１変換回路３２１から供給された偽輪郭補正画素データＡＺ、及び第２変換回路３２３から供給された偽輪郭補正画素データＢＺの内、制御回路２から供給された選択信号の信号論理値に応じた方を選択して出力する。
【００２９】
図４〜図７においては、選択信号の信号論理値が「０」である場合には、第１変換回路３２１からの偽輪郭補正画素データＡＺを選択して出力する一方、選択信号の信号論理値が「１」である場合には、第２変換回路３２３からの偽輪郭補正画素データＢＺを選択して出力する。
画像データ処理回路３は、図４〜図７に示されるように、一つの画素データＤに対して２つの異なる画素データ処理を行うことにより、ディザ処理及び偽輪郭補償の為された画像処理画素データを生成すると共に、その供給された画素データのフィールドとは異なる他のフィールドに対応した補間画素データを生成する。すなわち、上記第１及び第３フィールドの如き奇数フィールドにおいては、供給された奇数フィールドに対応した画素データに基づいて、上述した如き画素データ処理を施すことにより、偶数フィールドに対応した画素データを補間生成するのである。一方、上記第２及び第４フィールドの如き偶数フィールドにおいては、供給された偶数フィールドに対応した画素データに基づいて、上述した如き画素データ処理を施すことにより、奇数フィールドに対応した画素データを補間生成するのである。
【００３０】
例えば、図４に示されるが如き第１フィールドにおいては、第１行第１列の画素データＤ１１に対し、異なる２つのディザ処理及び偽輪郭補償を実施することによりこの第１行第１列の画素に対応した画像処理画素データとして偽輪郭補正画素データＡＺ（Ｄ１１＋ａ）を生成すると共に、第２行第１列に対応した補間画素データとして偽輪郭補正画素データＢＺ（Ｄ１１＋ｃ）を生成する。又、第１行第２列の画素データＤ１２に対し、異なる２つのディザ処理及び偽輪郭補償を実施することによりこの第１行第２列の画素に対応した画像処理画素データとして偽輪郭補正画素データＢＺ（Ｄ１２＋ｂ）を生成すると共に、第２行第２列に対応した補間画素データとして偽輪郭補正画素データＡＺ（Ｄ１２＋ｄ）を生成する。
【００３１】
フレームメモリ４は、これら画像処理画素データ及び補間画素データを、図３に示されるが如きＰＤＰ１０における画面上の第１行〜第ｎ行各々に対応させて順次書き込む。ここで、かかる第ｎ行までの画素データ、すなわち画面１フレーム分の画素データを書き込んだら、フレームメモリ４は、この書き込んだ画素データを、第１行に対応するものから順に読み出しこれを画素駆動データとして列電極ドライバ６に供給する。
【００３２】
かかる図４に示されるが如き第１フィールドの動作により、例えば、図１３（ａ）に示されるように、第１行第１列の画素Ｇ１１では偽輪郭補正画素データＡＺ（Ｄ１１＋ａ）に基づいた発光、第１行第２列の画素Ｇ１２では偽輪郭補正画素データＢＺ（Ｄ１２＋ｂ）に基づいた発光、第２行第１列の画素Ｇ２１では偽輪郭補正画素データＢＺ（Ｄ１１＋ｃ）に基づいた発光、第２行第２列の画素Ｇ２２では偽輪郭補正画素データＡＺ（Ｄ１２＋ｄ）に基づいた発光が夫々生じるのである。
【００３３】
次に、画像データ処理回路３は、図５に示されるが如き第２フィールドにおいて、第２行第１列の画素データＤ２１に基づいて、この第２行第１列の画素に対応した画像処理画素データとして偽輪郭補正画素データＡＺ（Ｄ２１＋ｄ）を生成すると共に、第１行第１列に対応した補間画素データとして偽輪郭補正画素データＢＺ（Ｄ２１＋ｂ）を生成する。又、第２行第２列の画素データＤ２２に基づいて、この第２行第２列の画素に対応した画像処理画素データとして偽輪郭補正画素データＢＺ（Ｄ２２＋ｃ）を生成すると共に、第１行第２列に対応した補間画素データとして偽輪郭補正画素データＡＺ（Ｄ２２＋ａ）を生成するのである。
【００３４】
フレームメモリ４は、これら画像処理画素データ及び補間画素データを、図３に示されるが如きＰＤＰ１０における画面上の第１行〜第ｎ行各々に対応させて順次書き込む。ここで、かかる第ｎ行までの画素データ、すなわち画面１フレーム分の画素データを書き込んだら、フレームメモリ４は、この書き込んだ画素データを、第１行に対応するものから順に読み出しこれを画素駆動データとして列電極ドライバ６に供給する。
【００３５】
かかる図５に示されるが如き第２フィールドの動作により、例えば、図１３（ｂ）に示されるように、第１行第１列の画素Ｇ１１では偽輪郭補正画素データＢＺ（Ｄ２１＋ｂ）に基づいた発光、第１行第２列の画素Ｇ１２では偽輪郭補正画素データＡＺ（Ｄ２２＋ａ）に基づいた発光、第２行第１列の画素Ｇ２１では偽輪郭補正画素データＡＺ（Ｄ２１＋ｄ）に基づいた発光、第２行第２列の画素Ｇ２２では偽輪郭補正画素データＢＺ（Ｄ２２＋ｃ）に基づいた発光が夫々生じるのである。
【００３６】
次に、画像データ処理回路３は、図６に示されるが如き第３フィールドにおいて、第１行第１列の画素データＤ１１に基づいて、この第１行第１列の画素に対応した画像処理画素データとして偽輪郭補正画素データＡＺ（Ｄ１１＋ｄ）を生成すると共に、第２行第１列に対応した補間画素データとして偽輪郭補正画素データＢＺ（Ｄ１１＋ｂ）を生成する。又、第１行第２列の画素データＤ１２に基づいて、この第１行第２列の画素に対応した画像処理画素データとして偽輪郭補正画素データＢＺ（Ｄ１２＋ｃ）を生成すると共に、第２行第２列に対応した補間画素データとして偽輪郭補正画素データＡＺ（Ｄ１２＋ａ）を生成する。
【００３７】
フレームメモリ４は、これら画像処理画素データ及び補間画素データを、図３に示されるが如きＰＤＰ１０における画面上の第１行〜第ｎ行各々に対応させて順次書き込む。ここで、かかる第ｎ行までの画素データ、すなわち画面１フレーム分の画素データを書き込んだら、フレームメモリ４は、この書き込んだ画素データを、第１行に対応するものから順に読み出しこれを画素駆動データとして列電極ドライバ６に供給する。
【００３８】
かかる図６に示されるが如き第３フィールドの動作により、例えば、図１３（ｃ）に示されるように、第１行第１列の画素Ｇ１１では偽輪郭補正画素データＡＺ（Ｄ１１＋ｄ）に基づいた発光、第１行第２列の画素Ｇ１２では偽輪郭補正画素データＢＺ（Ｄ１２＋ｃ）に基づいた発光、第２行第１列の画素Ｇ２１では偽輪郭補正画素データＢＺ（Ｄ１１＋ｂ）に基づいた発光、第２行第２列の画素Ｇ２２では偽輪郭補正画素データＡＺ（Ｄ１２＋ａ）に基づいた発光が夫々生じるのである。
【００３９】
次に、画像データ処理回路３は、図７に示されるが如き第４フィールドにおいて、第２行第１列の画素データＤ２１に基づいて、この第２行第１列の画素に対応した画像処理画素データとして偽輪郭補正画素データＡＺ（Ｄ２１＋ａ）を生成すると共に、第１行第１列に対応した補間画素データとして偽輪郭補正画素データＢＺ（Ｄ２１＋ｃ）を生成する。又、第２行第２列の画素データＤ２２に基づいて、この第２行第２列の画素に対応した画像処理画素データとして偽輪郭補正画素データＢＺ（Ｄ２２＋ｂ）を生成すると共に、第１行第２列に対応した補間画素データとして偽輪郭補正画素データＡＺ（Ｄ２２＋ｄ）を生成するのである。
【００４０】
フレームメモリ４は、これら画像処理画素データ及び補間画素データを、図３に示されるが如きＰＤＰ１０における画面上の第１行〜第ｎ行各々に対応させて順次書き込む。ここで、かかる第ｎ行までの画素データ、すなわち画面１フレーム分の画素データを書き込んだら、フレームメモリ４は、この書き込んだ画素データを、第１行に対応するものから順に読み出しこれを画素駆動データとして列電極ドライバ６に供給する。
【００４１】
かかる図７に示されるが如き第４フィールドの動作により、例えば、図１３（ｄ）に示されるように、第１行第１列の画素Ｇ１１では偽輪郭補正画素データＢＺ（Ｄ２１＋ｃ）に基づいた発光、第１行第２列の画素Ｇ１２では偽輪郭補正画素データＡＺ（Ｄ２２＋ｄ）に基づいた発光、第２行第１列の画素Ｇ２１では偽輪郭補正画素データＡＺ（Ｄ２１＋ａ）に基づいた発光、第２行第２列の画素Ｇ２２では偽輪郭補正画素データＢＺ（Ｄ２２＋ｂ）に基づいた発光が夫々生じるのである。
【００４２】
以上の如く、本発明による自発光表示器の駆動装置においては、上記図１３に示されるように、各画素に対応した画素データに加算すべきディザ係数をフィールド毎に変更して行くようにしている。
例えば、図１３に示されるように、画素Ｇ１１に対応した画素データＤ１１に加算すべきディザ係数は、
【数１】
第１フィールド：ディザ係数ａ
第２フィールド：ディザ係数ｂ
第３フィールド：ディザ係数ｄ
第４フィールド：ディザ係数ｃ
の如く各フィールド毎に変更されるのである。
【００４３】
このように、加算すべきディザ係数をフィールド毎に変更して行くと、目の積分効果により、ディザのパターンノイズが低減されるのである。
更に、本発明においては、この加算されるディザ係数と、偽輪郭補正データ変換回路３２における変換動作とを対応させるようにしている。
例えば、図１３においては、ディザ処理回路３１によって画素データＤにディザ係数ａが加算された場合、又はディザ係数ｄが加算された場合には、偽輪郭補正データ変換回路３２は、第１モード変換テーブルに基づいた変換動作を行って偽輪郭補正画素データＡＺを出力する。その一方、ディザ係数ｂが加算された場合、又はディザ係数ｃが加算された場合には、偽輪郭補正データ変換回路３２は、第２モード変換テーブルに基づいた変換動作を行って偽輪郭補正画素データＢＺを出力するのである。
【００４４】
これは、加算すべきディザ係数をフィールド毎に変更した場合に生じるフリッカを防止するためである。
すなわち、加算すべきディザ係数を図１３に示されるが如くフィールド毎に変更した際に、この加算するディザ係数と、偽輪郭補正データ変換回路３２での変換動作とを対応させていないと、各フィールド間での発光状態が不均一となり、フリッカが生じるのである。
【００４５】
例えば、図１４に示されるように、第１フィールド〜第４フィールドに亘って、画素データＤにディザ係数ａを加算して得られたディザ処理画素データＺの値が”１６”となり、その他のディザ係数ｂ〜ｄのいずれかを加算して得られたディザ処理画素データＺの値が ”１５”となる場合を想定する。
この際、第１フィールドにおける画素Ｇ１１、第２フィールドにおける画素Ｇ１２、第３フィールドにおける画素Ｇ２２、及び第４フィールドにおける画素Ｇ２１において、夫々、ディザ処理画素データＺの値が ”１６”となる。
【００４６】
ここで、かかる”１６”であるディザ処理画素データＺの値を、第１フィールド及び第３フィールドでは図１０に示される第１モード変換デーブルにて変換し、第２フィールド及び第４フィールドでは、第２モード変換デーブルにて変換する。
よって、この際、以下の如き偽輪郭補正画素データが得られる。
【００４７】
【数２】
第１フィールド：｛１００１００００｝
第２フィールド：｛０００１０００１｝
第３フィールド：｛１００１００００｝
第４フィールド：｛０００１０００１｝
図１５は、かかる偽輪郭補正画素データに基づいて生じる発光状態を示す図である。
【００４８】
図１５においては、斜線部が発光状態を示し、空白部が非発光状態を示すものである。かかる図１５に示されるが如く、第１フィールドと第２フィールドとの間には非発光となる状態が継続し、第２フィールドと第３フィールドとの間には発光状態が継続する。このように、各フィールド間で発光状態が不均一となるとフリッカが生じる場合がある。
【００４９】
本発明においては、加算するディザ係数と、偽輪郭補正データ変換回路３２での変換動作とを対応させることにより、このフリッカを防止している。
例えば、図１３に示されるように、ディザ係数ａを加算する場合、偽輪郭補正データ変換回路３２は、第１フィールド〜第４フィールドのいずれの状態においても第１モード変換デーブルにて変換を行うようにしている。
【００５０】
よって、この際、第１フィールド〜第４フィールドのいずれにおいても、
｛１００１００００｝なる偽輪郭補正画素データが得られる。
図１６は、かかる偽輪郭補正画素データに基づいて生じる発光状態を示す図である。
図１６に示されるが如く、本発明によれば各フィールド間での発光状態が均一となるので、上述した如きフリッカが生じないのである。
【００５１】
尚、上記実施例におけるディザ処理回路３１は、加算すべきディザ係数を図１３に示されるようにフィールド毎に変更しているが、かかる構成に限定されるものではない。例えば、ディザ係数ａ〜ｄを図１７に示されるように各フィールド毎に変更するような構成であっても良い。この際、かかる図１７に示される実施例においても、偽輪郭補正データ変換回路３２は、上述した如きフリッカ防止の為に、ディザ処理回路３１にて加算されたディザ係数に対応させて偽輪郭補正データ変換を行うようにしている。
【００５２】
【発明の効果】
上記したことから明らかな如く、本発明による駆動装置においては、自発光表示器の各画素に対応した画素データに対してディザ処理による疑似中間調表示、及び偽輪郭補正データ変換を行うにあたり、かかるディザ処理において加算すべきディザ係数をフィールド毎に変更する。更に、偽輪郭補正データ変換では、上記ディザ処理において加算されたディザ係数に対応した偽輪郭補正データ変換を行う構成にしている。
【００５３】
よって、本発明によれば、ディザパターンによるノイズを防止して高画像品質を維持しつつ、疑似中間調表示及び偽輪郭補正を実施することが可能となるのである。
【図面の簡単な説明】
【図１】画素毎に対応して加算されるディザ係数の状態を示す図である。
【図２】本発明による駆動装置を備えたプラズマディスプレイの概略構成を示す図である。
【図３】画面上における各画素の位置を示す図である。
【図４】第１フィールドにおける画像データ処理回路３の内部動作波形を示す図である。
【図５】第２フィールドにおける画像データ処理回路３の内部動作波形を示す図である。
【図６】第３フィールドにおける画像データ処理回路３の内部動作波形を示す図である。
【図７】第４フィールドにおける画像データ処理回路３の内部動作波形を示す図である。
【図８】ディザ処理回路３１の内部構成を示す図である。
【図９】偽輪郭補正データ変換回路３２の内部構成を示す図である。
【図１０】偽輪郭補正データ変換回路３２における第１及び第２モード変換テーブルの一例を示す図である。
【図１１】偽輪郭補正データ変換回路３２における第１及び第２モード変換テーブルの一例を示す図である。
【図１２】サブフレームによる発光期間フォーマットを示す図である。
【図１３】本発明による画像データ処理回路３にて生成される偽輪郭補正画素データの一例と各画素との対応を示す図である。
【図１４】フリッカが発生する際の動作を説明する為の図である。
【図１５】フリッカ発生時の発光状態の一例を示す図である。
【図１６】本発明による発光状態の一例を示す図である。
【図１７】本発明による画像データ処理回路３にて生成される偽輪郭補正画素データの他の例と、各画素との対応を示す図である。
【主要部分の符号の説明】
１ Ａ／Ｄ変換器
２ 制御回路
３ 画像データ処理回路
４ フレームメモリ
３１ ディザ処理回路
３２ 偽輪郭補正データ変換回路
【発明の属する技術分野】
本発明は、自発光表示器の駆動装置に関する。
【０００２】
【従来の技術】
自発光画像表示器としてのプラズマディスプレイパネルを階調表示させる方法として、１フレーム（フィールド）の表示期間を、Ｎビット表示データの各ビット桁の重み付けに対応した時間だけ発光するＮ個のサブフレーム（サブフィールド）に分割して表示する方法（いわゆるサブフィールド法）が知られている。
【０００３】
例えば、画素データが８ビットの場合には、１フレームの表示期間を重み付けの重い順に、ＳＦ８、ＳＦ７、ＳＦ６・・・、ＳＦ１なる８個のサブフレームに分割する。この際、各サブフレームＳＦ８〜ＳＦ１では、順に、１２８パルス、６４パルス、３２パルス、１６パルス、８パルス、４パルス、２パルス、１パルスの発光が行われる。これら８個のサブフレームによる発光により２５６階調の表示が為されるのである。
【０００４】
しかしながら、かかる階調表示方法では、サブフレームＳＦ８〜ＳＦ１の表示順番が固定であるため、例えば、平坦な映像でその階調レベルが１２８、６４等の如き２のｎ乗境界を横切る付近で、あたかも階調が失われた映像のような縞状の偽輪郭が視認され、表示品質を著しく損ねてしまうという問題がある。
そこで、例えば、特開平７−２７１３２５号公報において、重み付けの重いサブフレームを複数個に等分割して分離して配置し、発光時間（発光回数）が等しいサブフレームの発光順が異なる複数の発光パターンを用意しておき、画素毎にその発光パターンを変更すること（偽輪郭補正データ変換）により、偽輪郭を低減するようにした階調表示方法が提案されている。
【０００５】
ところが、かかる階調表示方法では、結果として１フレーム期間内のサブフレームの数が増加してしまう。又、画質を向上させるべく画素データのビット数を増やすと、１フレーム期間内のサブフレームの数は更に増加してしまう。
このように、１フレーム期間内のサブフレームの数が増加すると、プラズマディスプレイパネルを点灯発光させる為のアドレス期間が増大し、それ故に、発光期間としてのサスティン期間が相対的に短くなって最大輝度の低下を招く。
【０００６】
そこで、画素データのビット数（サブフレーム数）を減らして疑似中間表示を行うディザ処理を実施する。
かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現する。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数を夫々割り当てて加算する。
【０００７】
図１は、かかるディザ処理により画素データに加算されるディザ係数ａ〜ｄと、各画素との対応関係を示す図である。
例えば、第１行第１列の画素に対応した画素データにはディザ係数ａが加算され、第１行第２列の画素に対応した画素データにはディザ係数ｂが加算される。又、第２行第１列の画素に対応した画素データにはディザ係数ｃが加算され、第２行第２列の画素に対応した画素データにはディザ係数ｄが加算されるのである。
【０００８】
これらディザ係数ａ〜ｄなるディザパターンが、図１の破線にて示されるが如く、左右、上下に互いに隣接する４つの画素を１組とした画素データ毎に加算される。
次に、このディザ係数が加算された画素データ各々の上位６ビットを抽出し、これを表示パネルの駆動信号として用いる。
【０００９】
かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生し、６ビット階調表示レベルの４倍、すなわち、８ビット相当の中間調表示を実現出来るのである。
しかしながら、かかる図１の破線に示されるように、ディザ係数ａ〜ｄなるディザパターンが各画素に対応して常時加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なうという問題が発生した。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は、高画像品質を維持しつつ、疑似中間調表示及び偽輪郭補正を実施することが出来る自発光表示器の駆動装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記した目的を達成するために、本発明による自発光表示器の駆動装置は、映像信号に応じた画像を表示する自発光表示器の駆動装置であって、前記映像信号をサンプリングして前記自発光表示器の各画素に対応した画素データに変換するＡ／Ｄ変換器と、前記自発光表示器の画面上において隣接する複数の画素各々に対応した前記画素データに夫々異なるディザ係数を加算して得られたディザ加算画素データ各々の上位ビットをディザ処理画素データとして得るディザ処理回路と、前記ディザ処理画素データを第１変換テーブル又は第２変換テーブルに基づいて変換して偽輪郭補正画素データを得る偽輪郭補正データ変換回路と、前記偽輪郭補正画素データに基づいて前記自発光表示器における各画素の発光駆動を行う駆動手段と、前記ディザ処理回路において前記画素データに加算すべき前記ディザ係数を前記映像信号のフィールド毎に変更させると共に、前記ディザ処理回路にて加算された前記ディザ係数に応じて前記第１変換テーブル及び前記第２変換テーブルの内のいずれか一方の変換テーブルを前記偽輪郭補正データ変換回路にて用いる変換テーブルとして選出する制御回路と、を有する。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を図２以下の図面を参照しつつ説明する。
図２は、本発明による駆動装置を備えたプラズマディスプレイ装置の概略構成を示す図である。
図２において、Ａ／Ｄ変換器１は、入力された映像信号を、制御回路２から供給されてくる周波数：ｆＳなる第１クロック信号ＣＫ１に応じてサンプリングすることにより、１画素毎に対応したＮビットの画素データＤを得て、これを順次、画像データ処理回路３に供給する。
【００１３】
画像データ処理回路３は、制御回路２から供給されてくる周波数：（２・ｆＳ）なる第２クロック信号ＣＫ２、水平・垂直同期信号、及び選択信号に応じてデータ処理を遂行するディザ処理回路３１及び偽輪郭補正データ変換回路３２から構成されている。
これらディザ処理回路３１及び偽輪郭補正データ変換回路３２は、上記画素データＤに対して後述する処理を施すことにより、画素データのビット数を減らして疑似中間表示を実現し、かつ、偽輪郭を補償した画素データを生成し、これをフレームメモリ４に供給する。
【００１４】
フレームメモリ４は、上記制御回路２から供給されてくる第２クロック信号ＣＫ２のタイミング毎に、かかる画像データ処理回路３から出力されてくる画素データを順次書き込む。更に、フレームメモリ４は、この書き込まれた画素データを第２クロック信号ＣＫ２のタイミングに応じて読み出し、これを画素駆動データとして列電極ドライバ６に供給する。
【００１５】
制御回路２は、上述した如き第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２を発生する。更に、かかる第１クロック信号ＣＫ１の１周期毎に論理値「１」及び「０」状態を繰り返す選択信号を生成しこれを上記偽輪郭補正データ変換回路３２に供給する。更に、制御回路２は、入力された映像信号から水平及び垂直同期信号を抽出し、これを上記ディザ処理回路３１に供給する。更に、制御回路２は、上記水平及び垂直同期信号に応じたリセットタイミング信号、走査タイミング信号、維持タイミング信号、及び消去タイミング信号を発生して行電極ドライバ５に供給する。
【００１６】
行電極ドライバ５は、これら各種のタイミング信号に応じて、残留電荷量を初期化するためのリセットパルス、画素データを書き込むための走査パルス、放電発光状態を維持するための維持パルス、放電発光を停止させるための消去パルスを発生し、これらをＰＤＰ（プラズマディスプレイパネル）１０の行電極対２０１〜行電極対２０ｎに印加する。この際、上記走査パルスは、順次走査にて行電極対２０１から２０ｎへと印加されて行く。
【００１７】
列電極ドライバ６は、上記フレームメモリ４から読み出されてくる１フレーム分の画素駆動データを同一重み付け桁のビット毎に分離し、そのビットの論理値「１」及び「０」夫々に対応した電圧値を有する画素データパルスを発生してＰＤＰ１０の列電極３０１〜３０ｍに印加する。
ＰＤＰ１０は、列電極ドライバ６から画素データパルスが印加されている間に行電極ドライバ５から走査パルスが印加されると、この印加された画素データパルスに対応した電荷がＰＤＰ１０に書き込まれる。この際、例えば論理「１」に対応した画素データパルスが印加された列電極と、走査パルスが印加された行電極対との交差部に発光が生じる。
【００１８】
尚、かかる交差部の各々が、図３に示されるが如きＰＤＰ１０の画面上における画素Ｇ１１〜Ｇｎｍ夫々に相当する。
その後、行電極ドライバ５から維持パルスが印加されると、この維持パルスが印加されるパルス数に応じた時間だけ上記の発光状態が維持される。視覚上においては、かかる発光状態が維持されている時間に応じた輝度が感じられる。
【００１９】
次に、上記画像データ処理回路３の動作について、図４〜図７に示される内部動作波形を参照しつつ説明する。
図８は、かかる画像データ処理回路３におけるディザ処理回路３１の内部構成を示す図である。
図８において、映像信号に対応した各画素毎のＮビット画素データＤは、第１クロック信号ＣＫ１毎に順次、加算器３２０に供給される。この際、かかる映像信号は飛越走査にて生成されたものである。従って、図３に示されるＰＤＰ１０の画素群の内、先ず、奇数行の画素群に対応した画素データが供給され、その後、偶数行の画素群に対応した画素データが供給される。
【００２０】
例えば、図４に示されるように、図３の第１行目の画素Ｇ１１〜Ｇ１ｍ夫々に対応した画素データＤ１１〜Ｄ１ｍが供給された後には、次の奇数行である第３行目の画素Ｇ３１〜Ｇ３ｍ夫々に対応した画素データＤ３１〜Ｄ３ｍが供給されるのである。同様にして順次、奇数行に対応した画素データが供給される（第１フィールド）。かかる第１フィールドにて、最終奇数行の画素Ｇｎ１〜Ｇｎｍ夫々に対応した画素データＤｎ１〜Ｄｎｍが供給されると、次に、図５に示されるが如く、最初の偶数行である画素Ｇ２１〜Ｇ２ｍ夫々に対応した画素データＤ２１〜Ｄ２ｍが供給され、順次、偶数行に対応した画素データが供給される（第２フィールド）。かかる第２フィールドにて、最終偶数行に対応した画素データＤ（ｎ−１）１〜Ｄｎｍが供給されると、再び奇数行に対応した画素データが供給され（第３フィールド）、次に、偶数行に対応した画素データが供給されるのである（第４フィールド）。
【００２１】
ディザ発生回路３１０は、図４に示されるが如き第１フィールドにおいては、第２クロック信号ＣＫ２毎にディザ係数ａ、ディザ係数ｃ、ディザ係数ｂ、ディザ係数ｄを循環して繰り返し発生し、これを加算器３２０に供給する。又、ディザ発生回路３１０は、次の第２フィールド及びその次の第３フィールドにおいては、図５及び図６に示されるように、ディザ係数ｄ、ディザ係数ｂ、ディザ係数ｃ、ディザ係数ａを循環して繰り返し発生し、これを加算器３２０に供給する。又、ディザ発生回路３１０は、図７に示されるが如き、第４フィールドにおいては、第２クロック信号ＣＫ２毎にディザ係数ａ、ディザ係数ｃ、ディザ係数ｂ、ディザ係数ｄを循環して繰り返し発生し、これを加算器３２０に供給する。
【００２２】
ディザ発生回路３１０は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドにおいてのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
加算器３２０は、Ａ／Ｄ変換器１から順次供給されてくる画素データＤに、上述の如きディザ係数を図４〜図７に示されるように逐次加算し、この際得られたディザ加算画素データを上位ビット抽出回路３３０に供給する。
【００２３】
すなわち、一つの画素データに対して２つの異なるディザ係数が夫々加算され、新たに２つのディザ加算画素データが生成されるのである。
上位ビット抽出回路３３０は、かかるディザ加算画素データの上位Ｍビット分までを抽出し、これをディザ処理画素データＺとして、後段の偽輪郭補正データ変換回路３２に供給する。
【００２４】
図９は、かかる偽輪郭補正データ変換回路３２の内部構成を示す図である。
図９において、第１変換回路３２１は、上記ディザ処理回路３１から供給されてくる例えば６ビットのディザ処理画素データＺを、図１０及び図１１に示されるが如き第１モード変換テーブルに基づいて８ビットの画素データに変換し、これを偽輪郭補正画素データＡＺとしてセレクタ３２２に供給する。一方、第２変換回路３２３は、上記ディザ処理回路３１から供給されてくる例えば６ビットのディザ処理画素データＺを、図１０及び図１１に示されるが如き第２モード変換テーブルに基づいて８ビットの画素データに変換し、これを偽輪郭補正画素データＢＺとしてセレクタ３２２に供給する。
【００２５】
尚、かかる図１０及び図１１に示される偽輪郭補正画素データＡＺ（ＢＺ）の各ビットにおける論理値「０」は非発光、論理値「１」は発光を指定するものであり、その１フレーム期間中における発光期間は、図１２の発光期間フォーマットに従っている。
例えば、かかる偽輪郭補正画素データＡＺのビット７は、図１２のサブフレームＳＦ４での発光に対応しており、その論理値が「１」である場合に、期間”８”だけ発光を行う。又、ビット６は、サブフレームＳＦ６１での発光に対応しており、その論理値が「１」である場合に、期間”１６”だけ発光を行う。又、ビット５は、サブフレームＳＦ２での発光に対応しており、その論理値が「１」である場合に、期間”２”だけ発光を行う。又、ビット４は、サブフレームＳＦ５１での発光に対応しており、その論理値が「１」である場合に、期間”８”だけ発光を行う。又、ビット３は、サブフレームＳＦ３での発光に対応しており、その論理値が「１」である場合に、期間”４”だけ発光を行う。又、ビット２は、サブフレームＳＦ１での発光に対応しており、その論理値が「１」である場合に、期間”１”だけ発光を行う。又、ビット１は、サブフレームＳＦ６２での発光に対応しており、その論理値が「１」である場合に、期間”１６”だけ発光を行う。更に、ビット０は、サブフレームＳＦ５２での発光に対応しており、その論理値が「１」である場合に、期間”８”だけ発光を行う。かかるＳＦ１〜ＳＦ６による発光期間の総和が輝度レベルに相当するのである。
【００２６】
この際、重み付けの重いサブフレームであるサブフレームＳＦ６（発光期間”３２”に相当）については、各々が発光期間”１６”であるサブフレームＳＦ６１及びＳＦ６２に分割して配置する。更に、重み付けの重いサブフレームであるサブフレームＳＦ５（発光期間”１６”に相当）については、各々が発光期間”８”であるサブフレームＳＦ５１及びＳＦ５２に分割して配置する。ここで、１フレーム期間内での総発光期間が等しく、かつ発光期間が等しいサブフレームでの発光実施位置が互いに異なる２つの変換パターンを、第１モード変換テーブル及び第２モード変換テーブルにて用意して偽輪郭の低減を計るのである。
【００２７】
例えば、図１０及び図１１において、輝度レベル１６に相当する偽輪郭補正画素データＡＺによれば、図１２に示されるサブフレームＳＦ４及びＳＦ５１の位置で夫々期間”８”の発光が実施されるが、輝度レベル１６に相当する偽輪郭補正画素データＢＺでは、サブフレームＳＦ５１及びＳＦ５２の位置で夫々期間”８”の発光が実施されるのである。
【００２８】
このように、輝度レベルが同一であっても、隣接する画素間において、１フレーム期間中にて発光を生じさせる位置をずらすことにより、偽輪郭を低減するのである。尚、上記第１変換回路３２１及び第２変換回路３２３によるデータ変換は、上記第２クロック信号ＣＫ２に同期して実行される。
セレクタ３２２は、かかる第１変換回路３２１から供給された偽輪郭補正画素データＡＺ、及び第２変換回路３２３から供給された偽輪郭補正画素データＢＺの内、制御回路２から供給された選択信号の信号論理値に応じた方を選択して出力する。
【００２９】
図４〜図７においては、選択信号の信号論理値が「０」である場合には、第１変換回路３２１からの偽輪郭補正画素データＡＺを選択して出力する一方、選択信号の信号論理値が「１」である場合には、第２変換回路３２３からの偽輪郭補正画素データＢＺを選択して出力する。
画像データ処理回路３は、図４〜図７に示されるように、一つの画素データＤに対して２つの異なる画素データ処理を行うことにより、ディザ処理及び偽輪郭補償の為された画像処理画素データを生成すると共に、その供給された画素データのフィールドとは異なる他のフィールドに対応した補間画素データを生成する。すなわち、上記第１及び第３フィールドの如き奇数フィールドにおいては、供給された奇数フィールドに対応した画素データに基づいて、上述した如き画素データ処理を施すことにより、偶数フィールドに対応した画素データを補間生成するのである。一方、上記第２及び第４フィールドの如き偶数フィールドにおいては、供給された偶数フィールドに対応した画素データに基づいて、上述した如き画素データ処理を施すことにより、奇数フィールドに対応した画素データを補間生成するのである。
【００３０】
例えば、図４に示されるが如き第１フィールドにおいては、第１行第１列の画素データＤ１１に対し、異なる２つのディザ処理及び偽輪郭補償を実施することによりこの第１行第１列の画素に対応した画像処理画素データとして偽輪郭補正画素データＡＺ（Ｄ１１＋ａ）を生成すると共に、第２行第１列に対応した補間画素データとして偽輪郭補正画素データＢＺ（Ｄ１１＋ｃ）を生成する。又、第１行第２列の画素データＤ１２に対し、異なる２つのディザ処理及び偽輪郭補償を実施することによりこの第１行第２列の画素に対応した画像処理画素データとして偽輪郭補正画素データＢＺ（Ｄ１２＋ｂ）を生成すると共に、第２行第２列に対応した補間画素データとして偽輪郭補正画素データＡＺ（Ｄ１２＋ｄ）を生成する。
【００３１】
フレームメモリ４は、これら画像処理画素データ及び補間画素データを、図３に示されるが如きＰＤＰ１０における画面上の第１行〜第ｎ行各々に対応させて順次書き込む。ここで、かかる第ｎ行までの画素データ、すなわち画面１フレーム分の画素データを書き込んだら、フレームメモリ４は、この書き込んだ画素データを、第１行に対応するものから順に読み出しこれを画素駆動データとして列電極ドライバ６に供給する。
【００３２】
かかる図４に示されるが如き第１フィールドの動作により、例えば、図１３（ａ）に示されるように、第１行第１列の画素Ｇ１１では偽輪郭補正画素データＡＺ（Ｄ１１＋ａ）に基づいた発光、第１行第２列の画素Ｇ１２では偽輪郭補正画素データＢＺ（Ｄ１２＋ｂ）に基づいた発光、第２行第１列の画素Ｇ２１では偽輪郭補正画素データＢＺ（Ｄ１１＋ｃ）に基づいた発光、第２行第２列の画素Ｇ２２では偽輪郭補正画素データＡＺ（Ｄ１２＋ｄ）に基づいた発光が夫々生じるのである。
【００３３】
次に、画像データ処理回路３は、図５に示されるが如き第２フィールドにおいて、第２行第１列の画素データＤ２１に基づいて、この第２行第１列の画素に対応した画像処理画素データとして偽輪郭補正画素データＡＺ（Ｄ２１＋ｄ）を生成すると共に、第１行第１列に対応した補間画素データとして偽輪郭補正画素データＢＺ（Ｄ２１＋ｂ）を生成する。又、第２行第２列の画素データＤ２２に基づいて、この第２行第２列の画素に対応した画像処理画素データとして偽輪郭補正画素データＢＺ（Ｄ２２＋ｃ）を生成すると共に、第１行第２列に対応した補間画素データとして偽輪郭補正画素データＡＺ（Ｄ２２＋ａ）を生成するのである。
【００３４】
フレームメモリ４は、これら画像処理画素データ及び補間画素データを、図３に示されるが如きＰＤＰ１０における画面上の第１行〜第ｎ行各々に対応させて順次書き込む。ここで、かかる第ｎ行までの画素データ、すなわち画面１フレーム分の画素データを書き込んだら、フレームメモリ４は、この書き込んだ画素データを、第１行に対応するものから順に読み出しこれを画素駆動データとして列電極ドライバ６に供給する。
【００３５】
かかる図５に示されるが如き第２フィールドの動作により、例えば、図１３（ｂ）に示されるように、第１行第１列の画素Ｇ１１では偽輪郭補正画素データＢＺ（Ｄ２１＋ｂ）に基づいた発光、第１行第２列の画素Ｇ１２では偽輪郭補正画素データＡＺ（Ｄ２２＋ａ）に基づいた発光、第２行第１列の画素Ｇ２１では偽輪郭補正画素データＡＺ（Ｄ２１＋ｄ）に基づいた発光、第２行第２列の画素Ｇ２２では偽輪郭補正画素データＢＺ（Ｄ２２＋ｃ）に基づいた発光が夫々生じるのである。
【００３６】
次に、画像データ処理回路３は、図６に示されるが如き第３フィールドにおいて、第１行第１列の画素データＤ１１に基づいて、この第１行第１列の画素に対応した画像処理画素データとして偽輪郭補正画素データＡＺ（Ｄ１１＋ｄ）を生成すると共に、第２行第１列に対応した補間画素データとして偽輪郭補正画素データＢＺ（Ｄ１１＋ｂ）を生成する。又、第１行第２列の画素データＤ１２に基づいて、この第１行第２列の画素に対応した画像処理画素データとして偽輪郭補正画素データＢＺ（Ｄ１２＋ｃ）を生成すると共に、第２行第２列に対応した補間画素データとして偽輪郭補正画素データＡＺ（Ｄ１２＋ａ）を生成する。
【００３７】
フレームメモリ４は、これら画像処理画素データ及び補間画素データを、図３に示されるが如きＰＤＰ１０における画面上の第１行〜第ｎ行各々に対応させて順次書き込む。ここで、かかる第ｎ行までの画素データ、すなわち画面１フレーム分の画素データを書き込んだら、フレームメモリ４は、この書き込んだ画素データを、第１行に対応するものから順に読み出しこれを画素駆動データとして列電極ドライバ６に供給する。
【００３８】
かかる図６に示されるが如き第３フィールドの動作により、例えば、図１３（ｃ）に示されるように、第１行第１列の画素Ｇ１１では偽輪郭補正画素データＡＺ（Ｄ１１＋ｄ）に基づいた発光、第１行第２列の画素Ｇ１２では偽輪郭補正画素データＢＺ（Ｄ１２＋ｃ）に基づいた発光、第２行第１列の画素Ｇ２１では偽輪郭補正画素データＢＺ（Ｄ１１＋ｂ）に基づいた発光、第２行第２列の画素Ｇ２２では偽輪郭補正画素データＡＺ（Ｄ１２＋ａ）に基づいた発光が夫々生じるのである。
【００３９】
次に、画像データ処理回路３は、図７に示されるが如き第４フィールドにおいて、第２行第１列の画素データＤ２１に基づいて、この第２行第１列の画素に対応した画像処理画素データとして偽輪郭補正画素データＡＺ（Ｄ２１＋ａ）を生成すると共に、第１行第１列に対応した補間画素データとして偽輪郭補正画素データＢＺ（Ｄ２１＋ｃ）を生成する。又、第２行第２列の画素データＤ２２に基づいて、この第２行第２列の画素に対応した画像処理画素データとして偽輪郭補正画素データＢＺ（Ｄ２２＋ｂ）を生成すると共に、第１行第２列に対応した補間画素データとして偽輪郭補正画素データＡＺ（Ｄ２２＋ｄ）を生成するのである。
【００４０】
フレームメモリ４は、これら画像処理画素データ及び補間画素データを、図３に示されるが如きＰＤＰ１０における画面上の第１行〜第ｎ行各々に対応させて順次書き込む。ここで、かかる第ｎ行までの画素データ、すなわち画面１フレーム分の画素データを書き込んだら、フレームメモリ４は、この書き込んだ画素データを、第１行に対応するものから順に読み出しこれを画素駆動データとして列電極ドライバ６に供給する。
【００４１】
かかる図７に示されるが如き第４フィールドの動作により、例えば、図１３（ｄ）に示されるように、第１行第１列の画素Ｇ１１では偽輪郭補正画素データＢＺ（Ｄ２１＋ｃ）に基づいた発光、第１行第２列の画素Ｇ１２では偽輪郭補正画素データＡＺ（Ｄ２２＋ｄ）に基づいた発光、第２行第１列の画素Ｇ２１では偽輪郭補正画素データＡＺ（Ｄ２１＋ａ）に基づいた発光、第２行第２列の画素Ｇ２２では偽輪郭補正画素データＢＺ（Ｄ２２＋ｂ）に基づいた発光が夫々生じるのである。
【００４２】
以上の如く、本発明による自発光表示器の駆動装置においては、上記図１３に示されるように、各画素に対応した画素データに加算すべきディザ係数をフィールド毎に変更して行くようにしている。
例えば、図１３に示されるように、画素Ｇ１１に対応した画素データＤ１１に加算すべきディザ係数は、
【数１】
第１フィールド：ディザ係数ａ
第２フィールド：ディザ係数ｂ
第３フィールド：ディザ係数ｄ
第４フィールド：ディザ係数ｃ
の如く各フィールド毎に変更されるのである。
【００４３】
このように、加算すべきディザ係数をフィールド毎に変更して行くと、目の積分効果により、ディザのパターンノイズが低減されるのである。
更に、本発明においては、この加算されるディザ係数と、偽輪郭補正データ変換回路３２における変換動作とを対応させるようにしている。
例えば、図１３においては、ディザ処理回路３１によって画素データＤにディザ係数ａが加算された場合、又はディザ係数ｄが加算された場合には、偽輪郭補正データ変換回路３２は、第１モード変換テーブルに基づいた変換動作を行って偽輪郭補正画素データＡＺを出力する。その一方、ディザ係数ｂが加算された場合、又はディザ係数ｃが加算された場合には、偽輪郭補正データ変換回路３２は、第２モード変換テーブルに基づいた変換動作を行って偽輪郭補正画素データＢＺを出力するのである。
【００４４】
これは、加算すべきディザ係数をフィールド毎に変更した場合に生じるフリッカを防止するためである。
すなわち、加算すべきディザ係数を図１３に示されるが如くフィールド毎に変更した際に、この加算するディザ係数と、偽輪郭補正データ変換回路３２での変換動作とを対応させていないと、各フィールド間での発光状態が不均一となり、フリッカが生じるのである。
【００４５】
例えば、図１４に示されるように、第１フィールド〜第４フィールドに亘って、画素データＤにディザ係数ａを加算して得られたディザ処理画素データＺの値が”１６”となり、その他のディザ係数ｂ〜ｄのいずれかを加算して得られたディザ処理画素データＺの値が ”１５”となる場合を想定する。
この際、第１フィールドにおける画素Ｇ１１、第２フィールドにおける画素Ｇ１２、第３フィールドにおける画素Ｇ２２、及び第４フィールドにおける画素Ｇ２１において、夫々、ディザ処理画素データＺの値が ”１６”となる。
【００４６】
ここで、かかる”１６”であるディザ処理画素データＺの値を、第１フィールド及び第３フィールドでは図１０に示される第１モード変換デーブルにて変換し、第２フィールド及び第４フィールドでは、第２モード変換デーブルにて変換する。
よって、この際、以下の如き偽輪郭補正画素データが得られる。
【００４７】
【数２】
第１フィールド：｛１００１００００｝
第２フィールド：｛０００１０００１｝
第３フィールド：｛１００１００００｝
第４フィールド：｛０００１０００１｝
図１５は、かかる偽輪郭補正画素データに基づいて生じる発光状態を示す図である。
【００４８】
図１５においては、斜線部が発光状態を示し、空白部が非発光状態を示すものである。かかる図１５に示されるが如く、第１フィールドと第２フィールドとの間には非発光となる状態が継続し、第２フィールドと第３フィールドとの間には発光状態が継続する。このように、各フィールド間で発光状態が不均一となるとフリッカが生じる場合がある。
【００４９】
本発明においては、加算するディザ係数と、偽輪郭補正データ変換回路３２での変換動作とを対応させることにより、このフリッカを防止している。
例えば、図１３に示されるように、ディザ係数ａを加算する場合、偽輪郭補正データ変換回路３２は、第１フィールド〜第４フィールドのいずれの状態においても第１モード変換デーブルにて変換を行うようにしている。
【００５０】
よって、この際、第１フィールド〜第４フィールドのいずれにおいても、
｛１００１００００｝なる偽輪郭補正画素データが得られる。
図１６は、かかる偽輪郭補正画素データに基づいて生じる発光状態を示す図である。
図１６に示されるが如く、本発明によれば各フィールド間での発光状態が均一となるので、上述した如きフリッカが生じないのである。
【００５１】
尚、上記実施例におけるディザ処理回路３１は、加算すべきディザ係数を図１３に示されるようにフィールド毎に変更しているが、かかる構成に限定されるものではない。例えば、ディザ係数ａ〜ｄを図１７に示されるように各フィールド毎に変更するような構成であっても良い。この際、かかる図１７に示される実施例においても、偽輪郭補正データ変換回路３２は、上述した如きフリッカ防止の為に、ディザ処理回路３１にて加算されたディザ係数に対応させて偽輪郭補正データ変換を行うようにしている。
【００５２】
【発明の効果】
上記したことから明らかな如く、本発明による駆動装置においては、自発光表示器の各画素に対応した画素データに対してディザ処理による疑似中間調表示、及び偽輪郭補正データ変換を行うにあたり、かかるディザ処理において加算すべきディザ係数をフィールド毎に変更する。更に、偽輪郭補正データ変換では、上記ディザ処理において加算されたディザ係数に対応した偽輪郭補正データ変換を行う構成にしている。
【００５３】
よって、本発明によれば、ディザパターンによるノイズを防止して高画像品質を維持しつつ、疑似中間調表示及び偽輪郭補正を実施することが可能となるのである。
【図面の簡単な説明】
【図１】画素毎に対応して加算されるディザ係数の状態を示す図である。
【図２】本発明による駆動装置を備えたプラズマディスプレイの概略構成を示す図である。
【図３】画面上における各画素の位置を示す図である。
【図４】第１フィールドにおける画像データ処理回路３の内部動作波形を示す図である。
【図５】第２フィールドにおける画像データ処理回路３の内部動作波形を示す図である。
【図６】第３フィールドにおける画像データ処理回路３の内部動作波形を示す図である。
【図７】第４フィールドにおける画像データ処理回路３の内部動作波形を示す図である。
【図８】ディザ処理回路３１の内部構成を示す図である。
【図９】偽輪郭補正データ変換回路３２の内部構成を示す図である。
【図１０】偽輪郭補正データ変換回路３２における第１及び第２モード変換テーブルの一例を示す図である。
【図１１】偽輪郭補正データ変換回路３２における第１及び第２モード変換テーブルの一例を示す図である。
【図１２】サブフレームによる発光期間フォーマットを示す図である。
【図１３】本発明による画像データ処理回路３にて生成される偽輪郭補正画素データの一例と各画素との対応を示す図である。
【図１４】フリッカが発生する際の動作を説明する為の図である。
【図１５】フリッカ発生時の発光状態の一例を示す図である。
【図１６】本発明による発光状態の一例を示す図である。
【図１７】本発明による画像データ処理回路３にて生成される偽輪郭補正画素データの他の例と、各画素との対応を示す図である。
【主要部分の符号の説明】
１ Ａ／Ｄ変換器
２ 制御回路
３ 画像データ処理回路
４ フレームメモリ
３１ ディザ処理回路
３２ 偽輪郭補正データ変換回路
Claims (4)
- 映像信号に応じた画像を表示する自発光表示器の駆動装置であって、
前記映像信号をサンプリングして前記自発光表示器の各画素に対応した画素データに変換するＡ／Ｄ変換器と、
前記自発光表示器の画面上において隣接する複数の画素各々に対応した前記画素データに夫々異なるディザ係数を加算して得られたディザ加算画素データ各々の上位ビットをディザ処理画素データとして得るディザ処理回路と、
前記ディザ処理画素データを第１変換テーブル又は第２変換テーブルに基づいて変換して偽輪郭補正画素データを得る偽輪郭補正データ変換回路と、
前記偽輪郭補正画素データに基づいて前記自発光表示器における各画素の発光駆動を行う駆動手段と、
前記ディザ処理回路において前記画素データに加算すべき前記ディザ係数を前記映像信号のフィールド毎に変更させると共に、前記ディザ処理回路にて加算された前記ディザ係数に応じて前記第１変換テーブル及び前記第２変換テーブルの内のいずれか一方の変換テーブルを前記偽輪郭補正データ変換回路にて用いる変換テーブルとして選出する制御回路と、を有することを特徴とする自発光表示器の駆動装置。 - 前記駆動手段は、１フレームを前記画素駆動データの各ビット桁に対応した発光期間を有する複数のサブフレームに分割し更に重み付けの重いビット桁に対応するサブフレームを複数のサブフレームに分割して配置し、前記画素駆動データに応じたサブフレームにおいてのみ前記自発光表示器の画素を発光せしめるものであり、
前記第１及び第２変換テーブル各々は、発光期間が等しいサブフレームでの発光実施位置が互いに異なる位置となるように前記偽輪郭補正画素データのビットパターンを変換する変換パターンであることを特徴とする請求項１記載の自発光表示器の駆動装置。 - 前記ディザ処理回路は、前記自発光表示器の画面上において隣接する４つの画素各々に対応した４つの画素データ各々に第１ディザ係数、第２ディザ係数、第３ディザ係数、及び第４ディザ係数を夫々加算するものであり、
前記制御回路は、前記映像信号のフィールド毎に前記４つの画素データ各々に加算すべき前記第１ディザ係数、第２ディザ係数、第３ディザ係数、及び第４ディザ係数の組み合わせを変更して行くことを特徴とする請求項１記載の自発光表示器の駆動装置。 - 前記映像信号は飛越走査方式の映像信号であり、
前記映像信号における奇数フィールドと偶数フィールドとで前記４つの画素データ各々に加算すべき前記第１〜第４ディザ係数の組み合わせ方を異ならせたことを特徴とする請求項３記載の自発光表示器の駆動装置。
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