JP2001013482A

JP2001013482A - マトリクス表示装置およびプラズマアドレス表示装置

Info

Publication number: JP2001013482A
Application number: JP2000058724A
Authority: JP
Inventors: Hiroshi Ito; 寛伊藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-04-28
Filing date: 2000-03-03
Publication date: 2001-01-19
Also published as: US6489938B1

Abstract

(57)【要約】【課題】映像データ間の干渉を抑制したマトリクス表
示装置およびプラズマアドレス表示装置を提供する。【解決手段】マトリクス表示装置１００の複数の画素
１０１の内の任意の第１画素は、連続する複数の行をそ
れぞれが有する複数の行グループのいずれか１つに属す
る。信号生成供給回路１０５は、第１画素が表示すべき
第１映像データと、第１画素と同じ行グループＲＧに属
し、第１画素と同じ列に属し、且つ第１画素と異なる行
に属する第２画素が表示すべき第２映像データとを変数
として含み、少なくとも第１画素と第２画素との相対配
置関係に依存する、予め決められた補正関数に基づい
て、第１映像データを補正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマトリクス表示装置
に関し、特に、プラズマアドレス表示装置に関する。

【０００２】

【従来の技術】従来より、画像表示装置の１つとして、
表示セル及びプラズマセルを重ねたフラットパネルと、
信号回路及び垂直走査回路等の周辺回路とを有するプラ
ズマアドレス表示装置が存在する。従来のプラズマアド
レス表示装置は、例えば特開平１−２１７３９６号公報
に記載されている。

【０００３】図２２は、従来のプラズマアドレス表示装
置のパネルの構造を示す。図２２に示すように、表示セ
ル１とプラズマセル２は、マイクロシート３を介して重
ねられたフラットパネル構造を有している。プラズマセ
ル２は、行状に配列されたプラズマ放電チャネル５と下
側のガラス基板４を備えており、線順次でプラズマ放電
を発生させて走査を行う。プラズマ放電チャネル５は、
行状の空間を形成するバリアリブ６と、ガラス基板４の
内側表面に形成されるストライプ状のアノード電極
（Ａ）７と、カソード電極（Ｋ）８とを備えており、空
間内はイオン化可能なガスが封入されている。一方、表
示セル１において、上側のガラス基板９とマイクロシー
ト３との間に、表示媒体である液晶１０が保持されてい
る。ガラス基板９の内側表面には、ストライプ状のカラ
ーフィルタ１２及びデータ電極（Ｐ）１１がプラズマ放
電チャネル５と交差するように形成されている。ストラ
イプ状のカラーフィルタ１２及びデータ電極（Ｐ）１１
が、プラズマ放電チャネル５とマトリクス状に交差した
部分に個々の画素が規定される。

【０００４】次に、図２２のプラズマアドレス表示装置
の動作を図２３を参照して説明する。図２３は、図２２
のプラズマアドレス表示装置の一部を示している。放電
パルスが印加されて、プラズマ放電チャネル５にプラズ
マ放電が発生すると、プラズマ放電チャネル５の内部は
略アノード電位に維持される。等価回路では、放電チャ
ネル５内のマイクロシート３の面に仮想電極２０が形成
され、スイッチ２１がオンとなる。パルス印加回路２２
は、データ電極１１とアノード電極７との間に“映像デ
ータを印加する回路である。パルス印加回路２２がプラ
ズマ放電の発生と同時に映像データを印加すると、マイ
クロシート３を介して各画素の液晶１１に映像データが
書き込まれる。プラズマ放電が終了すると、スイッチ２
１がオフとなって放電チャネル５はフローティングとな
り、書き込まれた映像データが各画素に保持される。保
持された映像データに応じて、液晶の透過率は変化す
る。

【０００５】上述したプラズマアドレス表示装置におい
て高解像度化を図る場合には、水平方向（行方向）及び
垂直方向（列方向）において、各々構造物を微細化する
必要がある。垂直方向の高解像度化に注目した場合、行
状に並ぶプラズマ放電チャネルの幅を狭くする必要があ
る。しかし、バリアリブの幅を極端に薄くすることは製
造技術の面や機械的強度の面から難しい。バリアリブの
幅を一定のままバリアリブの配列ピッチを狭くすると、
開口率の低下を招く。またこの場合、バリアリブが有す
る高さ寸法は斜めから入射する光を遮ってしまうため視
野角が狭くなる。

【０００６】本願発明者は他の者とともに、プラズマア
ドレス表示装置の高解像度化の一手法を提案した（特願
平１０-２５３１４５号）。この手法は、バリアリブの
幅や配列ピッチをそのままに、プラズマアドレス表示装
置の垂直解像度を向上させるものである。

【０００７】図２４は、上述した本発明者らによる特願
平１０−２５３１４５号に記載されたプラズマアドレス
表示装置のパネルの構造を示す。図２４に示すプラズマ
アドレス表示装置のパネルの構造が、図２２に示すプラ
ズマアドレス表示装置のパネルの構造と異なる点は、行
状に並ぶプラズマ放電用電極にある。プラズマ放電用電
極は、走査電極（Ｓ）１３として、バリアリブ６の直下
と、２つのバリアリブ６の間とに配置されている。

【０００８】図２５（ａ）および図２５（ｂ）を参照し
て、プラズマアドレス表示装置の動作を説明する。図２
５（ａ）は特開平１−２１７３９６号公報のプラズマア
ドレス表示装置（従来）の映像データの書き込み動作を
示し、図２５（ｂ）は本発明者らが提案している高精細
なプラズマアドレス表示装置（上記特願平１０−２５３
１４５号）に対して従来の駆動方法を採用した場合の映
像データの書き込み動作を示している。なお、図２５に
おいてＴ１１〜Ｔ１Ｅ、Ｔ２１〜Ｔ２Ｅはタイミングを
示し、Ｄ１１〜Ｄ１３、Ｄ２１〜Ｄ２６は映像データを
示している。

【０００９】図２５（ａ）により示される動作は以下の
通りである。まず、タイミングＴ１１に、カソードＫ１
に放電パルスを印加し、Ａ１、Ｋ１からなるプラズマ放
電チャネルに映像データＤ１１を書き込み、これを保持
する。次の走査期間であるタイミングＴ１２には、Ｋ２
に放電パルスを印加し、Ａ２、Ｋ２からなるプラズマ放
電チャネルに映像データＤ１２を書き込み、これを保持
する。次の走査期間であるタイミングＴ１３にも、前記
と同様に映像データＤ１３を書き込む。タイミングＴ１
１〜Ｔ１３の一連の処理により、Ｔ１Ｅに示すように、
所定のプラズマ放電チャネルに所定の映像データが書き
込まれる。なお、図２５（ａ）より明らかであるよう
に、１つのプラズマ放電チャネルにつき、書き込まれる
映像データは１つである。

【００１０】一方、図２５（ｂ）により示される動作は
以下の通りである。まず、タイミングＴ２１に、走査電
極Ｓ１を選択して放電パルスを印加し、Ｓ１とその両隣
に位置する走査電極との間、すなわちＳ０−Ｓ１間とＳ
１−Ｓ２間に放電を発生させて映像データＤ２１を書き
込み、これを保持する。次の走査期間であるタイミング
Ｔ２２に、走査電極Ｓ２を選択して放電パルスを印加
し、Ｓ１とその両隣に位置する走査電極との間、すなわ
ちバリアリブ６をはさんだＳ１−Ｓ２間とＳ２−Ｓ３間
に放電を発生させて映像データＤ２２を書き込み、これ
を保持する。ここで、走査電極Ｓ１−Ｓ２間に書き込ま
れる映像データに注目すると、タイミングＴ２１に一旦
書き込まれた映像データＤ２１は、タイミングＴ２２に
映像データＤ２２に書き直されている。同様に、タイミ
ングＴ２３、Ｔ２４、Ｔ２５、Ｔ２６に、各々走査電極
Ｓ３、Ｓ４、Ｓ５、Ｓ６を選択して放電パルスを印加
し、各映像データＤ２３、Ｄ２４、Ｄ２５、Ｄ２６を書
き込み、これらを保持する。タイミングＴ２１〜Ｔ２６
の一連の処理により、Ｔ２Ｅに示すように、所定のプラ
ズマ放電チャネルに所定の映像データが書き込まれる。
図２５（ｂ）から明らかであるように、図２４のプラズ
マアドレス表示装置は、１つのプラズマ放電チャネルに
ついて書き込まれる映像データの数を２つにすることに
より、バリアリブの配列ピッチやリブ幅等の構造を変更
せずに、プラズマアドレス表示装置の垂直解像度を図２
５（ａ）に比べて改善している。

【００１１】図２６は、図２４のプラズマアドレス表示
装置２００の全体の構成を示す。図２６に示すように、
プラズマアドレス表示装置２００は、パネル２０１、信
号回路２０２、垂直走査回路２０３、制御回路２０４、
入力端子群２０６、同期分離回路２０７、システムマイ
コン２０８、及び垂直補償回路２１０を備えている。パ
ネル２０１は、行状に配した走査電極Ｓ１〜Ｓｎを有す
るプラズマセルと、データ電極Ｐ１〜Ｐｍを有する表示
セルとを互いに重ねたフラットパネル構造である。走査
電極Ｓ１〜Ｓｎとデータ電極Ｐ１〜Ｐｍの交点に画素２
０５が規定される。同期分離回路２０７は、入力端子群
２０６から入力される映像データから、水平同期信号及
び垂直同期信号を抽出し、各種タイミング信号を、制御
回路２０４及びシステムマイコン２０８に供給する。シ
ステムマイコン２０８は、パネル２０１に映像データを
表示したときの表示位相の管理を行う。制御回路２０４
は、信号回路２０２と垂直走査回路２０３の同期制御を
行う。垂直走査回路２０３は、走査電極Ｓ１〜Ｓｎに線
順次で放電パルスを印加して走査を行う。信号回路２０
２は、垂直走査回路２０３の走査に同期してデータ電極
Ｐ１〜Ｐｍに映像データを供給する。垂直補償回路２１
０は、映像データの垂直高域成分の補償を行う。

【００１２】図２７は、図２６の垂直補償回路２１０の
詳細なブロック図である。また、図２８は、垂直補償回
路２１０の動作を説明するための模式図である。図２７
の垂直補償回路においては、ラインメモリ３２、３３を
参照して、走査期間単位に遅延した信号を得る。ライン
メモリ３２、３３から得られた信号について演算を行
い、ゲイン回路３９によってゲイン調整した後に、加算
器４０により現信号Ｗ２に加える。

【００１３】図２７の垂直補償回路の動作を図２８を参
照して説明する。図２８の（ａ）は、映像レベル５０の
画素ｕ１〜ｕ４と、映像レベル１５０の画素ｕ５〜ｕ８
が１走査線期間単位で並んでいる状態を示している。画
素ｕ４が現信号、つまり注目画素である場合、図２７に
おいてＷ２がｕ４、Ｗ３がｕ３、Ｗ１がｕ５になる。図
２８は、映像データにおいて、ｕ３＝５０、ｕ４＝５
０、ｕ５＝１５０であると仮定した場合の例である。

【００１４】図２７のラインメモリ３２、３３から得ら
れた信号について、乗算器３４、３６により−１／４の
乗算を行い、乗算器３５により１／２の乗算を行う。乗
算器３４、３５、３６それぞれの乗算結果は、加算器３
７、３８により加算される。加算器３８の出力Ｗ４は、
−２５と求まる。ゲイン回路３９における演算量は、プ
ラズマアドレス表示装置の観察者の好みによって変わ
り、一概に最適値は決まらないのであるが、多くの場合
０〜１の間の演算量が用いられる。ここでは、演算量が
１／５であると仮定すると、ゲイン回路３９が出力する
Ｗ５は−５となる。このＷ５と、現信号のＷ２との加算
を加算器４０で行う。その結果、Ｗ６は４５となる。同
様に、画素ｕ５を現信号とすると、その前後の画素との
演算から、Ｗ６＝１５５となる。画素ｕ６など、前後の
画素のデータが同じであり、映像的に変化のない平坦な
場合には、演算結果はＷ６＝１５０となり、補償は行わ
れない。

【００１５】図２８（ｂ）は、画像データに垂直補償回
路により補償がなされた結果を示す。図２８（ｂ）より
明らかであるように、画素ｕ４とｕ５との間のような、
画素レベルの変化点である映像のエッジ部分において、
補償信号が付加されて強調されている。

【００１６】

【発明が解決しようとする課題】図２４に示した、本発
明者らによる高精細プラズマアドレス表示装置において
は、同一プラズマ放電チャネル内の映像データが互いに
干渉し合う現象が発生する。例えば、図２５（ｂ）のタ
イミングＴ２Ｅにおいて、Ｄ２１とＤ２２や、Ｄ２３と
Ｄ２４が互いに干渉する。これは、Ｄ２１とＤ２２、Ｄ
２３とＤ２４の間にバリアリブが存在しないことに起因
する。

【００１７】図２９は、図２４のプラズマアドレス表示
装置に映像データを表示した状態の模式図である。図２
４のプラズマアドレス表示装置における映像データ間の
干渉を、図２９を参照して説明する。図２９は、走査線
８ライン分（Ｌ１〜Ｌ８）、画素１０画素分（Ｘ１〜Ｘ
１０）の領域に、白地に例えば文字のような黒線が表示
されている状態を模式的に表している。図２９（ａ）に
示すように映像データを書き込んで表示しようとする場
合、映像データ間にバリアリブが存在しないため、同一
プラズマ放電チャネル内の走査線の映像データが垂直方
向に互いに影響を及ぼし合う。すなわち、白い映像デー
タの輝度が落ちて暗くなり、逆に黒い映像データは輝度
が上がる。その結果、図２９（ｂ）に示すように、同一
プラズマ放電チャネル内で白黒の変化のある箇所、例え
ば（Ｌ５、Ｘ６）の交点に位置する画素と（Ｌ６、Ｄ
６）の交点に位置する画素とが、互いに干渉しあって、
本来の映像データが変化してしまい、表示画像の鮮鋭度
の低下や、エッジがにじむなどの画質劣化として観察者
に不快感を与えることがある。

【００１８】垂直補償回路２１０によっては、この干渉
による妨害の改善はできない。逆に、垂直エッジ信号の
補償処理は干渉による妨害を助長する方向に働くため、
垂直補償処理によって、より妨害が目立つようになる。
つまり、干渉の影響のため、垂直補償処理のゲイン量を
十分に大きくすることができない。

【００１９】また、上記の問題は例示したプラズマアド
レス表示装置に限らず、他の線順次駆動型マトリクス表
示装置で発生し得る。線順次駆動されるマトリクス表示
装置は、それぞれの画素が電気的にアドレスされ、それ
ぞれの表示状態を電気的に維持するので、行間または列
間で電気的な干渉（映像データ間の干渉）が生じること
がある。特に、上記のプラズマアドレス表示装置のよう
に、映像データ間の干渉が特定の行間（連続する走査単
位の間）において顕著に発生するアドレス方法を用いる
マトリクス表示装置において顕著となる。

【００２０】本発明は、上記の問題に鑑み、映像データ
間の干渉を抑制したマトリクス表示装置およびプラズマ
アドレス表示装置を提供することを目的とする。

【００２１】また、本発明は、特に、同一放電チャネル
内において垂直方向に隣接する映像データの振幅から干
渉による妨害の度合いを検出し、検出成分に対して最適
な処理を施して補正信号として求めて映像データを補正
することにより、干渉による劣化を改善し、高精細で、
なおかつボケやにじみのない高画質な画像を得ることを
目的とする。

【００２２】

【課題を解決するための手段】本発明のマトリクス表示
装置は、複数の行および複数の列を構成する、マトリク
ス状に配列された複数の画素と、前記複数の行にそれぞ
れ対応して設けられた複数の行選択要素と、前記複数の
列にそれぞれ対応して設けられた複数の映像信号供給要
素と、前記複数の行選択要素のそれぞれに、走査信号を
順次供給し、前記複数の画素を前記複数の行ごとに線順
次走査する走査回路と、前記複数の映像信号供給要素の
それぞれに、前記線順次走査と同期して、表示すべき映
像データに対応する映像信号を生成、供給する信号生成
供給回路とを有するマトリクス型表示装置であって、前
記複数の画素の内の任意の第１画素は、連続する複数の
行をそれぞれが有する複数の行グループのいずれか１つ
に属し、前記信号生成供給回路は、映像データを受信
し、前記第１画素が表示すべき第１映像データと、前記
第１画素と同じ行グループに属し、前記第１画素と同じ
列に属し、且つ前記第１画素と異なる行に属する第２画
素が表示すべき第２映像データとを変数として含み、少
なくとも前記第１画素と前記第２画素との相対配置関係
に依存する、予め決められた補正関数に基づいて、前記
第１映像データを補正し、前記補正された第１映像デー
タに対応する映像信号を生成し、前記第１画素が属する
列に対応する映像信号供給要素に供給する構成を備え、
そのことによって上記目的が達成される。

【００２３】前記複数の行グループのそれぞれは、少な
くとも３本の連続する行を含み、前記補正関数は、前記
第１画素と同じ行グループに属し、前記第１画素と同じ
列に属し、且つ前記第１画素および前記第２画素と異な
る行に属する第３画素が表示すべき第３映像データを変
数としてさらに含み、前記第１画素と前記第３画素との
相対配置関係にさらに依存する、予め決められた関数で
あってもよい。

【００２４】前記補正関数は、前記第１画素と同じ行グ
ループに属し、前記第１画素と異なる列に属し、且つ前
記第１画素または前記第２画素に隣接する第４画素が表
示すべき第４映像データを変数としてさらに含み、前記
第１画素と前記第４画素との相対配置関係にさらに依存
する、予め決められた関数であってもよい。

【００２５】前記補正関数は、前記第１映像データと前
記第２映像データの線形関数であってもよい。

【００２６】前記線形関数における、前記第１映像デー
タおよび前記第２映像データに乗算される係数は、前記
複数の画素の輝度特性に基づいて予め決められているこ
とが好ましい。

【００２７】前記信号生成供給回路は干渉検出補正回路
を備え、前記干渉検出補正回路は、前記補正関数を用い
た前記補正を演算によって実行する構成としてもよい。

【００２８】前記信号生成供給回路は、ルックアップテ
ーブルを用いて、前記補正関数を用いた前記補正を実行
する構成としてもよい。

【００２９】複数の走査線がそれぞれの内部に設けられ
た複数のプラズマ放電チャネルを有し、前記複数の行グ
ループのそれぞれは、前記複数のプラズマ放電チャネル
のそれぞれに一対一で対応し、前記複数の行選択要素の
それぞれは、前記複数の走査線に対応する構成としても
よい。

【００３０】本発明のプラズマアドレス表示装置は、少
なくとも２本以上の走査線が割り当てられたプラズマ放
電チャネルが行状に配置されたプラズマセルと、データ
電極が列状に配置された表示セルとを互いに重ねた積層
構造を有し、前記プラズマ放電チャネルと前記データ電
極の交差部に行列状の画素が規定されたパネルと、前記
プラズマ放電チャネルに順次放電パルスを印加して前記
パネルの走査を行う垂直走査回路と、前記走査に同期し
て前記データ電極に映像データを供給する信号回路と、
同一の前記プラズマ放電チャネルに割り当てられた前記
走査線の映像データの相関を検出し、検出した前記相関
に応じて前記データ電極に供給する映像データを補正す
る干渉検出補正回路とを備えており、これにより上記目
的が達成される。

【００３１】前記干渉検出補正回路は、隣接する前記走
査線の映像データ間で演算を行うために、１走査期間の
映像データを蓄積するためのラインメモリを有してもよ
い。

【００３２】前記干渉検出補正回路は、隣接する前記走
査線の映像データ間で行う演算において、同一の前記プ
ラズマ放電チャネルに割り当てられた走査線において完
結的に処理を行ってもよい。

【００３３】前記干渉検出補正回路は、前記映像データ
をプラズマアドレス表示装置に表示した際の垂直表示位
置の移動を考慮した完結制御回路を有してもよい。

【００３４】前記干渉検出補正回路は、メモリを用いた
ルックアップテーブル法により補正値を求めてもよい。

【００３５】前記干渉検出補正回路は、前記映像データ
の垂直高域周波数利得を補償してもよい。

【００３６】前記干渉検出補正回路は、垂直高域成分を
抽出するために必要となる１走査期間の映像データを前
記ラインメモリに蓄積してもよい。

【００３７】前記干渉検出補正回路は、干渉を補正する
ためのゲイン制御回路に連動して最適なゲイン設定を行
ってもよい。

【００３８】前記干渉検出補正回路は、ノイズを低減す
るためのノイズ低減回路を有してもよい。

【００３９】前記ノイズ低減回路は、前記映像データの
ノイズレベルによって低減量を制御してもよい。

【００４０】前記ノイズ低減回路は、ノイズ低減補正特
性をメモリに格納していてもよい。

【００４１】前記干渉検出補正回路は、前記表示セルの
電気光学特性を考慮して補正値を決定してもよい。

【００４２】前記干渉検出補正回路は、前記電気光学特
性をメモリに格納していてもよい。

【００４３】

【発明の実施の形態】まず、本発明による実施形態のマ
トリクス表示装置１００の構成と動作を図１Ａを参照し
ながら説明する。図１Ａは、Ｍ行Ｎ列（（Ｍ，Ｎ）と表
記する）に配列された画素を有するマトリクス表示装置
１００を模式的に示す図である。

【００４４】本発明のマトリクス表示装置１００は、複
数の行（画素行）および複数の列（画素列）を構成す
る、マトリクス状に配列された複数の画素１０１と、複
数の行にそれぞれ対応して設けられた複数の行選択要素
１０２と、複数の列にそれぞれ対応して設けられた複数
の映像信号供給要素１０３と、走査回路１０４と、信号
生成供給回路１０５とを有する。走査回路１０４は、複
数の行選択要素１０２のそれぞれに、走査信号を順次供
給し、複数の画素１０１を行ごとに線順次走査する。信
号生成供給回路１０５は、映像データを受け取り（図中
の矢印）、複数の映像信号供給要素１０３のそれぞれ
に、線順次走査と同期して、表示すべき映像データに対
応する映像信号を生成、供給する。映像信号供給要素１
０３に供給された、ある画素１０１が表示すべき映像デ
ータに対応する映像信号は、その画素１０１が属する行
を選択する走査信号と同期されているので、ある画素１
０１は所定の映像データに対応する表示状態となる。こ
の動作を行ごとに順次繰り返すことによって、全ての画
素が所定の表示状態となる。すなわち、マトリクス表示
装置１００は、線順次駆動型マトリクス表示装置であ
る。

【００４５】信号生成供給回路１０５は、受け取った映
像データに基づいて映像信号を生成する過程で、各画素
１０１間で発生する映像データ間の干渉を補償するよう
に映像データを補正する。なお、干渉が発生する画素や
その程度は、各画素１０１に印加する映像信号（映像電
圧）の振幅と表示状態（輝度）との関係を実測すること
によって予め求める。

【００４６】全ての画素１０１は、連続する複数の行
（画素行）からなる行グループＲＧに分類される。例え
ば、上述したプラズマアドレス装置においては、それぞ
れの行グループＲＧはそれぞれのプラズマ放電チャネル
に対応する。それぞれの画素１０１は、それぞれ１つの
行グループＲＧにしか属さない。それぞれの行グループ
ＲＧが、映像データ間の干渉が顕著に発生しやすい構成
の単位（例えば、プラズマ放電チャネル）に対応するよ
うに、画素１０１を行グループＲＧに分類する。

【００４７】従って、任意の画素は、複数の行グループ
ＲＧのうちの１つの行グループに属する。干渉を補償す
る（結果として干渉を抑制する）ための映像データの補
正は、この行グループＲＧ内で完結的に行う。逆に言う
と、行グループＲＧ内で完結的に補正処理を行うことに
よって、映像データ間の干渉が十分に補償（抑制）され
るように、行グループＲＧが割り当てられている。

【００４８】補正処理は、以下のように実行される。

【００４９】任意の１つの画素（「第１画素」と呼ぶこ
とにする。「注目画素」と呼ぶこともある。）１０１が
表示すべき映像データ（「第１映像データ」と呼ぶ。）
と、第１画素１０１と同じ行グループＲＧに属し、第１
画素１０１と同じ列に属し、且つ第１画素ＲＧと異なる
行に属する第２画素が表示すべき第２映像データとを変
数として含む補正関数に基づいて、第１映像データを補
正する。補正関数は、第１画素１０１と第２画素１０１
との相対配置関係に依存する関数となる。勿論、映像デ
ータ間の干渉が、２つの画素１０１間だけでなく、第１
画素１０１と同じ列あるいは異なる列に属する他の画素
１０１との間においても発生する場合、補正関数は、他
の画素１０１が表示すべき映像データや他の画素１０１
との相対配置関係に依存する関数となる。補正関数は、
各画素１０１に印加する映像信号（映像電圧）の振幅と
表示状態（輝度）との関係を実測することによって得ら
れた情報に基づいて予め決定される。信号生成供給回路
１０５は、補正された第１映像データに対応する映像信
号を生成し、第１画素が属する列に対応する映像信号供
給要素に供給する。このようにして、映像データ間の干
渉が抑制された表示が実現される。

【００５０】次に、図１Ｂを参照しながら、補正処理を
具体的に説明する。図１Ｂは、マトリクス表示装置１０
０の４行２列分の画素Ｐｉｘ（Ｍ，Ｎ）を模式的に示し
ている。以下の図中のＤａｔａ（Ｍ，Ｎ）は該当する画
素Ｐｉｘ（Ｍ、Ｎ）で表示されるべき映像データを示
す。この実施形態では、ｍ行とｍ＋１行とが同じ行グル
ープＲＧに属し、ｍ＋２行とｍ＋３行とが同じ行グルー
プＲＧに属する。

【００５１】本実施形態においては、画素Ｐｉｘ（ｍ，
ｎ）で表示されるべきＤａｔａ（ｍ，ｎ）は、その下側
に位置する画素Ｐｉｘ（ｍ＋１，ｎ）で表示されるべき
Ｄａｔａ（ｍ＋１，ｎ）との間の演算を行うことによっ
て、すなわち、これらの映像データを変数とする補正関
数に基づいて補正される。また、画素Ｐｉｘ（ｍ＋１，
ｎ）で表示されるべきＤａｔａ（ｍ＋１，ｎ）は、その
上側に位置する画素Ｐｉｘ（ｍ，ｎ）で表示されるべき
データＤａｔａ（ｍ，ｎ）との間の演算を行うことによ
って、すなわち、これらの映像データを変数とする補正
関数に基づいて補正される。Ｄａｔａ（ｍ，ｎ）を補正
するための演算（補正関数）とＤａｔａ（ｍ＋１，ｎ）
を補正するための演算（補正関数）とは、同じ場合もあ
るし、異なる場合もある。これは、表示装置の構造や駆
動方法などに依存する。

【００５２】次に、補正処理のための演算（補正関数）
の例を説明する。

【００５３】補正対象の第１画素（注目画素）をＰｉｘ
（ｍ，ｎ）、第１画素Ｐｉｘ（ｍ，ｎ）に影響を及ぼす
第２画素（「干渉画素」とも言う。）をＰｉｘ（ｍ＋
１，ｎ）とする。まず、２つの映像データから、Ｐｉｘ
（ｍ，ｎ）に対する干渉成分Ｄｅｒｒ（ｍ，ｎ）を求め
る。Ｄｅｒｒ（ｍ，ｎ）は、Ｐｉｘ（ｍ，ｎ）が受ける
干渉の程度を示すデータであり、Ｄａｔａ（ｍ，ｎ）と
Ｄａｔａ（ｍ＋１，ｎ）との差に主に依存するので、例
えば、以下の様な線形関数として表される。

【００５４】Ｄｅｒｒ（ｍ，ｎ）＝Ｋ３＊｛Ｋ１＊Ｄａ
ｔａ（ｍ，ｎ）−Ｋ２＊Ｄａｔａ（ｍ＋１，ｎ）｝ここで、係数Ｋ１，Ｋ２は、互いに干渉しあうＤａｔａ
（ｍ，ｎ）とＤａｔａ（ｍ＋１，ｎ）との影響の程度の
比率を示す係数であり、係数Ｋ３は実際の表示の干渉に
対する影響の程度を示す係数（「ゲイン係数」と言うこ
ともある。）である。Ｋ３は、映像データの値に依存し
ない定数である場合もあり、マトリクス表示装置のガン
マ特性の関数となる場合もある。係数Ｋ１、Ｋ２および
Ｋ３は、画素の輝度特性（電気光学特性）に基づいて決
められる。なお、式中の「＊」は乗算を意味する。

【００５５】上述の様にして得られたＤｅｒｒ（ｍ，
ｎ）を第１画素Ｐｉｘ（ｍ，ｎ）のデータＤａｔａ
（ｍ，ｎ）に加算することによって、補正済み映像デー
タｎｅｗＤａｔａが得られる。従って、補正済みデータ
ｎｅｗＤａｔａは、下記に示すように、Ｄａｔａ（ｍ，
ｎ）とＤａｔａ（ｍ＋１，ｎ）とを変数とする線形関数
として表される。

【００５６】ｎｅｗＤａｔａ（ｍ，ｎ）＝Ｄａｔａ
（ｍ，ｎ）＋Ｄｅｒｒ（ｍ，ｎ）＝Ｄａｔａ（ｍ，ｎ）
＋Ｋ３＊｛Ｋ１＊Ｄａｔａ（ｍ，ｎ）−Ｋ２＊Ｄａｔａ
（ｍ＋１，ｎ）｝次に、補正対象の第１画素（注目画素）をＰｉｘ（ｍ＋
１，ｎ）、第１画素Ｐｉｘ（ｍ＋１、ｎ）に影響を及ぼ
す第２画素（干渉画素）をＰｉｘ（ｍ，ｎ）とする。上
記と同様にして、２つの映像データから、Ｐｉｘ（ｍ＋
１，ｎ）に対する干渉成分Ｄｅｒｒ（ｍ＋１，ｎ）を求
める。

【００５７】Ｄｅｒｒ（ｍ＋１，ｎ）＝Ｊ３＊｛Ｊ１＊
Ｄａｔａ（ｍ＋１，ｎ）−Ｊ２＊Ｄａｔａ（ｍ，ｎ）｝ここで、Ｊ１，Ｊ２，Ｊ３は係数であり、マトリクス表
示装置の駆動条件などで、各々Ｋ１＝Ｊ１，Ｋ２＝Ｊ
２，Ｋ３＝Ｊ３となる場合もあり、またそうでない場合
もある。また、Ｋ１＝Ｊ２、Ｋ２＝Ｊ１となる場合もあ
る。すなわち、Ｄｅｒｒ（ｍ，ｎ）は一般に、注目画素
と干渉画素との相対的な配置関係に依存する関数で表さ
れる。

【００５８】これを第１画素Ｐｉｘ（ｍ＋１，ｎ）のデ
ータに加算し、補正済みデータｎｅｗＤａｔａ（ｍ＋
１，ｎ）が得られる。ｎｅｗＤａｔａ（ｍ＋１，ｎ）＝Ｄａｔａ（ｍ＋１，
ｎ）＋Ｄｅｒｒ（ｍ＋１，ｎ）＝Ｄａｔａ（ｍ＋１，
ｎ）＋Ｊ３＊｛Ｊ１＊Ｄａｔａ（ｍ＋１，ｎ）−Ｊ２＊
Ｄａｔａ（ｍ，ｎ）｝以上のように、干渉を及ぼしあうＰｉｘ（ｍ，ｎ）とＰ
ｉｘ（ｍ＋１，ｎ）との映像データを用いて補正を行う
ことができる。隣の列の画素に注目した場合、同様に、
Ｐｉｘ（ｍ，ｎ＋１）およびＰｉｘ（ｍ＋１，ｎ＋１）
の映像データを用いてそれぞれの映像データの補正を行
う。

【００５９】このように、本実施形態によると、２つの
画素からなるエリアのなかで互いに演算を行うことによ
って、干渉を補償することができる。また、補正処理の
対象となるエリアは縦方向に重複することがない。つま
り、第１画素Ｐｉｘ（ｍ＋２，ｎ）に対する補正処理
は、Ｐｉｘ（ｍ＋２，ｎ）およびＰｉｘ（ｍ＋３，ｎ）
からなるエリアで実行される。

【００６０】上記の例では、１つの行グループＲＧが２
つの行を含む例についての補正処理を説明したが、１つ
の行グループＲＧは３以上の行を含んでもよい。また、
補正処理が映像データの線形関数として表される補正関
数（簡単な四則演算）に基づいて実行される例を説明し
たが、補正関数は上記の例に限られない。マトリクス表
示装置の輝度特性や駆動方法、入力される映像データの
種類や、要求される補正の精度に応じて、補正関数は適
宜変えられる。また、補正処理は、演算を実行する回路
（例えば、後述する干渉検出補正回路）を用いて行って
もよいし、ルックアップテーブルを用いて行ってもよ
い。

【００６１】次に、行グループＲＧのそれぞれが３本の
連続する行を含む場合の補正処理を図１Ｃを参照しなが
ら説明する。簡単さのために、第１画素（注目画素）と
同じ列に属する３つの画素間での干渉の補償を行う。従
って、補正関数は、第１画素と同じ列に属し、且つ第１
画素および第２画素と異なる行に属する第３画素が表示
すべき第３映像データを変数としてさらに含む。また、
この補正関数は、第１画素と第３画素との相対配置関係
にさらに依存する。

【００６２】図１Ｃは、マトリクス表示装置１００の６
行２列分の画素Ｐｉｘ（Ｍ，Ｎ）を示している。この実
施形態では、ｍ行、ｍ＋１行およびｍ＋２行とが同じ行
グループＲＧに属し、ｍ＋３行、ｍ＋４行およびｍ＋５
行が同じ行グループＲＧに属する。

【００６３】本実施形態においては、干渉しあう画素Ｐ
ｉｘ（ｍ，ｎ）、Ｐｉｘ（ｍ＋１，ｎ）、Ｐｉｘ（ｍ＋
２，ｎ）の３つの画素からなるエリアで、それぞれの映
像データに対して演算を行うことにより、画素Ｐｉｘ
（ｍ，ｎ）、Ｐｉｘ（ｍ＋１，ｎ）、Ｐｉｘ（ｍ＋２，
ｎ）の間で発生する干渉を補償する。

【００６４】まず、補正対象の第１画素をＰｉｘ（ｍ，
ｎ）、第１画素Ｐｉｘ（ｍ，ｎ）に影響を及ぼす干渉画
素を第２画素Ｐｉｘ（ｍ＋１，ｎ）および第３画素Ｐｉ
ｘ（ｍ＋２，ｎ）とする。これらの映像データに基づい
て干渉成分を求める。第１画素Ｐｉｘ（ｍ，ｎ）に対す
る干渉成分Ｄｅｒｒ（ｍ，ｎ）は、下記の様に表され
る。

【００６５】Ｄｅｒｒ（ｍ，ｎ）＝Ｆａ〔Ｄａｔａ
（ｍ，ｎ），Ｄａｔａ（ｍ＋１，ｎ），Ｄａｔａ（ｍ＋
２，ｎ）］ここで、Ｆａ［］は、Ｄａｔａ（ｍ，ｎ）、Ｄａｔａ
（ｍ＋１，ｎ）およびＤａｔａ（ｍ＋２，ｎ）を変数と
する関数である。線形関数である場合もあるし、そうで
ない場合もある。

【００６６】これを第１画素Ｐｉｘ（ｍ，ｎ）の映像デ
ータＤａｔａ（ｍ，ｎ）に加算し、補正済みデータであ
るｎｅｗＤａｔａが得られる。すなわち、ｎｅｗＤａｔ
ａ（ｍ，ｎ）＝Ｄａｔａ（ｍ，ｎ）＋Ｄｅｒｒ（ｍ，
ｎ）となる。

【００６７】次に、補正対象の第１画素をＰｉｘ（ｍ＋
１，ｎ）とすると、第１画素Ｐｉｘ（ｍ＋１，ｎ）に影
響を及ぼす干渉画素は、第２画素Ｐｉｘ（ｍ，ｎ）およ
び第３画素Ｐｉｘ（ｍ＋２，ｎ）であるので、次式から
Ｐｉｘ（ｍ＋１，ｎ）に対する干渉成分Ｄｅｒｒ（ｍ＋
１，ｎ）が求められる。

【００６８】Ｄｅｒｒ（ｍ＋１，ｎ）＝Ｆｂ［Ｄａｔａ
（ｍ＋１，ｎ），Ｄａｔａ（ｍ，ｎ），Ｄａｔａ（ｍ＋
２，ｎ）］Ｆｂ［］は、Ｄａｔａ（ｍ，ｎ）、Ｄａｔａ（ｍ＋１，
ｎ）、Ｄａｔａ（ｍ＋２，ｎ）を変数とする関数であ
る。Ｆｂ［］は、上述のＦａ［］と異なる関数である場
合もあり、同じ関数である場合もある。Ｄｅｒｒ（ｍ，
ｎ）は一般に、注目画素と干渉画素との相対的な配置関
係に依存する関数で表される。

【００６９】これを第１画素Ｐｉｘ（ｍ＋１，ｎ）の映
像データＤａｔａ（ｍ＋１，ｎ）に加算し、補正済みデ
ータｎｅｗＤａｔａ（ｍ＋１，ｎ）が得られる。

【００７０】ｎｅｗＤａｔａ（ｍ＋１，ｎ）＝Ｄａｔａ
（ｍ＋１，ｎ）＋Ｄｅｒｒ（ｍ＋１，ｎ）次に、補正対象の第１画素をＰｉｘ（ｍ＋２，ｎ）とす
る。第１画素Ｐｉｘ（ｍ＋２，ｎ）に影響を及ぼす干渉
画素は、第２画素Ｐｉｘ（ｍ，ｎ）、第３画素Ｐｉｘ
（ｍ＋１，ｎ）であるので、上記と同様に、次式からＰ
ｉｘ（ｍ＋２，ｎ）に対する干渉成分Ｄｅｒｒ（ｍ＋
２，ｎ）を求める。

【００７１】Ｄｅｒｒ（ｍ＋２，ｎ）＝Ｆｃ［Ｄａｔａ
（ｍ＋２，ｎ），Ｄａｔａ（ｍ，ｎ），Ｄａｔａ（ｍ＋
１，ｎ）］Ｆｃ［］は、Ｄａｔａ（ｍ，ｎ）、Ｄａｔａ（ｍ＋１，
ｎ）およびＤａｔａ（ｍ＋２，ｎ）を変数とする関数で
ある。前述のＦａ［］、Ｆｂ［］と異なる関数である場
合もあり、同じ関数である場合もある。すなわち、Ｆａ
［］、Ｆｂ［］およびＦｃ［］は、それぞれの画素の
相対は位置関係に依存する。

【００７２】これを第１画素Ｐｉｘ（ｍ＋２，ｎ）の映
像データＤａｔａ（ｍ＋２，ｎ）に加算し、補正済みデ
ータｎｅｗＤａｔａを得る。

【００７３】ｎｅｗＤａｔａ（ｍ＋２，ｎ）＝Ｄａｔａ
（ｍ＋２，ｎ）＋Ｄｅｒｒ（ｍ＋２，ｎ）以上のように、干渉を及ぼしあうＰｉｘ（ｍ，ｎ）、Ｐ
ｉｘ（ｍ＋１，ｎ）およびＰｉｘ（ｍ＋２，ｎ）の映像
データを用いて補正を行う。同様に隣の列に注目した場
合、Ｐｉｘ（ｍ，ｎ＋１）、Ｐｉｘ（ｍ＋１，ｎ＋１）
およびＰｉｘ（ｍ＋２，ｎ＋１）の映像データを用いて
それぞれの映像データの補正を行う。

【００７４】このように、本実施形態によると、３つの
画素からなるエリアのなかで互いに演算を行うことによ
って、干渉を補償することができる。また、補正処理の
対象となるエリアは縦方向に重複することがない。つま
り、第１画素Ｐｉｘ（ｍ＋３，ｎ）に対する補正処理
は、Ｐｉｘ（ｍ＋３，ｎ）、Ｐｉｘ（ｍ＋４，ｎ）およ
びＰｉｘ（ｍ＋５，ｎ）からなるエリアで実行される。

【００７５】次に、図１Ｄ、図１Ｅ、図１Ｆ、図１Ｇお
よび図１Ｈを参照しながら、より多くの画素間の干渉を
補償するための処理を説明する。すなわち、下記の実施
形態では、第1画素（注目画素）と異なる列に属する画
素からの影響をも補償する。一般に、第１画素に最も近
い画素からの影響が最も大きいので、１つの行グループ
が３つ以上の行を含む場合、最大で９つの画素間の干渉
を補償すれば、十分な干渉抑制効果が得られると考えら
れる。

【００７６】以下では、簡単さのために、１つの行グル
ープが２つの行を含む場合について説明する。第１画素
に干渉する画素は、第１画素と同一の行内で隣接する第
２および第３画素と、第１画素と異なる行に属し、第
１、第２および第３画素とそれぞれ隣接する第４、第５
および第６画素とする。

【００７７】まず、図１Ｅに示すように、第１画素をＰ
ｉｘ（ｍ，ｎ＋１）と仮定すると、第１画素Ｐｉｘ
（ｍ，ｎ＋１）は、その周辺画素（「最近接画素」とも
言う。）であるＰｉｘ（ｍ，ｎ）、Ｐｉｘ（ｍ，ｎ＋
２）、Ｐｉｘ（ｍ＋１，ｎ）、Ｐｉｘ（ｍ＋１，ｎ＋
１）、Ｐｉｘ（ｍ＋１，ｎ＋２）から影響を受けるの
で、これらの画素のデータから補正値を求める。先と同
様に、Ｐｉｘ（ｍ，ｎ＋１）に対する干渉成分Ｄｅｒｒ
（ｍ，ｎ＋１）は、次式で求められる。

【００７８】Ｄｅｒｒ（ｍ，ｎ＋１）＝Ｆ０［Ｄａｔａ
（ｍ，ｎ＋１）、Ｄａｔａ（ｍ，ｎ＋２），Ｄａｔａ
（ｍ，ｎ），Ｄａｔａ（ｍ＋１，ｎ），Ｄａｔａ（ｍ＋
１，ｎ＋１），Ｄａｔａ（ｍ＋１，ｎ＋２）］Ｆ０［］は、Ｄａｔａ（ｍ，ｎ＋１）、Ｄａｔａ（ｍ，
ｎ＋２）、Ｄａｔａ（ｍ，ｎ）、Ｄａｔａ（ｍ＋１，
ｎ）、Ｄａｔａ（ｍ＋１，ｎ＋１）、Ｄａｔａ（ｍ＋
１，ｎ＋２）を変数とする関数である。これを第１画素
Ｐｉｘ（ｍ，ｎ＋１）の映像データＤａｔａ（ｍ，ｎ＋
１）に加算し、補正済みデータであるｎｅｗＤａｔａ
（ｍ，ｎ＋１）が得られる。すなわち、ｎｅｗＤａｔａ
（ｍ，ｎ＋１）＝Ｄａｔａ（ｍ，ｎ＋１）＋Ｄｅｒｒ
（ｍ，ｎ＋１）で表される。

【００７９】以下、同様に、第１画素がＰｉｘ（ｍ＋
１，ｎ＋１）の場合は、図１Ｆに示すエリアの映像画素
データに基づいて補正を行う。Ｄｅｒｒ（ｍ＋１，ｎ＋
１）を求めるための関数は、上述のＦ０［］と異なる場
合もあるし、そうでない場合もあるのは、先に述べた通
りである。第１画素が１列ずれてＰｉｘ（ｍ＋１、ｎ＋
２）の場合は図１Ｇに示した画素間で補正処理を同様に
行う。また、第１画素がＰｉｘ（ｍ＋２、ｎ＋１）の場
合は、図１Ｈにを示した画素間で補正処理を同様に行
う。このように、干渉を及ぼしあう６つの画素からなる
エリアのなかで互いに演算を行うことによって、干渉を
補償することができる。また、補正処理の対象となるエ
リアは縦方向に重複することがない。

【００８０】以下、本発明による実施形態のプラズマア
ドレス表示装置を説明する。

【００８１】（実施の形態１）図２Ａは、本発明のプラ
ズマアドレス表示装置の全体の構成を示す。図２Ａに示
すように、本発明のプラズマアドレス表示装置は、パネ
ル２０１、信号回路２０２、垂直走査回路２０３、制御
回路２０４、入力端子群２０６、同期分離回路２０７、
システムマイコン２０８、及び干渉検出補正回路２０９
を備えている。

【００８２】パネル２０１は、行状に配した走査電極Ｓ
１〜Ｓｎを有するプラズマセルと、データ電極Ｐ１〜Ｐ
ｍを有する表示セルとを互いに重ねたフラットパネル構
造を有する。パネル２０１において、走査電極Ｓ１〜Ｓ
ｎとデータ電極Ｐ１〜Ｐｍとの交点に画素２０５が規定
される。信号回路２０２は、垂直走査回路２０３の走査
に同期してデータ電極Ｐ１〜Ｐｍに映像データを供給す
る。垂直走査回路２０３は、走査電極Ｓ１〜Ｓｎに線順
次で放電パルスを印加して走査を行う。制御回路２０４
は、信号回路２０２と垂直走査回路２０３の同期制御を
行う。

【００８３】入力端子群２０６からは、補正対象となる
映像データを表す入力信号ａが入力される。同期分離回
路２０７は、入力信号ａから水平同期信号、垂直同期信
号を抽出し、各種タイミング信号を、制御回路２０４、
システムマイコン２０８、及び干渉検出補正回路２０９
に供給する。システムマイコン２０８は、パネル２０１
に映像データを表示したときの表示位相の管理を行う。

【００８４】図２Ａに示すプラズマアドレス表示装置の
特徴は、干渉検出補正回路２０９を有することである。
干渉検出補正回路２０９は、入力端子群２０６から入力
された入力信号ａに対して、干渉の検出処理と補正処理
とを施し、補正済出力信号ｂとして制御回路２０４に出
力する。また、干渉検出補正回路２０９には、同期分離
回路２０７から垂直同期タイミングｃが入力され、シス
テムマイコン２０８から垂直表示位相信号ｄが入力され
る。

【００８５】図２Ｂは、図２Ａのプラズマアドレス表示
装置が備えているパネル２０１の構造を示す。パネル２
０１の構造は、図２４に示した本発明者らによるのプラ
ズマアドレス表示装置のパネルの構造と同じである。バ
リアリブ６、マイクロシート３、及びガラス基板４によ
り形成されるプラズマ放電チャネル５には、少なくとも
２つ以上の走査線が割り当てられている。垂直走査回路
２０３により走査電極Ｓを順次選択し、選択された走査
電極Ｓとその前後の走査電極Ｓとの間でプラズマ放電を
発生させ、順次映像データを書き込み保持する。

【００８６】表示セル１とプラズマセル２は、マイクロ
シート３を介して重ねられたフラットパネル構造を有し
ている。プラズマセル２は、行状に配列したプラズマ放
電チャネル５と下側のガラス基板４から構成され、線順
次でプラズマ放電を発生させ走査を行う。プラズマ放電
チャネル５は、行状の空間を形成するバリアリブ６と、
ガラス基板４の内側表面に形成されるストライプ状の走
査電極（Ｓ）１３とから構成され、空間内はイオン化可
能なガスが封入されている。走査電極（Ｓ）は、バリア
リブ６直下と、２つのバリアリブ６の間に配置される。
一方、表示セル１において、上側のガラス基板９とマイ
クロシート３との間には、表示媒体としての液晶１０が
保持されている。ガラス基板９の内側表面には、ストラ
イプ状のカラーフィルタ１２及びデータ電極（Ｐ）１１
がプラズマ放電チャネル５と交差する様に形成されてい
る。カラーフィルタ１２及びデータ電極（Ｐ）１１がプ
ラズマ放電チャネル５とマトリクス状に交差した部分
に、個々の画素が規定される図３は、図２Ａのプラズマ
アドレス表示装置における映像データの書き込み動作を
模式的に示す。映像データの書き込み動作は、上述した
図２４のパネルを備えているプラズマアドレス表示装置
と同じである。図２２のパネルを備えているプラズマア
ドレス表示装置に比べて、本発明のプラズマアドレス表
示装置は書き込むデータが２倍となっている。

【００８７】図４は、図２Ａのプラズマアドレス表示装
置が備えている干渉検出補正回路２０９のブロック図で
ある。干渉検出補正回路２０９は、入力端子群４０１、
４０２、４０３、ラインメモリ４０４、４０５、検出回
路４０６、補正回路４０７、及び出力端子群４０８を備
えている。

【００８８】入力端子群４０１、４０２、４０３から
は、それぞれ入力信号ａと、垂直タイミング信号ｃと、
垂直表示位相信号ｄとが入力される。ラインメモリ４０
４、４０５は、それぞれ１走査期間の映像データを蓄積
する。検出回路４０６には、入力端子群４０１からの信
号である入力信号ａと、ラインメモリ４０４の出力であ
る１ライン遅延信号ｅと、ラインメモリ４０５の出力で
ある２ライン遅延信号ｆと、入力端子群４０２からの信
号である垂直タイミング信号ｃと、入力端子群４０３か
らの信号である垂直表示位相信号ｄとが入力される。検
出回路４０６は、これらの入力信号から干渉補正信号ｇ
を求め、補正回路４０７に出力する。補正回路４０７に
は１ライン遅延信号ｅと、干渉補正信号ｇとが入力さ
れ、補正済出力信号ｂを出力する。ここで、１ライン遅
延信号ｅは入力信号ａに対して１走査期間遅延した信号
であり、２ライン遅延信号ｆは入力信号ａに対して２走
査期間遅延した信号である。

【００８９】本発明のプラズマアドレス表示装置は、走
査線の演算を２ライン単位で完結的に処理する（完結処
理）ことを特徴とする。すなわち、検出を行う際に、常
に同一プラズマ放電チャネル内の映像データにより演算
を行う。完結処理について、図３を参照して説明する。
順次走査を行って、走査期間に同期してＤ２１、Ｄ２
２、Ｄ２３、と順番に、所定のチャネルに書き込む。Ｄ
２３が入力信号ａのとき、１ライン遅延信号ｅとしてＤ
２２が、２ライン遅延信号ｆとしてＤ２１が得られる。

【００９０】

【表１】表１は、ライン完結処理をまとめた表である。上記の状
態は、表１の上から１段目に対応している。上記のよう
な信号を得て、干渉補正として下記の演算を行う。すな
わち、Ｄ２３に対して、Ｄ２３ｎｅｗ＝Ｄ２３＋ＫＳ＊（Ｄ２３−Ｄ２４）（式１）という演算を行い、同様にＤ２４に対して、Ｄ２４ｎｅｗ＝Ｄ２４＋ＫＳ＊（Ｄ２４−Ｄ２３）（式２）という演算を行う。なお、係数ＫＳについては後述す
る。

【００９１】上記演算を行うため、信号ｅを補正対象と
する。

【００９２】式１の内容は、Ｄ２４を入力していると
き、Ｄ２３を信号ｅから得て、信号ａからＤ２４を得
て、減算と乗算を行って、Ｄ２３に加算するものであ
る。また、式２の内容は、Ｄ２５を入力しているとき、
Ｄ２４を信号ｅから得て、信号ｆからＤ２３を得て、減
算と乗算を行って、Ｄ２４に加算するものである。この
ように、演算対象が常に同一チャネル内となっている処
理が、完結処理である。

【００９３】次に、信号処理に必要な係数ＫＳの求め方
を説明する。映像データ間の干渉により、輝度変化が起
こる。ここでは、説明を単純にするため、パネル表示に
おける干渉による変化量はＬＮ０としＬＮ１のデータの
レベル差に比例すると仮定して、計数ＫＳの求め方を以
下に説明する。

【００９４】パネル表示の際の干渉の係数をＫＰとす
る。ＬＮ０に注目して、ＬＮ０を補正する場合を考え
る。パネルの干渉量は、上下データのレベル差に比例す
る。よって、干渉による変化量＝ＫＰ＊（ＬＮ０−ＬＮ１）（式３）となる。また、信号処理においては、係数ＫＳを用いて
下記の演算を行う。

【００９５】補正量＝ＫＳ＊（ＬＮ０−ＬＮ１）（式４）この係数ＫＳの補正量を下記の式５、式６によって表さ
れる信号処理によって補正すればよい。

【００９６】ＬＮ０ｎｅｗ＝ＬＮ０＋ＫＳ（ＬＮ０−ＬＮ１）（式５）ＬＮ１ｎｅｗ＝ＬＮ１＋ＫＳ（ＬＮ１−ＬＮ０）（式６）これらの補正済み信号ＬＮ０ｎｅｗ、ＬＮ１ｎｅｗを印
加して、そのレベル差によるパネルの干渉の変化量と、
信号処理による補正量がイコールになればよい。すなわ
ち、ＫＳ＊（ＬＮ０−ＬＮ１）＝ＫＰ＊（ＬＮ０ｎｅｗ−ＬＮ１ｎｅｗ）（式７）となればよい。

【００９７】よって、ＫＳとＫＰの関係は、ＫＳ＝ＫＰ／（１−２＊ＫＰ）（式８）ここで、ＫＰは、測定により求められる数値である。図
５（ａ）においては、上下の映像データのレベル差は、
ＬＮ０とＬＮ１の書き込みデータレベルの差（２００−
４０）から、１６０が得られる。レベル差１６０のと
き、干渉によって発生する輝度低下（ＬＮ０＞ＬＮ１を
仮定してるから低下する）は、測定結果より２０であ
る。よって。式３から、ＫＰ＝干渉による変化量／（ＬＮ０−ＬＮ１）＝２０／（２００−４０）＝１／８これより、ＫＰが１／８のとき、式８から、補正演算の
係数ＫＳは、１／６と求められる。

【００９８】式８によっては、ＫＰ＝１／２のときに、
解を得られない。これは、一見矛盾しているようである
が、ＫＰ＝１／２は、ＬＮ０とＬＮ１がどのようなレベ
ルであろうと、干渉によってＬＮ０＝ＬＮ１となる状況
を意味する。このような状況は起こり得ない。なぜな
ら、パネルの特性によって決まるＫＰは、常に０＜ＫＰ
＜１／２の範囲をとるからである。よって、式８に矛盾
はない。

【００９９】以上の説明においては、干渉による変化量
はＬＮ０とＬＮ１のデータのレベル差に比例すると仮定
したが、本発明のプラズマアドレス装置においてはこの
特性は比例しない。しかし、干渉による変化量とデータ
のレベル差との関係が非線形であっても、その非線形特
性に応じた係数ＫＳを求めて演算を行えばよいため、Ｋ
Ｓを用いた上記の演算が適用できる。

【０１００】図５は、本発明のプラズマアドレス表示装
置が備えている干渉検出補正回路の動作を説明するため
の模式図である。説明を単純にするため、図５は１つの
プラズマ放電チャネルと１つの画素のみを表わしてい
る。演算に必要な係数ＫＳは、１／６を使用する。ＫＳ
＝１／６は、ＬＮ０＝２００、ＬＮ１＝４０を表示した
時に実際にパネルにて発生する輝度の変化量から、上述
した演算を行って求めたものである。

【０１０１】図５（ａ）においては、ＬＮ０＝２００、
ＬＮ１＝４０であると仮定している。ＫＳ＝１／６であ
るので、補正量は式４から、補正量＝ＫＳ＊（ＬＮ０−ＬＮ１）＝２６（小数点以下
切り捨て）であり、ＬＮ０＞ＬＮ１であるから、ＬＮ０ｎｅｗ＝ＬＮ０＋ＫＳ（ＬＮ０−ＬＮ１）＝２２
６ＬＮ１ｎｅｗ＝ＬＮ１＋ＫＳ（ＬＮ１−ＬＮ０）＝１４となる。ＬＮ０ｎｅｗとＬＮ１ｎｅｗをパネルに表示す
ると、その干渉から変化量は、干渉による変化量＝ＫＰ＊（ＬＮ０ｎｅｗ−ＬＮ１ｎｅ
ｗ）＝２６ＬＮ０ｎｅｗ＞ＬＮ１ｎｅｗであるため、ＬＮ０ｎｅｗ
は２６だけ輝度が低下し、逆にＬＮ１ｎｅｗは２６だけ
輝度が上昇する。よって、表示される輝度は、映像レベ
ルに置き換えると、ＬＮ０ｎｅｗ＝２００ＬＮ１ｎｅｗ＝４０となる。このように、干渉による輝度変化分が補正され
る。

【０１０２】以上のように、本発明によるプラズマアド
レス表示装置の干渉検出補正回路は、同一プラズマ放電
チャネル内に形成される走査線の互いの干渉に起因する
妨害を、垂直方向に隣接する映像データの振幅から検出
して、映像データを補正する。これらの演算には、１走
査期間の映像データを蓄積する手段としてラインメモリ
を用いている。また垂直方向の相関の検出は、ＬＮ０に
対してＬＮ１、ＬＮ１に対してＬＮ０など、同一プラズ
マ放電チャネル内の走査線で完結的に行っている。

【０１０３】（実施の形態２）図６は、本発明の干渉検
出補正回路２０９の内部回路である検出回路４０６の詳
細なブロック図である。図６に示すように、検出回路４
０６は、入力端子群６０１、６０２、６０３、６０４、
６０５、スイッチ６０６、完結制御回路６０７、減算器
６０８、ゲイン制御回路６０９、及び出力端子群６１０
を備えている。

【０１０４】スイッチ６０６の端子である６０６ａに
は、入力端子群６０１から入力される入力信号ａが入力
される。端子６０６ｂには、入力端子群６０３から入力
される２ライン遅延信号ｆが入力される。スイッチ６０
６は、この２つの入力を、完結制御回路６０７から入力
されるチャネル完結切り替え信号ｈによって、１走査期
間単位で切り替える。完結制御回路６０７には、入力端
子群６０４から入力される垂直タイミング信号ｃと、入
力端子群６０５から入力される垂直表示位相信号ｄが入
力され、検出回路での走査線単位の処理が同一バリアリ
ブ内で完結的に行われるようチャネル完結切り替え信号
ｈを発生する。スイッチ６０６で切り替えられた信号
と、入力端子群６０２から入力される１ライン遅延信号
ｅが減算器６０８に入力され、減算処理が行われる。減
算器６０８が減算処理の結果として出力する差分信号ｉ
が、垂直方向に隣接する映像データの振幅から求めた、
同一プラズマ放電チャネル内の走査線の互いの相関成分
となる。差分信号ｉは、ゲイン制御回路６０９に入力さ
れる。ゲイン制御回路６０９では、差分信号ｉに対して
適切なゲイン量の演算を行い、補正信号ｇとして出力端
子６１０から出力する。

【０１０５】図７は干渉検出補正回路２０９の内部回路
である補正回路４０７の詳細なブロック図である。図７
に示すように、補正回路４０７は入力端子群７０１、７
０２、加算器７０３、及びオ−バ−／アンダーフロー回
路７０４を備えている。

【０１０６】加算器７０３は、入力端子群７０１から入
力される１ライン遅延信号ｅと、入力端子群７０２から
入力される干渉補正信号ｇとを入力とし、加算処理を行
う。オーバー／アンダーフロー回路７０４は、加算器７
０３が出力する加算処理の結果に対して、オーバーフロ
ー／アンダーフローの処理を行い、補正済出力信号ｂと
して出力端子群７０５から出力する。

【０１０７】図８は図６におけるゲイン制御回路６０９
の詳細なブロック図である。図８に示すように、ゲイン
制御回路６０９は、入力端子群８０１、係数発生器８０
２、乗算器８０３、及び出力端子群８０４を備えてい
る。

【０１０８】乗算器８０３は、係数発生器８０２の出力
である干渉補正ゲイン係数ｊと、入力端子群８０１から
入力される差分信号ｉとを入力とし、乗算処理を行い、
干渉補正信号ｇとして出力端子群８０４から出力する。
ここで、干渉補正ゲイン係数ｊとは、干渉による変化分
と、本発明の信号処理による補正分が一致するよう、差
分信号ｉに対して行う乗算の係数である。

【０１０９】図９は図６の完結制御回路６０７の詳細な
ブロック図である。図９に示すように、完結制御回路６
０７は、入力端子群９０１、９０２、パルス発生回路９
０３、ｅｖｅｎ／ｏｄｄ判定回路９０４、エクスクルー
シブＯＲゲ−ト９０５、及び出力端子群９０６を備えて
いる。

【０１１０】パルス発生回路９０３は、入力端子群９０
１から入力される垂直タイミング信号ｃをトリガとし
て、１走査線期間毎にＬｏｗ／Ｈｉｇｈを繰り返すパル
ス信号を発生する、ｅｖｅｎ／ｏｄｄ判定回路９０４
は、入力端子群９０２から入力される垂直表示位相信号
ｄより、表示位相の偶数／奇数を判断する。ｅｖｅｎ／
ｏｄｄ判定回路９０４は、例えば垂直表示位相信号ｄの
ＬＳＢ（最下位ビット）を参照して、これが０なら偶
数、１なら奇数などの判断を行う。パルス発生回路９０
３の出力は、垂直同期タイミングと映像データの位相関
係が変化した場合、同一チャネル内での処理の位相がず
れて、バリアリブを挟んだ走査線データ同士で演算して
しまう場合が発生する。この問題に対処するため、パル
ス発生回路９０３の出力とｅｖｅｎ／ｏｄｄ判定回路ス
イッチ３０４の出力で互いにエクスクルーシブＯＲをと
り、完結処置が常に同一プラズマ放電チャネル内の映像
データで行われるよう管理している。

【０１１１】

【表２】表２は実施の形態２におけるゲイン制御回路の補正特性
を示す表である。表２は、干渉による輝度変化分が、Ｌ
Ｎ０とＬＮ１の差分に対して１／８で発生する場合、つ
まり、式８から補正係数ＫＳ＝１／６と求めた時の特性
を示している。ここで、映像データは８ｂｉｔのビツト
幅を有し、黒が０、白が２５５のレベルに相当してい
る。表２においては、横軸に図５におけるＬＮ０を取
り、縦軸にＬＮ１を取り、各々１６レベルごとに代表点
を取って表記している。ＬＮ０、ＬＮ１の交点に示され
る数値が、実施の形態２における干渉補正信号ｄの値の
絶対値である。

【０１１２】例えば、ＬＮ０＝１２７、ＬＮ１＝９５で
あると仮定する。表２におけるこれらの値の交点より、
補正値は５となる。この場合には、ＬＮ０＞ＬＮ１であ
るので、ＬＮ０＋干渉補正信号ｇ、ＬＮ０−干渉補正信
号ｇの演算を補正回路４０７において行う。補正済出力
信号ｂとして、ＬＮ０ｎｅｗ＝１３２、ＬＮ１ｎｅｗ＝
９０を求め、パネルに表示する。パネル表示時に式３で
算出される干渉による変化が発生する。そのため、ＬＮ
０には１３２−（１３２−９０）／８＝１２６、ＬＮ１
には＝９０＋（１３２−９０）／８＝９５のレベルに相
当する輝度の映像データが表示される。

【０１１３】ＬＮ０の元のデータは１２７であり、補正
により表示パネルに表示されたデータはレベル１２６に
相当する輝度であって、１のレベルのずれがある。しか
し、このずれは２５６階調分の１の誤差であり、表示特
性として大きな妨害にはならない。このずれは、回路の
演算精度に起因し、演算精度を上げるよう回路を設計す
ることにより解消し得る。一方、ＬＮ１の元のデータは
９５であり、補正により表示パネルに表示されたデータ
はレベル９５に相当する輝度が得られる。よって、ＬＮ
１については補正が完了したことが分かる。

【０１１４】次に、例えばＬＮ０＝４７、ＬＮ１＝２２
３であると仮定する。表２におけるこれらの値の交点よ
り、補正値は２９となる。この場合には、ＬＮ０＜ＬＮ
１であるので、ＬＮ０−干渉補正信号ｇ、ＬＮ０＋干渉
補正信号ｇの演算を補正回路４０７において行う。補正
済出力信号ｂとして、ＬＮ０ｎｅｗ＝１８、ＬＮ１ｎｅ
ｗ＝２５２を求め、パネルに表示する。パネル表示時に
式３で算出される干渉による変化が発生する。そのた
め、ＬＮ０には１８−（１８−２５２）／８＝４７、Ｌ
Ｎ１には２５２＋（１８−２５２）／８＝２２２のレベ
ルに相当する輝度の映像データが表示される。

【０１１５】ＬＮ０の元のデータは４７であり、補正に
より表示パネルに表示されたデータはレベル４７に相当
する輝度が得られる。また、ＬＮ１の元のデータは２２
３であり、補正により表示パネルに表示されたデータは
レベル２２２に相当する輝度が得られる。このように、
ＬＮ０、ＬＮ１についての補正が完了したことが分か
る。

【０１１６】

【表３】表３は、実施の形態２におけるゲイン制御回路の他の補
正特性を示す表である。ＬＮ０＝２００、ＬＮ１＝４０
の映像データを干渉補正せずにパネルに表示した際、Ｌ
Ｎ０がレベル１８４に相当する輝度分しか得られず、Ｌ
Ｎ１がレベル５６の輝度が測定された場合には、式３か
ら、干渉による輝度変化はＬＮ０とＬＮ１の差分に対し
て１／１０で発生していることになる。このような測定
結果が得られた場合には、式８から補正係数ＫＳ＝１／
８となるので、表３に示す補正特性となる。

【０１１７】以上のように、実施の形態２のプラズマア
ドレス表示装置の干渉検出補正回路２０９は、同一プラ
ズマ放電チャネル内に存在し、かつ垂直方向に隣接する
映像データの差分信号から、干渉による表示時の変化分
を検出する。垂直方向に隣接する映像データを得るため
にラインメモリを有している。差分信号の検出は、スイ
ッチ６０６により、同一プラズマ放電チャネル内で完結
的に行う。完結制御は完結制御回路６０７により行い、
表示画面の垂直スクロールなどの際、完結の位相が乱れ
るのを防ぐ。差分信号に対してゲイン制御回路６０９に
より最適なゲイン処理を行う。ゲイン制御回路６０９に
より求めた補正量を補正回路４０７により加算して補正
する。

【０１１８】（実施の形態３）図１０は、本発明の実施
の形態３のゲイン制御回路６０９の詳細なブロック図で
ある。図１０は、図８に示す実施の形態２のゲイン制御
回路６０９の別の構成を示している。図１０において、
図８と同一のブロックには同一符号を付す。図１０にお
いて、ゲイン制御回路６０９は、入力端子群８０１と、
メモリ１００１と、出力端子群８０４とを備えている。
図１０は、実施の形態２において、係数発生器８０２、
乗算器８０３で行っていた処理をメモリ１００１に置換
し、演算特性をあらかじめメモリ１００１にロードした
ものである。

【０１１９】メモリ１００１は、補正の乗算入力端子群
８０１から入力される差分信号ｉを入力とし、乗算処理
を、メモリのルックアップテーブル法により一括で行
い、干渉補正信号ｇとして出力端子群８０４から出力す
る。ここで、メモリのルックアップテーブル法とは、想
定される差分信号ｉに対して係数を乗算した結果を、想
定される差分信号ｉをアドレスとしてメモリ１００１に
予めロードしておき、実際に入力された差分信号ｉにつ
いてメモリ１００１から乗算結果を取り出すという方法
である。

【０１２０】以上のように、実施の形態３の構成におい
ては、差分信号ｉに対するゲイン制御処理において、演
算特性をあらかじめメモリにロードしておいて、メモリ
のルックアップテーブル法により一括で行う。実施の形
態３においては、安価で高速な構成により、実施の形態
２と同等の複雑な演算を行う機能を実現し、演算精度も
向上させている。

【０１２１】（実施の形態４）図１１は、本発明の実施
の形態４の干渉検出補正回路２０９のブロック図であ
る。図１１において、図４と共通のブロックには同一の
符号を付す。図１１に示すように、実施の形態４におい
て、干渉検出補正回路２０９は、入力端子群４０１、４
０２、４０３、ラインメモリ４０４、４０５、検出回路
１１０１、垂直エッジ検出回路１１０２、補正回路１１
０３、及び出力端子群４０８を備えている。図１１に示
す構成は、図４の構成に垂直エッジ検出回路１１０２が
追加されたことにより、垂直高域補償機能が追加されて
いることを特徴とする。また、図１１の構成において
は、検出回路１１０１及び補正回路１１０３は、図４の
検出回路４０６及び補正回路４０７と比較して異なる内
部回路を有している。

【０１２２】図１１において、検出回路１１０１は、入
力された信号から干渉補正信号ｇを求めて補正回路１１
０３に対して出力し、差分信号ｉを求めて垂直エッジ検
出回路１１０２に対して出力する。垂直エッジ検出回路
１１０２は、入力信号ａと、１ライン遅延信号ｅと、２
ライン遅延信号ｆと、差分信号ｉとを入力とし、垂直高
域信号ｋを出力する。補正回路１１０３は、１ライン遅
延信号ｅと、干渉補正信号ｇと、垂直高域信号ｋとを入
力とし、干渉補正と垂直高域補正とを行って補正済出力
信号ｂを出力する。

【０１２３】図１２は、検出回路１１０１の詳細なブロ
ック図である。図１２において、図６と共通のブロック
には同一の符号を付す。図１２の構成においては、図６
の構成と比較して、減算器６０８で求めた差分信号ｉを
出力端子群１２０１に出力する点が異なる。出力端子群
１２０１に出力された差分信号ｉは、図１１の垂直エッ
ジ検出回路１１０２に入力される。

【０１２４】図１３は、図１１の垂直エッジ検出回路１
１０２の詳細なブロック図である。図１３に示すよう
に、垂直エッジ検出回路１１０２は、入力端子群１３０
１、１３０２、１３０３、１３０４、乗算器１３０５、
１３０６、１３０７、加算器１３０８、干渉補正量判断
回路１３０９、ゲイン制御回路１３１０、及び出力端子
群１３１１を備えている。

【０１２５】垂直エッジ検出回路１１０２は、入力信号
ａと、１ライン遅延信号ｅと、２ライン遅延信号ｆとを
入力とし、これらの信号により演算を行う。乗算器１３
０５、１３０７においては各々入力信号に対して−１／
４の演算を行い、乗算器１３０６においては入力信号に
対して１／２の乗算を行う。これらの演算は乗算器を使
用してもよいし、ビットシフトにより実現してもよい。
これらの演算結果を加算器１３０８により加算する。す
なわち、下記の式９の演算を行う。

【０１２６】垂直高域成分＝１／２＊信号ｅ−１／４＊
信号ａ−１／４＊信号ｆ（式９）式９は、デジタルフィ
ルタとして一般的な演算である。この成分に対し、ゲイ
ン制御回路１３１０においてゲイン設定を行う。ゲイン
設定においては、例えば、１／２の乗算を行い、垂直高
域信号ｋを得る。この演算を式１０として示す。

【０１２７】垂直高域信号ｋ＝１／２＊垂直高域成分
（式１０）ゲイン制御回路１３１０でのゲイン量は、上
記では１／２としたが、これは例えば１／４であっても
よい。ゲイン量は、プラズマアドレス表示装置の観察者
の好みにより、例えば０〜１の間で外部から変更できる
構成にしてもよい。

【０１２８】図１４は、図１１の補正回路１１０３の詳
細なブロック図である。図１４において、補正回路１１
０３は、入力端子群７０１、１４０１、７０２、加算器
１４０２、７０３、オーバー／アンダーフロー回路１４
０３、７０４、及び出力端子群７０５を備えている。図
１４において、図７と共通のブロックには同一の符号を
付す。

【０１２９】図１４の補正回路の構成が図７の補正回路
の構成と異なる点は、加算器１４０２において垂直高域
信号ｋを補償対象である１ライン遅延信号ｅに加算演算
し、オーバー／アンダーフロー回路１４０３においてオ
ーバー／アンダーフローの処理を行う点である。その
後、図７と同様に、加算器７０３、オーバー／アンダー
フロー回路７０４において干渉補正処理を行い、補正済
出力信号ｂとして出力端子群７０５に出力する。

【０１３０】本実施形態において重要な点は、干渉補正
で行う補正と、ゲイン制御回路１３１０におけるゲイン
量との関係である。垂直高域成分を補償すると、干渉の
度合がより大きな方向に行く。ダイナミックレンジの関
係で、干渉の度合がより大きな方向に行くのは避けた方
がよい。干渉補正の度合が大きい時、つまり差分信号ｉ
の絶対値の値が大きい場合は、ゲイン制御回路における
垂直高域補償のゲイン量は通常より抑える方が望まし
い。よって、入力端子群１３０４から、検出回路１１０
１により検出した差分信号ｉを入力し、干渉補正量判断
回路１３０９に渡す。干渉補正量判断回路１３０９にお
いては、差分信号ｉの大きさからゲイン制御回路１３１
０を制御する。

【０１３１】図１５は、差分信号ｉの絶対値とゲイン制
御回路１３１０の特性との関係を示すグラフを示す。例
えば、図１５（ａ）に示すように、ｉの絶対値が１／２
＊Ｂ以下の場合ゲイン量をＡにし、１／２＊Ｂ以上の場
合ゲイン量を３／４＊Ａにする。このような処理によ
り、干渉補正と垂直高域補償の２重の処理により発生す
る画像の破綻を防ぐ。また、差分信号ｉの絶対値とゲイ
ン制御回路１３１０の特性は、図１５（ｂ）に示すよう
な特性であってもよい。

【０１３２】実施の形態４においては、干渉検出補正回
路で使用するラインメモリを垂直高域利得補償回路と共
用しており、わずかな回路規模の増加で垂直高域利得補
償回路を実現している。干渉の度合を示す差分信号の大
きさにより垂直高域補償のゲイン設定を制御しており、
干渉補正とあわせて最適な補償特性を実現している。

【０１３３】（実施の形態５）図１６は本発明の実施の
形態５の検出回路４０６のブロック図である。図１６に
おいて、図６と共通のブロックには同一の符号を付す。
図１６の構成は、１ライン遅延信号ｅがゲイン制御回路
１６０１に入力されていることが図６の構成と異なる。
ゲイン制御回路１６０１は、信号ｅと差分信号ｉとを入
力とし、干渉補正のゲイン設定を行う。

【０１３４】図１７は、図１６のゲイン制御回路１６０
１の詳細なブロック図である。図１７において、図８と
共通のブロックには同一の符号を付す。図１７に示すよ
うに、ゲイン制御回路１６０１は、入力端子群８０１、
係数発生器８０２、乗算器８０３、及び出力端子群８０
４の他に、入力端子群１７０１、ノイズ検出器１７０
２、コアリング量発生器１７０３、加減算器１７０４、
及びオーバー／アンダーフロー回路１７０５を備えてい
る。

【０１３５】ノイズ検出器１７０２は、入力端子群１７
０１から入力される１ライン遅延信号ｅから、映像信号
のノイズ量ｍを検出する。ノイズ検出器１７０２は、例
えば、映像データの水平ブランク部の固定レベル信号部
の変動を積分することにより、映像信号のノイズ量ｍを
検出する。このノイズ量ｍがコアリング量発生器１７０
３に入力され、ノイズ量ｍに適したコアリング量ｎが得
られる。ここで、ノイズ量とは、映像のＳＮ比（Ｓｉｇ
ｎａｌ／Ｎｏｉｓｅ比）の目安であり、コアリング量と
は、干渉補正信号ｇの微小成分をノイズとみなしてキャ
ンセルする量である。

【０１３６】図１８にノイズ量ｍとコアリング量ｎの関
係を示す。図１８を参照して、図１７におけるコアリン
グ量発生器１７０３の特性を説明する。ノイズ検出器１
７０２は、映像データのノイズが多く、ＳＮ比が悪い場
合には、コアリング量ｎを大きくする。また、ノイズ検
出器１７０２は、ＳＮ比が良い場合には、コアリング量
ｎを小さくする。図１８（ａ）においては、ノイズ検出
器１７０２からのノイズ量ｍに基づいて、ｍ＝０であれ
ばｎ＝０、ｍ＝１であればｎ＝１、ｍ＝２であればｎ＝
２、ｍ＝３以上であればｎ＝３という特性で、コアリン
グ量発生器１７０３においてコアリング量ｎを得てい
る。また、コアリング量発生器１７０３の特性は、図１
８（ｂ）に示す特性であってもよい。コアリング量発生
器１７０３において得たコアリング量ｎと、乗算器８０
３の出力とを加減算器１７０４に入力し、コアリング処
理を行う。オーバー／アンダーフロー回路１７０５は、
加減算器１７０４の出力にオーバーフロー／アンダーフ
ローの処理を行い、干渉補正信号ｇとして出力端子群８
０４から出力する。

【０１３７】図１９は、図１７における加減算器１７０
４及びオーバー／アンダーフロー回路１７０５の特性を
説明するためのグラフを示す。図１９（ａ）、（ｂ）に
おいて、点線は乗算器８０３の出力する値を示し、実線
は干渉補正信号ｇとして出力端子群８０４に出力される
値を示す。図１９（ａ）に示すように、乗算器８０３の
出力が正数である場合、コアリング量ｎを減算する。減
算結果が負になる場合、オーバー／アンダーフロー回路
１７０５によりゼロにクリップする。また、乗算器８０
３の出力が負数である場合には、コアリング量ｎを加算
する。加算結果が正になる場合、オーバー／アンダーフ
ロー回路にてゼロにクリップする。このコアリング処理
により乗算器８０３の出力の微小成分がゼロになり、補
正後の映像信号がノイズによって受ける影響が除かれ
る。なお、図１７の加減算器１７０４及びオーバー／ア
ンダーフロー回路１７０５における処理に代えて、図１
９（ｂ）に示すようにコアリング量ｎ以下の成分を強制
的にゼロにしても、同様の効果を得ることができる。

【０１３８】実施の形態５においては、検出回路４０６
は、検出成分に対してノイズを低減するためのノイズ低
減回路を有しており、映像データのＳＮ比が悪い場合で
あっても表示映像に破綻をきたすことはない。また、こ
のノイズ低減回路は、前記映像データのノイズレベルに
よって低減量を制御しており、ノイズ低減精度を向上さ
せている。

【０１３９】（実施の形態６）図２０は、本発明の実施
の形態６のゲイン制御回路を示すブロック図である。図
２０は、実施の形態５の、ゲイン制御回路１６０１の別
の構成を示している。図２０において、図１７と同一の
ブロックには同一の符号を付す。図２０のゲイン制御回
路は、入力端子群８０１、１７０１、ノイズ検出器１７
０２、メモリ２００１、及び出力端子群８０４を備えて
いる。図２０の構成は、図１７の構成について、係数発
生器８０２、乗算器８０３、コアリング量発生器１７０
３、加減算器１７０４、及びオーバー／アンダーフロー
回路１７０５をメモリ２００１に置換し、演算特性をあ
らかじめメモリ２００１にロードしたものである。

【０１４０】メモリ２００１は、補正の乗算入力端子群
８０１から入力される差分信号ｉを入力とし、この差分
信号ｉから乗算処理と、コアリング処理と、オーバー／
アンダーフロー処理とを、上述したメモリのルックアッ
プテーブル法により一括で行い、干渉補正信号ｇとして
出力端子群８０４から出力する。

【０１４１】以上のように、実施の形態６の構成におい
ては、差分信号ｉに対するゲイン制御処理やコアリング
処理、オーバー／アンダーフロー処理において、演算特
性をあらかじめメモリにロードしておいて、メモリのル
ックアップテーブル法により一括で行う。実施の形態６
においては、複雑な演算を安価かつ高速な構成により実
施の形態５と同等に行う機能を実現しており、また、演
算精度も向上させている。

【０１４２】（実施の形態７）図２１は、本発明の実施
の形態７の電気光学特性を説明するためのグラフを示
す。図２１のグラフは、ノーマリブラックモードの液晶
を前提にしている。実施の形態２〜６においては、映像
データをプラズマアドレス表示装置に表示する際の特性
をリニアに仮定していた。この場合も十分な干渉補正特
性を有するが、例えばプラズマアドレス表示装置の表示
セルが液晶の場合、データ電極に対する印加電圧に対し
て、液晶の持つ光学特性は図２１に示すようになる。印
加電圧ＶＯが同じでも、レベルによって実際の補正値が
異なっている。

【０１４３】実施の形態２、３、４におけるゲイン制御
回路６０９、実施の形態５、６におけるゲイン制御回路
１６０１にこの電気光学特性を加味したゲイン特性を持
たせれば、より最適な補正特性が得られる。また、実施
形態３、６に示すようにメモリのルックアップテーブル
法によりゲイン特性を得る場合、図２１のような複雑な
特性もコストアップなしに実現可能である。

【０１４４】

【発明の効果】本発明によると、走査単位（行選択要素
単位）間に顕著に発生する映像データ間の干渉（表示状
態における画素間の干渉）が抑制されたマトリクス表示
装置が提供される。

【０１４５】本発明のマトリクス表示装置において、映
像データ間の干渉の抑制は、本来表示すべき映像データ
に対して、干渉の程度および干渉が起こる画素（互いに
干渉を及ぼしあう画素のエリア（画素の数と相対配置関
係））を考慮した補正処理を行うことによってなされ
る。すなわち、マトリクス表示装置において映像データ
間の干渉が起こる原因を取り除くのではなく、干渉の発
生を見越して、干渉が生じた結果として得られる表示状
態において映像データ間の干渉が観察されないように、
映像データが補正される。映像データの補正は、行グル
ープ（連続した複数の走査単位）毎に完結的に行われる
ので、比較的簡単な補正処理によって、映像データ間の
干渉が効果的に抑制される。

【０１４６】本発明は、特に、同一プラズマ放電チャネ
ル内に複数の走査線を有数する高精細なプラズマアドレ
ス表示装置に好適に適用される。

【０１４７】本発明によれば、プラズマアドレス表示装
置において、同一プラズマ放電チャネル内にある複数の
走査線同士の相関を、互いの映像データの振幅の差から
検出し、この相関をもとに同一プラズマ放電チャネル内
の走査線間に発生する干渉に起因する画質劣化を補正す
ることにより、高精細で、かつ表示品位を改善した高品
位な画質を実現することができる。

【０１４８】また、本発明によれば、プラズマアドレス
表示装置が、検出処理の際に、同一プラズマ放電チャネ
ル内に割り当てられた走査線に対して完結的に演算を行
って検出を行うことにより、走査線間に発生する干渉に
対して最適な補正特性を得ることができる。

【０１４９】さらに、本発明によれば、垂直表示位相の
変更によって走査線の完結処理が乱れないように工夫す
ることにより、表示画像を上下にスクロールさせた際
に、バリアリブをはさんだ走査線同士で演算を行うとい
う、完結処理の位相のずれによる表示映像の乱れを防止
することができる。

【０１５０】さらに、本発明によれば、干渉検出補正処
理に含まれるゲイン制御処理において、演算特性をあら
かじめメモリにロードしておいて、演算をメモリのルッ
クアアップテーブル法で一括で行うことにより、乗算な
どの複雑な演算を安価な構成により、高い演算精度で高
速に処理することができる。

【０１５１】さらに、本発明によれば、干渉検出補正処
理において、垂直高域周波数利得補償の機能をあわせ持
ち、干渉を補正し、かつ周波数特性も補償することによ
り、表示品位を改善し、文字などの映像のエッジがにじ
んだりぼけたりすることがないようにすることができ
る。

【０１５２】さらに、本発明によれば、干渉検出補正処
理で使用するラインメモリを垂直高域周波数利得補償処
理と共有することにより、本発明者らによる高精細プラ
ズマ表示装置に対して、わずかな回路規模の増加、わず
かな消費電力の増加、わずかなコストアップで垂直高域
周波数補償の機能を実現することができる。

【０１５３】さらに、本発明によれば、プラズマアドレ
ス表示装置が、干渉検出補正処理での補正量と、垂直高
域周波数補償のゲインが連動する構成を有することによ
り、垂直高域周波数補償でのゲインのかけすぎによる破
綻を防止することができる。

【０１５４】さらに、本発明によれば、プラズマアドレ
ス表示装置が、干渉検出補正処理での補正量の検出にお
いて、ノイズ成分を低減する回路を有することにより、
映像信号に重畳するノイズ成分に起因する妨害が表示さ
れることがないようにすることができる。

【０１５５】さらに、本発明によれば、プラズマアドレ
ス表示装置が、ノイズ成分を低減する回路での低減量に
ついて、入力映像信号のノイズ量を検出して、そのノイ
ズ量によって適応的に低減量を切り替える構成を有する
ことにより、ノイズ低減処理の精度を向上させることが
できる。

【０１５６】さらに、本発明によれば、干渉検出補正処
理におけるゲイン制御処理において、演算特性やノイズ
成分低減特性をあらかじめメモリにロ−ドしておいて、
演算をメモリのルックアップテーブル法により一括で行
うことにより、乗算、加減算、オーバー／アンダーフロ
ーなどの複雑な演算を安価な構成により、高い演算精度
で高速に処理することができる。

【０１５７】さらに、本発明によれば、干渉検出補正処
理において、表示セルの電気光学特性を考慮して補正値
を決定することにより、最適な補正を行うことができ
る。

【０１５８】さらに、本発明によれば、表示セルの電気
光学特性をあらかじめメモリにロ−ドしておいて、演算
をメモリのルックアップテ−ブル法により一括で行うこ
とにより、乗算、加減算、オーバー／アンダーフローな
どの複雑な演算を安価な構成により、高い演算精度で高
速に処理することができる。

【図面の簡単な説明】

【図１Ａ】本発明による実施形態のマトリクス表示装置
１００を模式的に示す図である。

【図１Ｂ】実施形態による補正処理の第１の例を説明す
るための図であり、マトリクス表示装置１００の４行２
列分の画素Ｐｉｘ（Ｍ，Ｎ）を模式的に示す図である。

【図１Ｃ】実施形態による補正処理の第２の例を説明す
るための図であり、マトリクス表示装置１００の６行２
列分の画素Ｐｉｘ（Ｍ，Ｎ）を模式的に示す図である。

【図１Ｄ】実施形態による補正処理の第３の例を説明す
るための図であり、マトリクス表示装置１００の４行４
列分の画素Ｐｉｘ（Ｍ，Ｎ）を模式的に示す図である。

【図１Ｅ】実施形態による補正処理（Ｐｉｘ（ｍ，ｎ＋
１）を対象）の第３の例を説明するための図であり、マ
トリクス表示装置１００の４行４列分の画素Ｐｉｘ
（Ｍ，Ｎ）を模式的に示す図である。

【図１Ｆ】実施形態による補正処理（Ｐｉｘ（ｍ＋１，
ｎ＋１）を対象）の第３の例を説明するための図であ
り、マトリクス表示装置１００の４行４列分の画素Ｐｉ
ｘ（Ｍ，Ｎ）を模式的に示す図である。

【図１Ｇ】実施形態による補正処理（Ｐｉｘ（ｍ，ｎ＋
２）を対象）の第３の例を説明するための図であり、マ
トリクス表示装置１００の４行４列分の画素Ｐｉｘ
（Ｍ，Ｎ）を模式的に示す図である。

【図１Ｈ】実施形態による補正処理（Ｐｉｘ（ｍ＋２，
ｎ＋１）を対象）の第３の例を説明するための図であ
り、マトリクス表示装置１００の４行４列分の画素Ｐｉ
ｘ（Ｍ，Ｎ）を模式的に示す図である。

【図２Ａ】本発明のプラズマアドレス表示装置の全体の
構成を示す図である。

【図２Ｂ】本発明のプラズマアドレス表示装置が備えて
いるパネル２０１の構造を示す図である。

【図３】本発明のプラズマアドレス表示装置における映
像データの書き込み動作を模式的に示す図である。

【図４】本発明のプラズマアドレス表示装置が備えてい
る干渉検出補正回路２０９のブロック図である。

【図５】本発明のプラズマアドレス表示装置が備えてい
る干渉検出補正回路の動作を説明するための模式図であ
る。

【図６】本発明の実施の形態２の干渉検出補正回路２０
９の内部回路である検出回路４０６の詳細なブロック図
である。

【図７】本発明の実施の形態２の干渉検出補正回路２０
９の内部回路である補正回路４０７の詳細なブロック図
である。

【図８】本発明の実施の形態２のゲイン制御回路６０９
の詳細なブロック図である。

【図９】本発明の実施の形態２の完結制御回路６０７の
詳細なブロック図である。.

【図１０】本発明の実施の形態３のゲイン制御回路６０
９の詳細なブロック図である。

【図１１】本発明の実施の形態４の干渉検出補正回路２
０９のブロック図である。

【図１２】本発明の実施の形態４の検出回路１１０１の
詳細なブロック図である。

【図１３】本発明の実施の形態４の垂直エッジ検出回路
１１０２の詳細なブロック図である。

【図１４】本発明の実施の形態４の補正回路１１０３の
詳細なブロック図である。

【図１５】本発明の実施の形態４の差分信号ｉの絶対値
と垂直補償ゲインのグラフを示す図である。

【図１６】本発明の実施の形態の検出回路４０６のブロ
ック図である。

【図１７】本発明の実施の形態５のゲイン制御回路１６
０１の詳細なブロック図である。

【図１８】本発明の実施の形態５のノイズ量ｍとコアリ
ング量ｎの関係を示す図である。

【図１９】本発明の実施の形態５の加減算器１７０４及
びオーバー／アンダーフロー回路１７０５の特性を説明
するためのグラフを示す図である。

【図２０】本発明の実施の形態６のゲイン制御回路１６
０１を示すブロック図である。

【図２１】本発明の実施の形態７の印加電圧と光透過率
のグラフを示す図である。

【図２２】従来のプラズマアドレス表示装置が備えてい
るパネルの構造図である。

【図２３】従来のプラズマアドレス表示装置の動作を説
明する図である。

【図２４】本発明者らによる高精細プラズマアドレス表
示装置が備えているパネルの構造図である。

【図２５】（ａ）は、従来のプラズマアドレス表示装置
における映像データ書き込みの模式図であり、（ｂ）
は、本発明者による高精細プラズマアドレス表示装置に
対して従来の駆動方法を採用した場合の映像データの書
き込み動作を示す図である。

【図２６】本発明者らによる高精細プラズマアドレス表
示装置の全体を示す図である。

【図２７】図２６のプラズマアドレス表示装置が備えて
いる垂直補償回路２１０の内部ブロック図である。

【図２８】図２７の垂直補償回路における垂直補償動作
を説明する模式図である。

【図２９】本発明者らによる高精細プラズマアドレス表
示装置を従来の駆動方法で動作させた場合の問題を説明
する模式図である。

【符号の説明】

１表示セル２プラズマセル３マイクロシ−ト４、９ガラス基板５プラズマ放電チャネル６バリアリブ７アノード電極（Ａ）８カソード電極（Ｋ）１０液晶１１データ電極１２カラ−フィルタ１３走査電極（Ｓ）２０仮想電極２１スイッチ２２パルス印加回路３１、２０６、４０１、４０２、４０３、６０１、６０
２、６０３，６０４，６０５、７０１、７０２、８０
１、９０１、９０２、１３０１、１３０２，１３０３，
１３０４、１４０１、１７０１入力端子群３４、３５、３６、８０３、１３０５、１３０６、１３
０７乗算器３７、３８，４０，７０３，１３０８，１４０２加算
器３９ゲイン回路４１オーバー／アンダーフロー回路４２、４０８、６１０、７０５、８０４、９０６、１２
０１，１３１１出力端子群１００マトリクス表示装置１０１画素１０２行選択要素（走査単位）１０３映像信号供給要素１０４走査回路１０５信号生成供給回路２００プラズマアドレス表示装置２０１パネル２０２信号回路２０３垂直走査回路２０４制御回路２０５画素２０７同期分離回路２０８システムマイコン２０９干渉検出補正回路２１０垂直補償回路３２，３３，４０４、４０５ラインメモリ４０６１１０１検出回路４０７、１１０３補正回路６０６スイッチ６０６ａスイッチ端子ａ６０６ｂスイッチ端子ｂ６０７完結制御回路６０８減算器６０９、１３１０、１６０１ゲイン制御回路７０４、１４０３、１７０５オーバー／アンダーフロ
ー回路８０２係数発生器９０３パルス発生回路９０４ｅｖｅｎ／ｏｄｄ判定回路９０５エクスクル−シブＯＲゲ−ト１００１、２００１メモリ１１０２垂直エッジ検出回路１３０９干渉補正量判断回路１７０２ノイズ検出器１７０３コアリング量発生器１７０４加減算器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36

Claims

【特許請求の範囲】

【請求項１】複数の行および複数の列を構成する、マ
トリクス状に配列された複数の画素と、前記複数の行にそれぞれ対応して設けられた複数の行選
択要素と、前記複数の列にそれぞれ対応して設けられた複数の映像
信号供給要素と、前記複数の行選択要素のそれぞれに、走査信号を順次供
給し、前記複数の画素を前記複数の行ごとに線順次走査
する走査回路と、前記複数の映像信号供給要素のそれぞれに、前記線順次
走査と同期して、表示すべき映像データに対応する映像
信号を生成、供給する信号生成供給回路とを有するマト
リクス型表示装置であって、前記複数の画素の内の任意の第１画素は、連続する複数
の行をそれぞれが有する複数の行グループのいずれか１
つに属し、前記信号生成供給回路は、映像データを受信し、前記第
１画素が表示すべき第１映像データと、前記第１画素と
同じ行グループに属し、前記第１画素と同じ列に属し、
且つ前記第１画素と異なる行に属する第２画素が表示す
べき第２映像データとを変数として含み、少なくとも前
記第１画素と前記第２画素との相対配置関係に依存す
る、予め決められた補正関数に基づいて、前記第１映像
データを補正し、前記補正された第１映像データに対応
する映像信号を生成し、前記第１画素が属する列に対応
する映像信号供給要素に供給する、マトリクス表示装
置。
【請求項２】前記複数の行グループのそれぞれは、少
なくとも３本の連続する行を含み、前記補正関数は、前
記第１画素と同じ行グループに属し、前記第１画素と同
じ列に属し、且つ前記第１画素および前記第２画素と異
なる行に属する第３画素が表示すべき第３映像データを
変数としてさらに含み、前記第１画素と前記第３画素と
の相対配置関係にさらに依存する、予め決められた関数
である、請求項１に記載のマトリクス表示装置。
【請求項３】前記補正関数は、前記第１画素と同じ行
グループに属し、前記第１画素と異なる列に属し、且つ
前記第１画素または前記第２画素に隣接する第４画素が
表示すべき第４映像データを変数としてさらに含み、前
記第１画素と前記第４画素との相対配置関係にさらに依
存する、予め決められた関数である、請求項１または２
に記載のマトリクス表示装置。
【請求項４】前記補正関数は、前記第１映像データと
前記第２映像データの線形関数である請求項１から３の
いずれかに記載のマトリクス表示装置。
【請求項５】前記線形関数における、前記第１映像デ
ータおよび前記第２映像データに乗算される係数は、前
記複数の画素の輝度特性に基づいて予め決められてい
る、請求項４に記載のマトリクス表示装置。
【請求項６】前記信号生成供給回路は干渉検出補正回
路を備え、前記干渉検出補正回路は、前記補正関数を用
いた前記補正を演算によって実行する、請求項１から５
のいずれかに記載のマトリクス表示装置。
【請求項７】前記信号生成供給回路は、ルックアップ
テーブルを用いて、前記補正関数を用いた前記補正を実
行する、請求項１から５のいずれかに記載のマトリクス
表示装置。
【請求項８】複数の走査線がそれぞれの内部に設けら
れた複数のプラズマ放電チャネルを有し、前記複数の行
グループのそれぞれは、前記複数のプラズマ放電チャネ
ルのそれぞれに一対一で対応し、前記複数の行選択要素
のそれぞれは、前記複数の走査線に対応する、請求項１
から７のいずれかに記載のマトリクス表示装置。
【請求項９】少なくとも２本以上の走査線が割り当て
られたプラズマ放電チャネルが行状に配置されたプラズ
マセルと、データ電極が列状に配置された表示セルとを
互いに重ねた積層構造を有し、前記プラズマ放電チャネ
ルと前記データ電極の交差部に行列状の画素が規定され
たパネルと、前記プラズマ放電チャネルに順次放電パルスを印加して
前記パネルの走査を行う垂直走査回路と、前記走査に同期して前記データ電極に映像データを供給
する信号回路と、同一の前記プラズマ放電チャネルに割り当てられた前記
走査線の映像データの相関を検出し、検出した前記相関
に応じて前記データ電極に供給する映像データを補正す
る干渉検出補正回路と、を備えたプラズマアドレス表示装置。
【請求項１０】前記干渉検出補正回路は、隣接する前
記走査線の映像データ間で演算を行うために、１走査期
間の映像データを蓄積するためのラインメモリを有す
る、請求項９に記載のプラズマアドレス表示装置。
【請求項１１】前記干渉検出補正回路は、隣接する前
記走査線の映像データ間で行う演算において、同一の前
記プラズマ放電チャネルに割り当てられた走査線におい
て完結的に処理を行う、請求項９に記載のプラズマアド
レス表示装置。
【請求項１２】前記干渉検出補正回路は、前記映像デ
ータをプラズマアドレス表示装置に表示した際の垂直表
示位置の移動を考慮した完結制御回路を有する、請求項
９に記載のプラズマアドレス表示装置。
【請求項１３】前記干渉検出補正回路は、メモリを用
いたルックアップテーブル法により補正値を求める、請
求項９に記載のプラズマアドレス表示装置。
【請求項１４】前記干渉検出補正回路は、前記映像デ
ータの垂直高域周波数利得を補償する、請求項９に記載
のプラズマアドレス表示装置。
【請求項１５】前記干渉検出補正回路は、垂直高域成
分を抽出するために必要となる１走査期間の映像データ
を前記ラインメモリに蓄積する、請求項１４に記載のプ
ラズマアドレス表示装置。
【請求項１６】前記干渉検出補正回路は、干渉を補正
するためのゲイン制御回路に連動して最適なゲイン設定
を行う、請求項１４に記載のプラズマアドレス表示装
置。
【請求項１７】前記干渉検出補正回路は、ノイズを低
減するためのノイズ低減回路を有する、請求項９に記載
のプラズマアドレス表示装置。
【請求項１８】前記ノイズ低減回路は、前記映像デー
タのノイズレベルによって低減量を制御する、請求項１
７に記載のプラズマアドレス表示装置。
【請求項１９】前記ノイズ低減回路は、ノイズ低減補
正特性をメモリに格納している、請求項１８に記載のプ
ラズマアドレス表示装置。
【請求項２０】前記干渉検出補正回路は、前記表示セ
ルの電気光学特性を考慮して補正値を決定する、請求項
９に記載のプラズマアドレス表示装置。
【請求項２１】前記干渉検出補正回路は、前記電気光
学特性をメモリに格納している、請求項９に記載のプラ
ズマアドレス表示装置。