JP3720275B2 - 画像表示パネル、画像表示装置、並びに画像表示方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の走査信号線と複数のデータ信号線とが互いに直交する方向に配設され、上記両信号線の各交差部に画素が配置されるマトリクス型の画像表示装置に関するものであり、特に、配線の駆動回路を画素と同一の基板上に形成して構成する駆動回路一体型の画像表示装置に関するものである。
【０００２】
【従来の技術】
従来の画像表示装置の一つとして、アクティブマトリクス駆動方式の液晶表示装置が知られている。この液晶表示装置は、図２３に示すように、画素アレイ（ＡＲＹ）１０１、走査信号線駆動回路（ＧＤ）１０２、データ信号線駆動回路（ＳＤ）１０３、タイミング信号生成回路（ＣＴＬ）１０４、および映像信号処理回路（ＳＩＧ）１０５を備えている。
【０００３】
画素アレイ１０１には、互いに交差する多数の走査信号線ＧＬと多数のデータ信号線ＳＬとが備えており、各走査信号線ＧＬとデータ信号線ＳＬとの交点に対応して画素（ＰＩＸ）１０６が設けられる。すなわち、隣接する２本の走査信号線ＧＬと隣接する２本のデータ信号線ＳＬとで囲まれた各領域に、各画素１０６が設けられ、マトリクス状に配列された画素１０６によって表示画面が構成される。
【０００４】
走査信号線駆動回路１０２は、タイミング信号生成回路１０４から入力されるクロック信号ＧＣＫ等のタイミング信号に同期して、走査信号線ＧＬを順次選択し、画素１０６内にあるスイッチング素子の開閉を制御することにより、各データ信号線ＳＬに書き込まれた映像信号（データ）を各画素１０６に書き込むとともに、各画素１０６に書き込まれたデータを保持させる働きをする。
【０００５】
データ信号線駆動回路１０３は、タイミング信号生成回路１０４から入力されるクロック信号ＳＣＫ等のタイミング信号に同期して、映像信号処理回路１０５から入力される映像信号ＤＡＴをサンプリングし、必要に応じて増幅して、各データ信号線ＳＬに書き込む働きをする。
【０００６】
図２３における各画素１０６は、図２４に示すように、スイッチング素子である電界効果トランジスタＳＷと、画素容量（液晶容量ＣＬ、および必要によって付加される補助容量ＣＳＴよりなる）とによって構成される。図２４において、画素容量の一方の電極はトランジスタＳＷのドレイン及びソースを介してデータ信号線ＳＬと接続される。トランジスタＳＷのゲートは、走査信号線ＧＬに接続される。また、画素容量の他方の電極は、全画素に共通の共通電極線に接続される。そして、各液晶容量ＣＬに印加される電圧により、液晶の透過率または反射率が変調され、表示に供する。
【０００７】
また、近年、液晶表示装置の小型化や高解像度化、実装コストの低減などのために、画素アレイ１０１と駆動回路１０２，１０３とを、同一基板上に一体形成する技術が開発されている。
【０００８】
このような駆動回路一体型の液晶表示装置では、現在広く用いられている透過型液晶表示装置を構成する場合、その基板に透明基板である石英基板やガラス基板を使う必要がある。また、石英基板やガラス基板上に回路を構成する場合、基板の耐熱性の観点より、６００℃以下の製造温度で製造が可能な多結晶シリコン薄膜トランジスタが能動素子として用いられる。
【０００９】
図２５は、そのような駆動回路一体型の液晶表示装置の例を示した図である。上記液晶表示装置では、同一の基板（ＳＵＢ）１０７上において、画素アレイ１０１、走査信号線駆動回路１０２、データ信号線駆動回路１０３が形成されている。また、上記基板１０７上には、さらにプリチャージ回路（ＰＣ）１０８が備えられているが、これは、多結晶シリコン薄膜トランジスタにより構成されたデータ信号線駆動回路１０３の駆動能力が小さく、データ信号線ＳＬへのデータの書き込みを補助する必要がある場合に設けられるものである。
【００１０】
次に、データ信号線の駆動方式について説明する。アナログ方式の駆動方式としてはアナログ点順次駆動方式、アナログ線順次駆動方式があり、デジタル方式の駆動方式としては、セレクタ型駆動方式、Ｒ−ＤＡＣ型駆動方式、Ｃ−ＤＡＣ型駆動方式がある。
【００１１】
これらの駆動方式のうち、アナログ線順次駆動方式、セレクタ型駆動方式、Ｒ−ＤＡＣ型駆動方式、Ｃ−ＤＡＣ型駆動方式については、駆動回路一体型の液晶表示装置に採用しようとする場合、デザインルールが大きく基板上への配置が困難、多階調表示への対応が困難、あるいは表示品位が低下するといった問題がある。
【００１２】
すなわち、駆動回路一体型の液晶表示装置では、上述したように、回路中の半導体層において多結晶シリコン薄膜が用いられるが、多結晶シリコンは単結晶シリコンに比べ基板上での配置面積が大きくなる。
【００１３】
これに対し、アナログ線順次駆動方式では、入力された映像信号を増幅するための高精度のアンプが必要であるが、このアンプを半導体材料に多結晶シリコンを用いて高精度かつ小面積に形成することは困難である。
【００１４】
また、Ｒ−ＤＡＣ型駆動方式、Ｃ−ＤＡＣ型駆動方式では、多階調表示を行なうための基準電圧を抵抗分割または容量分割による分圧にて生成しているが、これらの分圧手段に用いられる抵抗や容量の素子を多結晶シリコン薄膜にて形成する場合に、これらの素子を小面積に形成することは困難である。また、多結晶シリコン薄膜にて形成される抵抗や容量では、特性のばらつきが大きくなり、設計通りの分圧比が得られず表示品位が低下する。尚、半導体材料に多結晶シリコンを用いた素子にて駆動回路を構成する場合、各素子の特性のばらつきによる表示品位の低下を抑制するためには、駆動回路をロジック素子のみで構成することが必要である。
【００１５】
また、セレクタ型駆動方式は、外部から入力される基準電圧を、映像信号に応じて選択回路にてデータ信号線ＳＬに接続する構成であり、ロジック回路と転送スイッチのみで構成されるため、デジタル方式の駆動方式の中では最も単純な回路構成を有している。しかし一方で、外部に表示階調に対応するだけの基準電圧源が必要であるため、実際の使用に際しては８ないし１６階調が限界であり、表示階調が多い場合には極めて不利となる。
【００１６】
以上の理由により、駆動回路一体型の液晶表示装置において、さらに多階調表示を行なおうとする場合には、アナログ線順次駆動方式、セレクタ型駆動方式、Ｒ−ＤＡＣ型駆動方式、Ｃ−ＤＡＣ型駆動方式は採用されず、アナログ点順次駆動方式が最も一般的に用いられている。
【００１７】
ここで、アナログ点順次駆動方式でのデータ信号線駆動回路について説明する。アナログ点順次駆動方式のデータ信号線駆動回路においては、図２６に示すように、入力された映像信号ＤＡＴを、シフトレジスタを構成するフリップフロップの各段ＦＦの出カパルスに同期させてサンプリング回路ＡＳを開閉することにより、データ信号線ＳＬに書き込む。
【００１８】
すなわち、アナログ点順次駆動方式のデータ信号線駆動回路では、外部から入力された映像信号ＤＡＴをデータ信号線に転送するだけであるので、その回路構成は極めて単純であり、駆動回路一体型の液晶表示装置への適用が可能であると共に、表示品位を低下させることなく多階調表示が可能である。
【００１９】
【発明が解決しようとする課題】
ところが、アナログ点順次駆動方式のデータ信号線駆動回路では、外部に駆動能力の高いアナログ映像信号出力回路を備える必要があり、システムとしての消費電力が大きくなるとともに、コストも大幅に上昇するといった問題がある。
【００２０】
さらに、上述のアナログ点順次駆動方式の駆動回路は、デジタルインターフェースを備えていない。このため、液晶表示装置がデジタル信号の入力によって駆動されるものであっても、画素アレイと駆動回路とが同一基板上に形成されてなる表示パネルの外にＤ／Ａ(digital/analog)変換回路を備える必要があり、さらなるコストアップを招来する。
【００２１】
ここで、デジタルインターフェースを備えた駆動方式であって、かつ、半導体材料に多結晶シリコンを用いた場合でも高い表示品位での多階調表示が可能であり、消費電力も小さい駆動方式として、疑似階調処理を用いた駆動方式がある。
【００２２】
ここで、疑似階調処理を用いた従来の駆動回路の構成例を図２７に示す。疑似階調処理を用いたデータ信号線駆動回路においては、図２７に示すように、入力されたデジタル映像信号ＤＡＴは、シフトレジスタを構成するフリップフロップの各段ＦＦの出力パルスに同期させてラッチＬＡＴに取り込む。そして、デコーダ回路ＤＥＣにより取り込んだ映像信号をデコードし、デコードされた映像信号に対し、各ライン毎に疑似階調処理を行なう。
【００２３】
ここで、図２７の構成における疑似階調処理を簡単に説明すると以下の通りである。ここでの疑似階調処理は、固定のノイズパターンを画像データに重畳させた後、下位ビットを切り捨てることにより、低ビットの駆動回路でより多ビットの画像を擬似的に表示するものであり、疑似階調処理の中でも最も構成のシンプルなものの１つである。高精細の画像表示装置では、擬似的に階調数を増す手法は、画質の劣化が極めて小さいため、影響は問題にならない場合が多い。
【００２４】
図２７の構成では、入力された映像信号ＤＡＴＩとメモリＲＯＭに記憶されている固定ノイズパターンとを、各データ信号線に出力される映像信号毎に、加算器ＡＤＤＥＲで加算し、例外処理回路ＯＦＰでオーバーフロー時などの例外処理を行った後、量子化回路ＱＮＴで下位ビットを切り捨てている。こうして、疑似階調処理の施された映像信号は、該映像信号に対応する基準電圧ＶＲＥＦを、選択回路ＳＥＬでデータ信号線ＳＬに接続する。
【００２５】
以上のように、疑似階調処理を用いた駆動回路では、デジタルインターフェースを備えていると同時に、かつ、半導体材料に多結晶シリコンを用いた場合でも高い表示品位での多階調表示が可能であり、消費電力も比較的小さい。
【００２６】
しかしながら、疑似階調処理に係る構成、すなわち、加算器ＡＤＤＥＲ，例外処理回路ＯＦＰ，量子化回路ＱＮＴが各データ信号線毎に設けられているため、画素アレイと駆動回路とを同一基板上に形成する駆動回路一体型の表示装置では、駆動回路の構成が極めて複雑となる。このため、半導体材料に多結晶シリコンを用いた素子にて駆動回路を構成する場合、駆動回路のサイズが大きくなりすぎて実際の製造は困難であるといった問題がある。
【００２７】
本発明は、上記の問題点を解決するためになされたもので、その目的は、疑似階調処理を用いた駆動回路において、その回路構成を簡略なものとし、画素アレイと駆動回路とを同一の基板上に形成する駆動回路一体型の画像表示装置を提供することにある。
【００２８】
【課題を解決するための手段】
本発明の画像表パネルは、上記の課題を解決するために、画像を表示する複数の画素からなる画素アレイと、該画素アレイに映像信号を供給するデータ信号線駆動回路とを、同一の基板上に有する画像表示パネルにおいて、上記データ信号線駆動回路は、画素アレイ上の画素に映像信号を送出するｎ本のデータ信号線を駆動するものであると共に、各データ信号線に送出される映像信号に対して疑似階調処理を施す、データ信号線の数よりも少ないｍ段の疑似階調処理手段を備えており、各疑似階調処理手段は、データ信号線に対してｍライン毎に疑似階調処理された映像信号を出力し、上記疑似階調処理手段は、一定周期で繰り返される固定パターンデータの信号を映像信号に加算することにより重畳する処理と、重畳された映像信号の下位ビットを切り捨てる処理とを行なうことを特徴としている。
【００２９】
上記の構成によれば、ｎ本のデータ信号線を駆動するデータ信号線駆動回路を画素アレイと同一基板上の形成する画像表示パネルにおいて、疑似階調処理手段をデータ信号線の本数（ｎ本）よりも少ないｍ段とし、複数の異なるデータ信号線に出力される映像信号に対して疑似階調処理手段を共通化することで、データ信号線駆動回路の構成を簡略化でき、駆動回路一体型の画像表示パネルに適用が可能となる簡単な回路構成にて多階調表示が可能となる。
【００３０】
また、疑似階調処理手段において１ライン分の映像信号にかかる疑似階調処理時間は、１ライン分の映像信号の入力にかかる時間よりも長いことが通常であるが、データ信号線に対してｍライン毎に疑似階調処理された映像信号を出力することで、各疑似階調処理手段では、１ライン分の映像信号の疑似階調処理において、映像信号の入力周期のｍ倍の時間の処理時間を確保することができる。
上記の構成によれば、映像信号に重畳する信号として一定周期で繰り返される固定パターンデータの信号を用いることにより、固定パターンデータを記憶する記憶手段の容量を抑制できる。また、複雑な演算処理を必要とせず、非常に簡単に疑似階調処理を実現することができるため、駆動回路一体型の画像表示装置への適用が容易となる。
【００３１】
また、上記画像表示パネルでは、第１の構成として、上記データ信号線駆動回路は、第１のシフトレジスタの出力に同期して、順次映像信号を取り込むｍ段の第１のラッチ手段と、上記ラッチ回路にて取り込まれた映像信号を並列化するｍ段の並列化手段と、上記疑似階調処理手段によって疑似階調処理が施された映像信号を、第２のシフトレジスタの出力に同期して、順次取り込むｎ段の第２のラッチ手段とを備えており、上記各疑似階調処理手段は、上記並列化手段にて並列化された映像信号に対して疑似階調処理を施すと共に、上記各疑似階調処理手段にて疑似階調処理を施された映像信号は、上記第１のシフトレジスタよりも動作周波数の小さい第２のシフトレジスタの出力に同期させて、上記第２のラッチ手段に対し、ｍライン分の映像信号毎に一括して取り込まれた後、各データ信号線に送出される構成とすることができる。
【００３２】
上記第１の構成によれば、第２のシフトレジスタの各段が、複数のデータ信号線（ｍ本）に対応しているので、第２のシフトレジスタの段数をデータ信号線の本数（ｎ本）の１／ｍにすることができ、駆動回路の規模を小さくすることが可能となる。また、第２のシフトレジスタの周波数が第１のシフトレジスタの周波数の１／ｍになるので、第２のラッチ手段でデータ信号線にデータ信号線にデータを送出する時間を長く取ることができる。
【００３３】
また、上記画像表示パネルでは、第２の構成として、上記データ信号線駆動回路は、第１のシフトレジスタの出力に同期して、順次映像信号を取り込むｍ段の第１のラッチ手段と、上記疑似階調処理手段によって疑似階調処理が施された映像信号を、第２のシフトレジスタの出力に同期して、順次取り込むｎ段の第２のラッチ手段とを備えており、上記各疑似階調処理手段は、上記第１のラッチ手段から上記第１のシフトレジスタの出力と同周期で映像信号を取り込み、該映像信号に対して疑似階調処理を施すと共に、上記各疑似階調処理手段にて疑似階調処理を施された映像信号は、上記第１のシフトレジスタと同一の動作周波数にて動作する第２のシフトレジスタの出力に同期させて、上記第２のラッチ手段に対し、１ライン分の映像信号毎に取り込まれた後、各データ信号線に送出される構成とすることができる。
【００３４】
上記第２の構成によれば、第２のシフトレジスタからの複数の出力信号の和を用いることにより、第２のラッチ手段でデータ信号線にデータ信号線にデータを送出する時間を長く取ることができる。また、この構成では、第２のシフトレジスタを制御するクロック信号として、第１のシフトレジスタを制御するクロック信号と同じ信号を用いることができるので、新たな信号を生成する回路が不要となる。さらに、データ信号線へのデータの送出が連続的に行なわれるので、複数のデータを一括して送出される場合に危惧されるブロック毎の境界（表示上の不具合）が生じにくいといったメリットがある。
【００３５】
また、上記第１の構成の画像表示パネルでは、上記第１のシフトレジスタの動作周波数は、第２のシフトレジスタの動作周波数の整数倍であることが好ましい。
【００３６】
上記の構成によれば、第１のシフトレジストの動作周波数を与えるクロック信号と、第２のシフトレジスタの動作周波数を与えるクロック信号とのタイミング関係が単純になり、データ信号線駆動回路全体の構成が簡単になる。
【００３７】
また、上記第１の構成の画像表示パネルでは、上記第２のシフトレジスタを駆動させるクロック信号は、第１のシフトレジスタの最終段からの出力信号より生成される構成とすることが好ましい。
【００３８】
上記の構成によれば、第２のフトレジスタを駆動するためのクロック信号を、データ信号線駆動回路の外部から別途入力する必要がなくなり、データ信号線駆動回路全体の構成が簡単になる。
【００３９】
また、上記画像表示パネルでは、上記疑似階調処理手段にて疑似階調処理が施されたデジタル映像信号を、アナログ映像信号に変換するデジタル／アナログ変換手段を備えており、上記デジタル／アナログ変換手段による変換処理が、上記第２のラッチ手段によるラッチ後に行なわれる構成とすることができる。
【００４０】
上記の構成によれば、デジタル／アナログ変換手段による映像信号の変換処理が、上記第２のラッチ手段によるラッチ後に行なわれるため、上記映像信号は、データ信号線への出力の直前までデジタル信号として扱われることとなる。このため、上記映像信号が雑音や微妙なタイミングずれの影響を受けることがなく、高画質の表示を得ることができる。
【００４１】
また、上記画像表示パネルでは、上記疑似階調処理手段にて疑似階調処理が施されたデジタル映像信号を、アナログ映像信号に変換するデジタル／アナログ変換手段を備えており、上記デジタル／アナログ変換手段による変換処理が、疑似階調処理手段による疑似階調処理の後、かつ上記第２のラッチ手段によるラッチ前に行なわれる構成とすることができる。
【００４２】
上記の構成によれば、デジタル／アナログ変換手段による映像信号の変換処理が、疑似階調処理手段による疑似階調処理の後、かつ上記第２のラッチ手段によるラッチ前に行なわれるため、デジタル／アナログ変換手段の数を疑似階調処理手段と同じくｍ段とすることができ、データ信号線駆動回路の構成を簡略化することができる。また、デジタル／アナログ変換手段の回路構成は、シフトレジスタと、インバータやＮＡＮＤ等の簡単なゲートとアナログスイッチとから構成でき、非常に単純でコンパクトに形成できる。
【００４５】
また、上記画像表示パネルでは、上記固定パターンデータは、データ信号線の配列方向における幅が、ｍの整数倍のライン数に相当する構成とすることができる。
【００４６】
上記の構成によれば、上記固定パターンデータの繰り返し周期が疑似階調処理手段の処理周期（データ信号線のｍライン）の整数倍の関係となるため、各疑似階調処理手段は一部の固定パターンデータのみを具備すればよく、固定パターンデータを格納する記憶手段の容量を少なくすることができる。
【００４７】
また、上記画像表示パネルでは、上記疑似階調処理手段は、上記固定パターンデータを格納する記憶手段を備えており、各疑似階調処理手段内の記憶手段（例えば、ＲＯＭ）は、各疑似階調処理手段に対応するデータ信号線用の固定パターンデータのみを格納している構成とすることができる。
【００４８】
上記の構成によれば、各疑似階調処理手段に内蔵すべき記憶手段のデータ量を最小化することができ、また、記憶手段からの固定パターンデータの読み出しを管理するメモリー制御回路の構造や駆動方法も単純化される。
【００４９】
また、上記画像表示パネルでは、上記疑似階調処理手段は、上記固定パターンデータの垂直方向の周期毎に、映像信号に重畳する固定パターンデータの水平方向の位置を一定量だけずらす構成とすることができる。
【００５０】
上記の構成によれば、映像信号に重畳される固定パターンデータの信号によるブロック状の疑似パターンが認識されにくくなるため、表示品位を向上することができる。
【００５１】
また、上記画像表示パネルでは、上記疑似階調処理手段は、一定のフレーム周期毎に、映像信号に重畳する固定パターンデータの水平方向の位置を一定量だけずらす構成とすることができる。
【００５２】
上記構成によれば、映像信号に重畳される固定パターンデータの信号によるブロック状の疑似パターンが認識されにくくなるため、表示品位を向上することができる。
【００５３】
また、固定パターンデータをずらす周期については、１フレーム期間毎とする場合が、同一の固定パターンの連続が最も短く、ブロック状の疑似パターンを認識しにくくするためには最も効果が高い。但し、固定パターンデータをずらす周期を２フレーム期間毎とした場合には、疑似パターンを認識しにくくして表示品位を向上すると共に、液晶の交流駆動に対応して、液晶に印加される電圧のＤＣ成分が相殺されるため、液晶材料の劣化が抑えられ、表示装置の信頼性向上に有効である。
【００５４】
また、上記画像表示パネルでは、上記疑似階調処理回路は、上記固定パターンデータの垂直方向の周期毎、または、一定のフレーム周期毎に、映像信号に重畳する固定パターンデータの水平方向の位置を１／ｋ（ｋは２以上の整数）周期分だけずらす構成とすることができる。
【００５５】
上記の構成によれば、映像信号へ重畳される固定パターンデータの読み出しタイミングの制御（読み出し開始アドレスの切替え）が簡単になるため、疑似階調処理手段の構成が簡単となる。
【００５６】
また、上記画像表示パネルでは、上記疑似階調処理手段は、一定のフレーム周期毎に、映像信号に重畳する固定パターンデータを変化させる構成とすることができる。
【００５７】
上記の構成によれば、映像信号に重畳する固定パターンデータを水平方向にずらす場合では、ブロック状の疑似パターンの移動が認識される可能性があるが、フレーム毎に全く異なる固定パターンデータを用いることにより、ブロック状の疑似パターンがさらに認識されにくくなるため、表示品位をより一層向上させることができる。
【００５８】
もちろん、固定パターンデータをずらす周期については、１フレーム期間毎とする場合にブロック状の疑似パターンを認識しにくくするうえで最も効果が高く、２フレーム期間毎とした場合に、表示品位を向上と表示装置の信頼性向上と同時にを図ることができる。
【００５９】
また、上記画像表示パネルでは、上記疑似階調処理手段は、映像信号に重畳する固定パターンデータとして、一定のフレーム周期毎に、同一の固定パターンデータを繰り返す構成とすることができる。
【００６０】
上記の構成によれば、固定パターンデータの種類を制限することができ、固定パターンデータを格納する記憶手段の容量を少なくすることができる。
【００６１】
また、上記画像表示パネルでは、上記デジタル／アナログ変換手段は、疑似階調処理を施された映像信号に応じて、複数の基準電圧源の内の１つを選択する構成とすることができる。
【００６２】
上記の構成によれば、複数の基準電圧源の内の１つを選択するセレクタ型のデジタル駆動方式をデジタル／アナログ変換手段に採用することにより、単純な構成で多階調表示を実現することができる。
【００６３】
また、各データ信号線毎にアンプやＲ−ＤＡＣ，Ｃ−ＤＡＣを内蔵していないので、特性バラツキによる垂直方向の表示ムラの発生を避けることができる。更に、定常電流が流れる回路を採用していないので、消費電力も低減される。
【００６４】
また、上記画像表示パネルでは、上記複数の基準電圧源は、外部から入力されるより少数の基準電圧源より、上記基板上にて生成される構成とすることができる。
【００６５】
上記の構成によれば、外部の基準電圧源の数を削減することができるため、データ信号線駆動回路全体の構成を簡略化することができる。また、データ信号線毎でなく、データ信号線駆動回路全体に対して、１つの基準電圧源生成回路を備えることで、特性バラツキによる縦縞状の表示不良を抑制できる。
【００６６】
また、上記画像表示パネルでは、上記疑似階調処理手段における疑似階調処理の動作および非動作は、外部より入力される制御信号によって切り替えられる構成とすることができる。
【００６７】
上記の構成によれば、表示階調の少ない画像表示の場合（疑似階調処理による効果が得られない）には、疑似階調処理回路を動作させないようにすることができ、より低消費電力での画像表示を実現することができる。
【００６８】
また、上記画像表示パネルでは、上記疑似階調処理手段における疑似階調処理の動作および非動作は、外部より入力される制御信号によって切り替えられる構成とすることができる。
【００６９】
上記の構成によれば、疑似階調処理手段の動作を外部より制御することにより、表示画像の種類や使用環境、使用者の意図に応じて、表示品位（表示階調）と消費電力について選択することができる。
【００７０】
また、上記画像表示パネルでは、上記疑似階調処理手段における疑似階調処理の動作および非動作は、入力されるデジタル映像信号のビット数に基づいて切り替えられる構成とすることができる。
【００７１】
上記の構成によれば、疑似階調処理手段の動作をデジタル映像信号で制御することにより、表示画像の種類（階調数）に応じて、表示品位（表示階調）と消費電力について、自動的に最適な駆動方法をとることができる。
【００７２】
また、上記画像表示パネルでは、上記データ信号線駆動回路を構成する能動素子が、多結晶シリコン薄膜トランジスタによって形成されている構成とすることができる。
【００７３】
上記の構成によれば、表示を行うための画素と、画素を駆動するためのデータ信号線駆動回路を、同一基板上に同一工程で製造することができるので、製造コストや実装コストの低減と、実装良品率のアップが期待できる。
【００７４】
また、このように多結晶シリコン薄膜を用いてトランジスタを形成すると、従来の画像表示装置に用いられていた非晶質シリコン薄膜トランジスタに較べて、極めて駆動力の高い特性が得られるので、上記効果に加えて、画素およびデータ信号線駆動回路を、容易に同一基板上に形成することができる。
【００７５】
また、多結晶シリコン薄膜トランジスタは、単結晶シリコントランジスタに較べて、バラツキが大きく、また、経時変化も大きいため、これを用いてデータ信号線駆動回路を構成した場合、アンプやＲ−ＤＡＣ，Ｃ−ＤＡＣではその精度が低下したり、占有面積が大きくなったりすることがあるが、本発明のような構成とすることによる表示品位向上効果は、極めて大きくなる。
【００７６】
また、上記画像表示パネルでは、上記多結晶シリコン薄膜トランジスタは、６００℃以下の製造温度で、ガラス上に構成されたものである構成とすることができる。
【００７７】
上記の構成によれば、６００℃以下のプロセス温度で、多結晶シリコン薄膜トランジスタを形成する場合には、歪み点温度が低いが安価でかつ大型化の容易なガラスを基板として用いることができるので、大型の画像表示装置を低コストで製造することが可能となる。
【００７８】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図２２に基づいて説明すれば、以下の通りである。
【００７９】
本実施の形態に係る画像表示装置の構成例を図２に示す。尚、本発明に係る画像表示装置においては、その表示方式が特に限定されるものではなく、画素がマトリクス状に配置されてなる画素アレイに対し、データ信号線駆動回路によって映像信号を送出するものであれば、液晶表示装置、プラズマ表示装置、ＥＬ表示装置等に本発明を適用可能である。
【００８０】
上記画像表示装置は、図２に示すように、画素アレイ（ＡＲＹ）１、データ信号線駆動回路（ＳＤ）２、走査信号線駆動回路（ＧＤ）３、タイミング信号を生成するタイミング回路（ＣＴＬ）４、および映像信号を生成する映像信号回路（ＳＩＧ）５を備えている。
【００８１】
画素アレイ１、データ信号線駆動回路２、および走査信号線駆動回路３は、同一の基板（ＳＵＢ）６上に形成される。また、画素アレイ１は、データ信号線駆動回路２によって駆動されるデータ信号線ＳＬ…、該データ信号線ＳＬ…と直交して配置され走査信号線駆動回路３によって駆動される走査信号線ＧＬ…、そしてデータ信号線ＳＬ…および走査信号線ＧＬ…の各交差部に対応してマトリクス状に配置される画素（ＰＩＸ）７…にて構成されている。
【００８２】
タイミング回路４は、入力制御信号ＴＩＮの入力を受け、データ信号線駆動回路２にはスタート信号ＳＳＴおよびクロック信号ＳＣＫを出力し、走査信号線駆動回路３にはスタート信号ＧＳＴ，クロック信号ＧＣＫおよびパルス幅制御信号ＧＥＮを出力する。映像信号回路５は、入力映像信号ＤＩＮの入力を受け、映像信号ＤＡＴをデータ信号線駆動回路２へ出力する。
【００８３】
次に、データ信号線駆動回路２の具体的な構成例を図１に示す。データ信号線駆動回路２は、図１に示すように、機能的には第１のブロック８と、第２のブロック９とに分けられる。第１のブロック８は入力されるデジタル映像信号ＤＡＴに疑似階調処理を行なう機能部であり、第２のブロック９は疑似階調処理の施された映像信号をデータ信号線ＳＬ…に出力する機能部である。また、第２のブロックに与えられるクロック周波数ＳＣＫ２は、第１のブロックに与えられるクロック周波数ＳＣＫ１に比べて小さいものとなっている。また、データ信号線駆動回路２は、ｎ本のデータ信号線を駆動するものであるが、図１の構成では、説明を簡略化するためデータ信号線の本数を１６本としている。
【００８４】
第１のブロック８は、シフトレジスタ１０、ラッチ回路１１、並列化回路１２、および疑似階調処理回路１３を備えている。シフトレジスタ１０は、ｍ（ｍ＜ｎ）段のシフトレジスタ部１４…を有している。同様に、ラッチ回路１１はｍ段のラッチ部１５…を、並列化回路１２はｍ段の並列化部１６…を、疑似階調処理回路１３はｍ段の疑似階調処理部１７…を有している。すなわち、第１のブロック８は、シフトレジスタ部１４、ラッチ部１５、並列化部１６、疑似階調処理部１７が直列に配列されたｍ段の処理ラインを備えた構成となっている。
【００８５】
上記第１のブロック８では、入力されたデジタル映像信号ＤＡＴは、シフトレジスタ１０のシフトレジスタ部１４…の各出力に同期して、ラッチ回路１１のラッチ部１５…に順次取り込まれ、並列化回路１２により多相化される。そして、疑似階調処理回路１３は、多相化されたデジタル映像信号を、低周波数で処理することにより、入力された映像信号よりも少ないビット数の信号に変換する。
【００８６】
この処理を、図３のタイミングチャートを参照して説明すると以下の通りである。先ず、シフトレジスタ１０には、第１のクロック信号ＳＣＫ１および第１のスタート信号ＳＳＴ１が入力される。ここで、第１のスタートクロック信号ＳＣＫ１の周波数は、第１のスタート信号ＳＳＴ１のｍ倍である。すなわち、シフトレジスタ１０では、第１のスタート信号ＳＳＴ１のＯＮパルスを、第１のクロック信号ＳＣＫ１のクロックパルスにて、ｍ段のシフトレジスタ部１４において順次シフトする。尚、第１のスタート信号ＳＳＴ１については、最終段のシフトレジスタ部１４から初段のシフトレジスタ部１４へ繰り返し入力される構成とすれば、最初のＯＮパルスのみを与える構成としても良い。
【００８７】
これにより、上記シフトレジスタ１０の各シフトレジスタ部１４は、第１のクロック信号ＳＣＫ１の１パルス毎に順次ＯＮ信号を出力し、ラッチ回路１１の各ラッチ部１５では、図３のＬＡＴ１−１ないし１−４に示すように、この出力に同期して映像信号ＤＡＴを順次取り込み、所定の期間これを保持する。尚、図３において、ＤＡＴ１〜１６は、１６本のデータ信号線のそれぞれに出力される映像信号を示している。
【００８８】
並列化回路１２には、シフトレジスタ１０の最終段から出力される第１のスタート信号ＳＳＴ１が入力されるようになっており、これにより、並列化回路１２では、図３のＰＲＬ１〜４に示すように、ラッチ部１５…に保持されている映像信号ＤＡＴが一括して並列化部１６…に取り込まれる。
【００８９】
疑似階調処理回路１３の各疑似階調処理部１７…には、図３のＢＤＥ１〜４に示すように、各並列化部１６…から映像信号ＤＡＴが入力され、該映像信号ＤＡＴに疑似階調処理が施される。ここで、１ライン分の映像信号に係る疑似階調処理は、１ライン分の映像信号の入力に対し、より多くの時間を要するものである。しかしながら、上記データ信号線駆動回路２の構成では、図３からも明らかなように、疑似階調処理部１７への信号の取り込みは、クロック信号ＳＣＫ１の入力パルスの４周期毎に発生しており、データ信号線駆動回路２の動作周波数を下げることなく、疑似階調処理にかかる時間を十分に確保することが可能となっている。
【００９０】
次に、第２のブロック９は、シフトレジスタ１８、ラッチ回路１９、ＤＡ（digital/analog) 変換回路２０、および出力回路２１を備えている。シフトレジスタ１０は、ｎ／ｍ段のシフトレジスタ部２２…を有している。また、ラッチ回路１９はｎ段のラッチ部２３…を、ＤＡ変換回路２０はｎ段のＤＡ変換部２４…を、出力回路２１はｎ段の出力部２５…を有している。すなわち、第２のブロック９は、ｎ／ｍ段のシフトレジスタ部１４を備え、該シフトレジスタ部１４の各段に、ラッチ部２３、ＤＡ変換部２４、出力部２５が直列に配列されたｍ段の処理ラインを備えた構成となっている。
【００９１】
上記第２のブロック９の処理を、図４のタイミングチャートを参照して説明すると以下の通りである。尚、第２のブロック９での処理は、第１のブロック８での処理が終了した映像信号ＤＡＴに対して実施されるものであるため、図４では、第１のブロック８から第２のブロック９の処理の流れが分かるように、図３で示した第１のクロック信号ＳＣＫ１，第１のスタート信号ＳＳＴ１，疑似階調処理部１７…での処理ＢＤＥ１〜４を併せて示している。
【００９２】
先ず、シフトレジスタ１８には、第２のクロック信号ＳＣＫ２および第２のスタート信号ＳＳＴ２が入力される。ここで、第２のクロック信号ＳＣＫ２の周波数は、第２のスタート信号ＳＳＴ２のｎ／ｍ倍である。すなわち、シフトレジスタ１８では、第２のスタート信号ＳＳＴ２のＯＮパルスを、第２のクロック信号ＳＣＫ２のクロックパルスにて、ｎ／ｍ段のシフトレジスタ部２２において順次シフトする。尚、第２のスタート信号ＳＳＴ２については、最終段のシフトレジスタ部２２から初段のシフトレジスタ部２２へ繰り返し入力される構成とすれば、最初のＯＮパルスのみを与える構成としても良い。
【００９３】
これにより、上記シフトレジスタ１８の各シフトレジスタ部２２は、第２のクロック信号ＳＣＫ２の１パルス毎に順次ＯＮ信号を出力する。また、各シフトレジスタ部２２には、それぞれｍ段のラッチ部２３が接続されている（図１参照）ため、同一のシフトレジスタ部２２に接続されるラッチ部２３…には、第１のブロック８の疑似階調処理回路１３から同時に映像信号ＤＡＴが取り込まれる。
【００９４】
具体的には、ｍ＝４，ｎ＝１６の場合、初段のシフトレジスタ部２２がＯＮ信号を出力した時点で、１〜４段目のラッチ部２３において１〜４本目のデータ信号線に出力される映像信号ＤＡＴ１〜４が取り込まれる（図４のＬＡＴ２−１〜２−４参照）。同様に、２段目のシフトレジスタ部２２がＯＮ信号を出力した時点で、５〜８段目のラッチ部２３において５〜８本目のデータ信号線に出力される映像信号ＤＡＴ５〜８が取り込まれ、３段目のシフトレジスタ部２２がＯＮ信号を出力した時点で、９〜１２段目のラッチ部２３において９〜１２本目のデータ信号線に出力される映像信号ＤＡＴ９〜１２が取り込まれ、最終段のシフトレジスタ部２２がＯＮ信号を出力した時点で、１３〜１６段目のラッチ部２３において１３〜１６本目のデータ信号線に出力される映像信号ＤＡＴ１３〜１６が取り込まれる。
【００９５】
上記ラッチ回路１９に取り込まれた映像データＤＡＴは、ＤＡ変換回路２０、出力回路２１に対して、ｍ段分ずつ一括して送られ、ＤＡ変換回路２０の各ＤＡ変換部２４において液晶を駆動するためのアナログ信号に変換され、出力回路２１の各出力部２５を介して各データ信号線ＳＬへ出力される。
【００９６】
ここで、第１のクロック信号ＳＣＫ１は、第２のクロック信号ＳＣＫ２よりも周波数が大きいものとなるが、第１のクロック信号ＳＣＫ１の周波数を第２のクロック信号ＳＣＫ２の周波数の整数倍にすることにより、図１に示すように、第１のブロック８の出力と、第２のブロック９の入力との関係を単純にする（第１のブロック８の１つの出力を、第２のブロック９の複数の入力に接続させる）ことができるので、回路構成が容易になる。
【００９７】
また、図４からも明らかなように、第２のクロック信号ＳＣＫ２の周波数は、第１のスタート信号ＳＳＴ１の周波数と同じであり、シフトレジスタ１０の最終段からのスタート信号ＳＴ１の出力を用いて、第２のクロック信号ＳＣＫ２を生成することができる。これにより、外部から第２のクロック信号ＳＣＫ２を入力する必要がなくなる。これは、図１のように、第１のクロック信号ＳＣＫ１を第２のクロック信号ＳＣＫ２の整数倍にした場合には容易に実現できる。
【００９８】
また、上記図１の構成の変形例として、図５に示す構成のデータ信号線駆動回路２’を用いることも可能である。図５におけるデータ信号線駆動回路２’では、図１に示したデータ信号線駆動回路２と同一の構成については、同一の部材番号を付し、その説明を省略する。
【００９９】
データ信号線駆動回路２’は、機能的には第１のブロック８’と、第２のブロック９’とに分けられる。第１のブロック８’は、シフトレジスタ１０、ラッチ回路１１、並列化回路１２、疑似階調処理回路１３、およびＤＡ変換回路２６を備えている。第２のブロック９’は、シフトレジスタ１８および出力回路２７を備えている。
【０１００】
すなわち、図５の構成では、図１の構成に対してＤＡ変換回路の配置位置が異なっており、このデータ信号線駆動回路２’においては、入力されたデジタル映像信号ＤＡＴは、シフトレジスタ１０の各出力に同期してラッチ回路１１に取り込まれ、並列化回路１２により多相化される。疑似階調処理回路１３は、多相化された映像信号ＤＡＴを、低周波数で処理することにより、入力された映像信号よりも少ないビット数の信号に変換する。
【０１０１】
変換された映像信号ＤＡＴは、ＤＡ変換回路２６により、液晶を駆動するためのアナログ映像信号に変換された後、シフトレジスタ１８の各出力に同期して動作する出力回路２７を介してデータ信号線ＳＬに出力される。
【０１０２】
ここで、図１に示す構成のデータ信号線駆動回路２と、図５に示す構成のデータ信号線駆動回路２’とでは、それぞれ以下に示すような利点がある。すなわち、データ信号線駆動回路２では、疑似階調処理回路１３で疑似階調処理を施した映像信号ＤＡＴに対し、ラッチ回路１９でラッチした後、出力回路２１へ送る前の段階でＤ／Ａ変換を行なっているため、データ信号線ＳＬへの出力の直前まで映像データがデジタル信号として扱われ、雑音や微妙なタイミングずれの影響を受けにくいといった利点がある。
【０１０３】
一方、データ信号線駆動回路２’では、疑似階調処理回路１３で疑似階調処理を施した映像信号ＤＡＴに対し、該疑似階調処理の直後にＤ／Ａ変換を行なっている。このため、データ信号線駆動回路２に比べると雑音や微妙なタイミングずれの影響を受けやすいものの、ＤＡ変換部２４を各ライン毎（ｎ段）に必要とするデータ信号線駆動回路２の構成に比べ、ＤＡ変換部の数がｍ段でよく、回路の構成を簡略化することができる。また、ＤＡ変換部２４の回路構成は、シフトレジスタと、インバータやＮＡＮＤ等の簡単なゲートとアナログスイッチとから構成でき、ＤＡ変換部２４自体を非常に単純でコンパクトに形成できる。
【０１０４】
また、データ信号線駆動回路のさらに他の変形例として図６に示すような構成も考えられる。図６におけるデータ信号線駆動回路２”では、図１に示したデータ信号線駆動回路２と同一の構成については、同一の部材番号を付し、その説明を省略する。
【０１０５】
データ信号線駆動回路２”は、機能的には第１のブロック２８と、第２のブロック２９とに分けられる。第１のブロック２８は、シフトレジスタ１０、ラッチ回路１１、および疑似階調処理回路１３を備えている。第２のブロック２９は、シフトレジスタ３０、ラッチ回路１９、ＤＡ変換回路２０および出力回路２１を備えている。
【０１０６】
第１のブロック２８では、シフトレジスタ１０、ラッチ回路１１の動作は、データ信号線駆動回路２の第１のブロック８と同じである。しかしながら、第１のブロック２８では、並列化回路１２が省略されているため、疑似階調処理回路１３の各疑似階調処理部１７…への映像信号データＤＡＴの入力が、図７のタイミングチャートに示すように、第１のクロック信号ＳＣＫ１の１パルスずつずれたものとなる（図７のＢＤＥ１〜４）。
【０１０７】
また、第２のブロック２８では、シフトレジスタ３０の構成が、データ信号線駆動回路２のシフトレジスタ１０の構成とは異なり、シフトレジスタ部３１の段数がｎ／ｍ段ではなく、ｎ段となっている。また、シフトレジスタ３０に入力される第２のクロック信号ＳＣＫ２は、第１のクロック信号ＳＣＫ１と同じ周波数である。このため、第２のブロック２８では、ラッチ回路１９の各ラッチ部２３では、第２のクロック信号ＳＣＫ２に応じて１ライン毎に疑似階調処理された映像信号ＤＡＴが取り込まれる（図７のＬＡＴ２−１〜２−１６）。また、図７のタイミングチャートでは図示は省略するが、ＤＡ変換回路２０、出力回路２１の処理も第２のクロック信号ＳＣＫ２に応じて１ライン毎に実施される。
【０１０８】
尚、上記６のデータ信号線駆動回路２”において、ＤＡ変換回路２０は図１の構成と同様にラッチ回路１９の下流（映像信号の処理の流れについて、データ信号線駆動回路への入力側を上流、出力側を下流としている）にｎ段で設けられているが、図５の構成のようにＤＡ変換回路２６を疑似階調処理回路１３の直後にｍ段で設ける構成としても良い。
【０１０９】
ここで、上記図１または図５の構成（第１の構成）によれば、シフトレジスタ１８におけるシフトレジスタ部２２の各段が、複数のデータ信号線ＳＬ（ｍ本）に対応しているので、シフトレジスタ部２２の段数をデータ信号線の本数（ｎ本）の１／ｍにすることができ、データ信号線駆動回路２または２’の規模を小さくすることが可能となる。また、シフトレジスタ１８に与えられる周波数ＳＬＫ２がシフトレジスタ１０に与えられる周波数の１／ｍになるので、ラッチ回路１９（または出力回路２７）でデータ信号線ＳＬにデータ信号線にデータを送出する時間を長く取ることができる。
【０１１０】
また、上記図６の構成（第２の構成）によれば、シフトレジスタ３０からの複数の出力信号の和を用いることにより、ラッチ回路１９でデータ信号線ＳＬにデータを送出する時間を長く取ることができる。また、この構成では、シフトレジスタ３０を制御する第２のクロック信号ＳＬＫ２として、シフトレジスタ１０を制御する第１のクロック信号ＳＬＫ１と同じ信号を用いることができるので、新たな信号を生成する回路が不要となる。さらに、データ信号線ＳＬへのデータの送出が連続的に行なわれるので、複数のデータを一括して送出される場合に危惧されるブロック毎の境界（表示上の不具合）が生じにくいといったメリットがある。
【０１１１】
上記データ信号線駆動回路において、疑似階調処理回路１３の構成としては様々なものが適用できるが、ここでは、その例として図８に示す構成について説明する。これは、固定のノイズパターンを画像データに重畳させた後、下位ビットを切り捨てることにより、低ビットの駆動回路でより多ビットの画像を擬似的に表示するものであり、疑似階調処理の中でも最も構成のシンプルなものの１つである。高精細の画像表示装置では、擬似的に階調数を増す手法は、画質の劣化が極めて小さいため、影響は問題にならない場合が多い。
【０１１２】
図８において、入力された映像信号ＤＡＴＩに対し、メモリ（ＲＯＭ）３２に記憶されている固定ノイズパターンＮＤをメモリ制御回路（ＭＣＴＬ）３３によって読み出し、加算器（ＡＤＤＥＲ）３４で加算する。映像信号ＤＡＴＩと固定ノイズパターンＮＤとの加算データは、例外処理回路（ＯＦＰ）３５でオーバーフロー時などの例外処理を行った後、量子化回路（ＱＮＴ）３６で下位ビットを切り捨てることで、ビット数の下げられた映像信号ＤＡＴＯが得られる。このように非常に簡単な構成で、疑似階調処理を実現することができるのが、この方式の特徴である。
【０１１３】
このときの画像表示の例を図９に示す。本来の画像（原画像）と固定ノイズパターンを合成した合成画像は、原画像より品位は落ちるが、原画像を単に低階調で表示した場合よりは視認性が高くなる。
【０１１４】
上記疑似階調処理回路１３において、ＲＯＭ３２に記憶させる固定ノイズパターンは、画面全体にわたって最適化することが、表示品位の点からは望ましいが、この場合には、一方でメモリのデータ量が大きくなるという問題がある。そこで、映像データに重畳する固定ノイズパターンを、ある一定の大きさ（例えば、縦と横がそれぞれ１６画素など）のパターンデータの繰り返しによって得られる固定ノイズパターンとすることも有効である。
【０１１５】
このとき、パターンデータの周期（水平方向の周期）を、上記の並列化回路１２で並列化した映像信号ＤＡＴの周期の整数倍とする（すなわち、パターンデータのデータ信号線の配列方向における幅を、ｍの整数倍のライン数に相当させる）と、疑似階調処理回路１３の構成が非常にシンプルになる。
【０１１６】
例えば、図１０に示すように、パターンデータの周期を１６画素とし、第１のブロック８の出力数（映像信号の並列化周期）を４とすると、疑似階調処理回路１３の各疑似階調処理部１７の各加算器３４には、メモリ３２からメモリ制御回路３３により読み出されるパターンデータ信号の内、決まった信号のみが入力され、接続関係を切り替えたりする必要がなくなる。
【０１１７】
より具体的な例を示すと、図１１のように、疑似階調処理回路１３内の４個の加算器３４−１〜３４−４には、それぞれ対応するメモリ（ＲＯＭ１〜４）３２−１〜３２−４が接続され、それぞれのメモリ３２−１〜３２−４には各加算器３４−１〜３４−４が使用するパターンデータのみを記憶させている。このような構成により、メモリのデータ量を増やすことなく、メモリ３２と加算器３４との接続を単純化させることができる。上記図１０，１１で説明したように、固定ノイズパターンをある決まった大きさのパターンデータの繰り返しによって生成する場合、メモリのデータ量を削減することができる。しかし、この方法は、繰り返しピッチに対応した縦縞やブロック縞（疑似パターン）が見えやすくなり、表示品位の点からは好ましくない場合がある。
【０１１８】
そこで、図１２にように、固定ノイズパターンを構成するパターンデータを、固定ノイズパターンの垂直周期毎に水平方向に一定量だけずらすことで、表示品位の劣化を抑えることができる。また、図１３に示すように、水平方向のずらし量をパターンデータの１／ｋ（ｋは２以上の整数：図１３はｋ＝２の場合）周期とすることにより、メモリからの読み出しタイミングの制御（読み出し開始アドレスの切替）を容易なものとすることができ、疑似階調処理回路１３の構成を簡略化することができる。
【０１１９】
また、固定ノイズパターンを構成するパターンデータをずらすのは、固定ノイズパターンの垂直方向の周期毎でなく、一定のフレーム周期毎に行なっても良い。この場合も、連続するフレームにおいて、同一個所の同一パターンが連続して存在することを回避でき、映像信号に重畳されるパターンデータの信号によるブロック状の疑似パターンが認識されにくくなるため、表示品位を向上することができる。
【０１２０】
また、パターンデータをずらす周期については、１フレーム期間毎とする場合が、同一の固定パターンの連続が最も短く、ブロック状の疑似パターンを認識しにくくするためには最も効果が高い。但し、固定パターンデータをずらす周期を２フレーム期間毎とした場合には、疑似パターンを認識しにくくして表示品位を向上すると共に、液晶の交流駆動に対応して、液晶に印加される電圧のＤＣ成分が相殺されるため、液晶材料の劣化が抑えられ、表示装置の信頼性向上に有効である。
【０１２１】
また、この場合も、水平方向のずらし量をパターンデータの１／ｋ（ｋは２以上の整数：図１３はｋ＝２の場合）周期とすることにより、メモリからの読み出しタイミングの制御（読み出し開始アドレスの切替）を容易なものとすることができ、疑似階調処理回路１３の構成を簡略化することができる。
【０１２２】
さらに、疑似パターンの認識をさらに抑制して表示品位を向上させるためには、一定のフレーム周期毎に、映像信号に重畳するパターンデータを変化させることも可能である。
【０１２３】
すなわち、映像信号に重畳するパターンデータを一定のフレーム周期毎に水平方向にずらす場合では、ブロック状の疑似パターンの移動が認識される可能性があるが、フレーム毎に全く異なるパターンデータを用いることにより、ブロック状の疑似パターンがさらに認識されにくくなり、表示品位をより一層向上する。
【０１２４】
もちろん、パターンデータをずらす周期については、１フレーム期間毎とする場合にブロック状の疑似パターンを認識しにくくするうえで最も効果が高く、２フレーム期間毎とした場合に、表示品位を向上と表示装置の信頼性向上と同時にを図ることができる。
【０１２５】
また、一定のフレーム周期毎に、映像信号に重畳するパターンデータを変化させる場合、映像信号に重畳するパターンデータを一定周期で同一のものを繰り返すことにより、パターンデータの種類を制限することができ、パターンデータを格納する記憶手段の容量を少なくすることができる。
【０１２６】
次に、ＤＡ変換回路の構成について説明する。ＤＡ変換回路の構成については、従来から提案されている様々な方式を用いることができるが、本発明のメリットを最大限に発揮するためには、複数の基準電圧源から、表示階調に対応する電圧を選択して出力するセレクタ型のＤＡ変換回路がもっとも望ましい。
【０１２７】
このセレクタ型のデジタルーアナログ変換回路は、図１４に示すように、４ｂｉｔのデジタル映像信号ＤＡＴをデコーダ３７によってデコードした信号により、複数（図では１６本）の基準電圧線ＶＲＥＦと出力線（図ではデータ信号線ＳＬ）との間のスイッチ３８…を制御し、１つの基準電圧を選択するものであり、ロジック回路であるデコーダと転送ゲートであるスイッチのみから構成されている。
【０１２８】
したがって、上記ＤＡ変換回路を、半導体材料に多結晶シリコンを用いて作成しても、特性バラツキや特性変動などの影響を殆ど受けることなく、高品位の画像表示を実現することができる。また、定常電流が流れる経路がなく、低消費電力のデータ信号線駆動回路および画像表示装置を実現することができる。
【０１２９】
ここで、複数の基準電圧源ＶＲＥＦは、外部から直接入力されていてもよいが、外部電源回路を簡単にするために、データ信号線駆動回路内部で生成することも可能である。例えば、図１５に示す例では、高電圧側電源ＶＣＣと低電圧側電源ＶＥＥとの２本の外部電源から、１６レベルの基準電源を生成することができる。また、図１６の例では、５本の外部電源Ｖ０〜Ｖ４から、１６レベルの基準電源を生成している。
【０１３０】
このような基準電源生成部は、データ信号線駆動回路の各ライン毎に設けると、特性のバラツキなどのために、縦方向の縞などの表示不良につながることがある。したがって、データ信号線駆動回路全体で１つの基準電源生成部を備える構成とすることが望ましい。
【０１３１】
上記の疑似階調処理は、データ信号線駆動回路の出力部の能力よりも多階調（多ビット）の画像表示を行うときに有効である。一方、原画像の階調が少ない場合などでは、そのメリットはなく、疑似階調処理を行わない方が、表示品位の点でも、消費電力の点でも望ましい。また、その他に、画像表示装置をバッテリ駆動する時には消費電力の少ない疑似階調処理なしで駆動するなど、使用環境などによっても、使い分けることが考えられる。
【０１３２】
したがって、本実施の形態に係る画像表示装置では、疑似階調処理回路の動作のオン／オフを切り替えられるようにすることが、表示品位と消費電力の観点から極めて有効である。図１７（ａ）および（ｂ）は、ぞれぞれ、疑似階調処理回路を動作させた場合、および、動作させない場合の画像表示の様子を示した図である。
【０１３３】
また、図１８は、疑似階調処理回路の動作をオン／オフ可能とさせる場合の構成を示す図である。上記疑似階調処理回路では、加算器３４の前と量子化回路３６との前にそれぞれスイッチ３９，４０を設け、疑似階調処理回路を非動作にする場合には、制御信号ＢＣによってスイッチ３９，４０を切り替え、加算器３４と例外処理回路３５とをバイパスさせる構成になっている。
【０１３４】
上記スイッチ３９，４０の切替方法としては、図１９のように、外部から制御信号ＢＣを入力し、これによってスイッチ３９，４０を直接制御する方法でもよいし、図２０のように、映像信号ＤＡＴを基準に自動的に切り替えるようにしてもよい。
【０１３５】
すなわち、図２０の構成のように、疑似階調処理回路の動作を映像信号ＤＡＴを基準に自動的に切り替える場合には、例えば、映像データ監視部（ＢＤＴ）４１において映像信号ＤＡＴの下位ビット（量子化回路で切り捨てるビット）を監視して、１フレーム期間にわたって下位ビットにデータがなければ、次のフレームで映像データ監視部４１が疑似階調処理回路を非動作にするための制御信号を出力することなどが考えられる。
【０１３６】
以上の説明における、本実施形態に係る画像表示装置では、データ信号線駆動回路における能動素子を多結晶シリコン薄膜トランジスタにて構成する場合に有効なものである。
【０１３７】
図２１に上記画像表示装置で使用される多結晶シリコン薄膜トランジスタの構成例れを示す。図２１の多結晶シリコン薄膜トランジスタは、絶縁性基板４２上の多結晶シリコン薄膜４３を活性層とする順スタガー（トップゲート）構造のものであるが、本発明はこれに限るものではなく、逆スタガー構造等の他の構造のものであってよい。
【０１３８】
上記のような多結晶シリコン薄膜トランジスタを用いることによって、実用的な駆動能力を有するデータ信号線駆動回路および走査信号線駆動回路を、画素アレイと同一基板上にほぼ同一の製造工程で構成することができる。
【０１３９】
また、一般に、多結晶シリコン薄膜トランジスタは、単結晶シリコントランジスタ（ＭＯＳトランジスタ）に較べて、特性のバラツキが大きく、また、経時変化の量も大きい。更に、素子の駆動電圧が高く、サイズやデザインルールも大きいため、複雑な回路を構成すると、占有面積が大きくなるとともに、消費電力の増加も無視できなくなる。したがって、上述した単純な疑似階調処理回路を用いることによる多階調表示の実現のメリットは極めて大きい。
【０１４０】
以下に、摂氏６００℃以下で上記多結晶シリコン薄膜トランジスタを形成するときの製造プロセスについて、図２２を参照して簡単に説明する。
【０１４１】
まず、に示すように、ガラス基板４４（図２２（ａ）参照）上に非晶質シリコン薄膜４５を堆積し（図２２（ｂ）参照）、この非晶質シリコン薄膜４５にエキシマレーザを照射して、多結晶シリコン薄膜４６を形成する（図２２（ｃ）参照）。
【０１４２】
次に、この多結晶シリコン薄膜４６を所望の形状にパターニングし（図２２（ｄ）参照）、パターニングされた多結晶シリコン薄膜４６上に二酸化シリコンからなるゲート絶縁膜４７を形成する（図２２（ｅ）参照）。更に、薄膜トランジスタのゲート電極４８をアルミニウム等で形成（図２２（ｆ）参照）した後、薄膜トランジスタのソース・ドレイン領域に不純物（ｎ型領域には燐、Ｐ型領域には瑚素）を注入する（図２２（ｇ）〜（ｈ）参照）。
【０１４３】
その後、二酸化シリコンまたは窒化シリコン等からなる層間絶縁膜４９を堆積し（図２２（ｉ）参照）、コンタクトホール５０を開口（図２２（ｊ）参照）した後、アルミニウム等の金属配線５１を形成する（図２２（ｋ）参照）。
【０１４４】
この工程において、プロセスの最高温度は、ゲート絶縁膜形成時の６００℃であるので、上記ガラス基板４４として米国コーニング社の１７３７ガラス等の高耐熱性ガラスが使用できる。
【０１４５】
尚、液晶表示装置においては、この後に、更に、別の層間絶縁膜を介して、透明電極（透過型液晶表示装置の場合）や反射電極（反射型液晶表示装置の場合）を形成することになる。
【０１４６】
ここで、図２２に示すような製造工程で、多結晶シリコン薄膜トランジスタを、摂氏６００度以下で形成することにより、安価で大面積のガラス基板を用いることができるようになるので、画像表示装置の低価格化と大面積化が実現される。
【０１４７】
尚、本発明に係る画像表示装置は、液晶表示装置、プラズマ表示装置、ＥＬ表示装置等に適用可能なものであるが、透過型液晶表示装置以外では、基板をガラス基板とする必要はなく、シリコン基板を用いることも可能である。しかしながら、シリコン基板はガラス基板に比べコストが大幅に高いこと、また、基板サイズが１５０〜２００ｍｍ径（最大でも３００ｍｍ径）と大型の表示装置に適用できないなどのデメリットがある。このため、透過型液晶表示装置以外の画像表示装置でも、本発明の適用は、コストダウンや大型画面の適用といった点で有効で
【０１４８】
【発明の効果】
本発明の画像表パネルは、以上のように、上記データ信号線駆動回路は、画素アレイ上の画素に映像信号を送出するｎ本のデータ信号線を駆動するものであると共に、各データ信号線に送出される映像信号に対して疑似階調処理を施す、データ信号線の数よりも少ないｍ段の疑似階調処理手段を備えており、各疑似階調処理手段は、データ信号線に対してｍライン毎に疑似階調処理された映像信号を出力し、上記疑似階調処理手段は、一定周期で繰り返される固定パターンデータの信号を映像信号に加算することにより重畳する処理と、重畳された映像信号の下位ビットを切り捨てる処理とを行なう構成である。
【０１４９】
それゆえ、疑似階調処理手段をデータ信号線の本数（ｎ本）よりも少ないｍ段とし、複数の異なるデータ信号線に出力される映像信号に対して疑似階調処理手段を共通化することで、データ信号線駆動回路の構成を簡略化でき、駆動回路一体型の画像表示パネルに適用が可能となる簡単な回路構成にて多階調表示が可能となるという効果を奏する。
【０１５０】
また、データ信号線に対してｍライン毎に疑似階調処理された映像信号を出力することで、各疑似階調処理手段では、１ライン分の映像信号の疑似階調処理において映像信号の入力周期のｍ倍の時間の処理時間を確保することができ、疑似階調処理に十分なタイミングマージンが得られるという効果を併せて奏する。
それゆえ、映像信号に重畳する信号として一定周期で繰り返される固定パターンデータの信号を用いることにより、固定パターンデータを記憶する記憶手段の容量を抑制できると共に、複雑な演算処理を必要とせず、非常に簡単に疑似階調処理を実現することができ、駆動回路一体型の画像表示装置への適用が容易となるという効果を奏する。
【０１５１】
また、上記画像表示パネルでは、第１の構成として、上記データ信号線駆動回路は、第１のシフトレジスタの出力に同期して、順次映像信号を取り込むｍ段の第１のラッチ手段と、上記ラッチ回路にて取り込まれた映像信号を並列化するｍ段の並列化手段と、上記疑似階調処理手段によって疑似階調処理が施された映像信号を、第２のシフトレジスタの出力に同期して、順次取り込むｎ段の第２のラッチ手段とを備えており、上記各疑似階調処理手段は、上記並列化手段にて並列化された映像信号に対して疑似階調処理を施すと共に、上記各疑似階調処理手段にて疑似階調処理を施された映像信号は、上記第１のシフトレジスタよりも動作周波数の小さい第２のシフトレジスタの出力に同期させて、上記第２のラッチ手段に対し、ｍライン分の映像信号毎に一括して取り込まれた後、各データ信号線に送出される構成とすることができる。
【０１５２】
また、上記画像表示パネルでは、第２の構成として、上記データ信号線駆動回路は、第１のシフトレジスタの出力に同期して、順次映像信号を取り込むｍ段の第１のラッチ手段と、上記疑似階調処理手段によって疑似階調処理が施された映像信号を、第２のシフトレジスタの出力に同期して、順次取り込むｎ段の第２のラッチ手段とを備えており、上記各疑似階調処理手段は、上記第１のラッチ手段から上記第１のシフトレジスタの出力と同周期で映像信号を取り込み、該映像信号に対して疑似階調処理を施すと共に、上記各疑似階調処理手段にて疑似階調処理を施された映像信号は、上記第１のシフトレジスタと同一の動作周波数にて動作する第２のシフトレジスタの出力に同期させて、上記第２のラッチ手段に対し、１ライン分の映像信号毎に取り込まれた後、各データ信号線に送出される構成とすることができる。
【０１５３】
また、上記第１の構成の画像表示パネルでは、上記第１のシフトレジスタの動作周波数は、第２のシフトレジスタの動作周波数の整数倍とすることで、第１のシフトレジストの動作周波数を与えるクロック信号と、第２のシフトレジスタの動作周波数を与えるクロック信号とのタイミング関係を単純にでき、データ信号線駆動回路全体の構成が簡単になるという効果を奏する。
【０１５４】
また、上記第１の構成の画像表示パネルでは、上記第２のシフトレジスタを駆動させるクロック信号は、第１のシフトレジスタの最終段からの出力信号より生成される構成とすることで、第２のフトレジスタを駆動するためのクロック信号を、データ信号線駆動回路の外部から別途入力する必要がなくなり、データ信号線駆動回路全体の構成が簡単になるという効果を奏する。
【０１５５】
また、上記画像表示パネルでは、上記疑似階調処理手段にて疑似階調処理が施されたデジタル映像信号を、アナログ映像信号に変換するデジタル／アナログ変換手段を備えており、上記デジタル／アナログ変換手段による変換処理が、上記第２のラッチ手段によるラッチ後に行なわれる構成とすることができる。
【０１５６】
それゆえ、上記映像信号は、データ信号線への出力の直前までデジタル信号として扱われることとなり、上記映像信号が雑音や微妙なタイミングずれの影響を受けることがなく、高画質の表示を得ることができるという効果を奏する。
【０１５７】
また、上記画像表示パネルでは、上記疑似階調処理手段にて疑似階調処理が施されたデジタル映像信号を、アナログ映像信号に変換するデジタル／アナログ変換手段を備えており、上記デジタル／アナログ変換手段による変換処理が、疑似階調処理手段による疑似階調処理の後、かつ上記第２のラッチ手段によるラッチ前に行なわれる構成とすることができる。
【０１５８】
それゆえ、デジタル／アナログ変換手段の数を疑似階調処理手段と同じくｍ段とすることができ、データ信号線駆動回路の構成を簡略化することができるという効果を奏する。
【０１６１】
また、上記画像表示パネルでは、上記固定パターンデータは、データ信号線の配列方向における幅が、ｍの整数倍のライン数に相当する構成とすることができる。
【０１６２】
それゆえ、固定パターンデータの信号を映像信号に加算する加算器を疑似階調処理手段の下流に疑似階調処理手段と同数のｍ段設ける構成にて実現でき、データ信号線駆動回路全体の構成が簡単になるという効果を奏する。
【０１６３】
また、上記画像表示パネルでは、上記疑似階調処理手段は、上記固定パターンデータを格納する記憶手段を備えており、各疑似階調処理手段内の記憶手段（例えば、ＲＯＭ）は、各疑似階調処理手段に対応するデータ信号線用の固定パターンデータのみを格納している構成とすることができる。
【０１６４】
それゆえ、各疑似階調処理手段に内蔵すべき記憶手段のデータ量を最小化することができ、また、記憶手段からの固定パターンデータの読み出しを管理するメモリー制御回路の構造や駆動方法も単純化されるという効果を奏する。
【０１６５】
また、上記画像表示パネルでは、上記疑似階調処理手段は、上記固定パターンデータの垂直方向の周期毎に、映像信号に重畳する固定パターンデータの水平方向の位置を一定量だけずらす構成とすることができる。
【０１６６】
それゆえ、映像信号に重畳される固定パターンデータの信号によるブロック状の疑似パターンが認識されにくくなり、表示品位を向上することができるという効果を奏する。
【０１６７】
また、上記画像表示パネルでは、上記疑似階調処理手段は、一定のフレーム周期毎に、映像信号に重畳する固定パターンデータの水平方向の位置を一定量だけずらす構成とすることができる。
【０１６８】
それゆえ、映像信号に重畳される固定パターンデータの信号によるブロック状の疑似パターンが認識されにくくなり、表示品位を向上することができるという効果を奏する。
。
【０１６９】
また、上記画像表示パネルでは、上記疑似階調処理回路は、上記固定パターンデータの垂直方向の周期毎、または、一定のフレーム周期毎に、映像信号に重畳する固定パターンデータの水平方向の位置を１／ｋ（ｋは２以上の整数）周期分だけずらす構成とすることができる。
【０１７０】
それゆえ、映像信号へ重畳される固定パターンデータの読み出しタイミングの制御（読み出し開始アドレスの切替え）が簡単になり、疑似階調処理手段の構成が簡単となるという効果を奏する。
【０１７１】
また、上記画像表示パネルでは、上記疑似階調処理手段は、一定のフレーム周期毎に、映像信号に重畳する固定パターンデータを変化させる構成とすることができる。
【０１７２】
それゆえ、フレーム毎に全く異なる固定パターンデータを用いることにより、ブロック状の疑似パターンがさらに認識されにくくなるため、表示品位をより一層向上させることができるという効果を奏する。
【０１７３】
また、上記画像表示パネルでは、上記疑似階調処理手段は、映像信号に重畳する固定パターンデータとして、一定のフレーム周期毎に、同一の固定パターンデータを繰り返す構成とすることができる。
【０１７４】
それゆえ、固定パターンデータの種類を制限することができ、固定パターンデータを格納する記憶手段の容量を少なくすることができるという効果を奏する。
【０１７５】
また、上記画像表示パネルでは、上記デジタル／アナログ変換手段は、疑似階調処理を施された映像信号に応じて、複数の基準電圧源の内の１つを選択する構成とすることができる。
【０１７６】
それゆえ、セレクタ型のデジタル駆動方式をデジタル／アナログ変換手段に採用することにより、単純な構成で多階調表示を実現することができるという効果を奏する。
【０１７７】
また、上記画像表示パネルでは、上記複数の基準電圧源は、外部から入力されるより少数の基準電圧源より、上記基板上にて生成される構成とすることができる。
【０１７８】
それゆえ、外部の基準電圧源の数を削減することができるため、データ信号線駆動回路全体の構成を簡略化することができるという効果を奏する。
【０１７９】
また、上記画像表示パネルでは、上記疑似階調処理手段における疑似階調処理の動作および非動作は、外部より入力される制御信号によって切り替えられる構成とすることができる。
【０１８０】
それゆえ、表示階調の少ない画像表示の場合には、疑似階調処理回路を動作させないようにすることができ、より低消費電力での画像表示を実現することができるという効果を奏する。
【０１８１】
また、上記画像表示パネルでは、上記疑似階調処理手段における疑似階調処理の動作および非動作は、外部より入力される制御信号によって切り替えられる構成とすることができる。
【０１８２】
それゆえ、表示画像の種類や使用環境、使用者の意図に応じて、表示品位（表示階調）と消費電力について選択することができるという効果を奏する。
【０１８３】
また、上記画像表示パネルでは、上記疑似階調処理手段における疑似階調処理の動作および非動作は、入力されるデジタル映像信号のビット数に基づいて切り替えられる構成とすることができる。
【０１８４】
それゆえ、表示画像の種類（階調数）に応じて、表示品位（表示階調）と消費電力について、自動的に最適な駆動方法をとることができるという効果を奏する。
【０１８５】
また、上記画像表示パネルでは、上記データ信号線駆動回路を構成する能動素子が、多結晶シリコン薄膜トランジスタによって形成されている構成とすることができる。
【０１８６】
多結晶シリコン薄膜トランジスタは、単結晶シリコントランジスタに較べて、特性のバラツキが大きく、また、経時変化も大きいため、これを用いてデータ信号線駆動回路を構成した場合、アンプやＲ−ＤＡＣ，Ｃ−ＤＡＣを用いると精度が低下したり、占有面積が大きくなったりすることがあるが、本発明においては、表示品位向上効果を極めて大きなものとすることができる。
【０１８７】
また、上記画像表示パネルでは、上記多結晶シリコン薄膜トランジスタは、６００℃以下の製造温度で、ガラス上に構成されたものである構成とすることができる。
【０１８８】
それゆえ、６００℃以下のプロセス温度で、多結晶シリコン薄膜トランジスタを形成する場合には、歪み点温度が低いが安価でかつ大型化の容易なガラスを基板として用いることができるので、大型の画像表示装置を低コストで製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、画像表示装置におけるデータ信号線駆動回路の構成例を示す回路図である。
【図２】上記画像表示装置の構成例を示すブロック図である。
【図３】図１に示すデータ信号線駆動回路の動作の一部を示すタイミングチャートである。
【図４】図１に示すデータ信号線駆動回路の動作の一部を示すタイミングチャートである。
【図５】本発明に係る画像表示装置におけるデータ信号線駆動回路の他の構成例を示す回路図である。
【図６】本発明に係る画像表示装置におけるデータ信号線駆動回路のさらに他の構成例を示す回路図である。
【図７】図６に示すデータ信号線駆動回路の動作を示すタイミングチャートである。
【図８】図１，５，６に示すデータ信号線駆動回路における疑似階調処理回路の構成例を示すブロック図である。
【図９】上記疑似階調処理回路による画像処理の例を示す説明図である。
【図１０】本発明に係る画像表示装置におけるデータ信号線駆動回路のさらに他の構成例を示す回路図である。
【図１１】本発明に係る画像表示装置におけるデータ信号線駆動回路において、第１のブロックのさらに他の構成例を示す回路図である。
【図１２】上記疑似階調処理回路における固定パターンの例を示す説明図である。
【図１３】上記疑似階調処理回路における固定パターンの他の例を示す説明図である。
【図１４】本発明に係る画像表示装置におけるＤＡ変換部の構成例を示す回路図である。
【図１５】上記ＤＡ変換部における基準電圧源の生成部の例を示す回路図である。
【図１６】上記ＤＡ変換部における基準電圧源の生成部の他の例を示す回路図である。
【図１７】本発明に係る画像表示装置において、疑似階調処理回路のオン／オフ切り替えでの表示を示す説明図であり、（ａ）が疑似階調処理回路のオン時、（ｂ）が疑似階調処理回路のオフ時である。
【図１８】本発明に係る画像表示装置において、疑似階調処理のオン／オフ切り替えを可能にする疑似階調処理回路の例を示すブロック図である。
【図１９】本発明に係る画像表示装置におけるデータ信号線駆動回路のさらに他の構成例を示す回路図である。
【図２０】本発明に係る画像表示装置におけるデータ信号線駆動回路のさらに他の構成例を示す回路図である。
【図２１】本発明に係る画像表示装置を構成する多結晶シリコン薄膜トランジスタの構造例を示す断面図である。
【図２２】（ａ）〜（ｋ）は、図２１に示す多結晶シリコン薄膜トランジスタの製造工程の例を示す図である。
【図２３】従来の画像表示装置の構成例を示すブロック図である。
【図２４】上記従来の画像表示装置における画素の内部構造の例を示す回路図である。
【図２５】従来の画像表示装置において、駆動回路一体型とした画像表示装置の構成例を示すブロック図である。
【図２６】アナログ点順次方式を採用する従来のデータ信号線駆動回路の例を示す回路図である。
【図２７】疑似階調処理を適用した従来のデータ信号線駆動回路の例を示す回路図である。
【符号の説明】
１ 画素アレイ
２ データ信号線駆動回路
６ 基板
７ 画素
１０ シフトレジスタ（第１のシフトレジスタ）
１５ ラッチ部（第１のラッチ手段）
１６ 並列化部（並列化手段）
１７ 疑似階調処理部（疑似階調処理手段）
１８・３０ シフトレジスタ（第２のシフトレジスタ）
２０・２６ ＤＡ変換部（デジタル／アナログ変換手段）
２３ ラッチ部（第２のラッチ手段）
２７ 出力回路（第２のラッチ手段）
３２ メモリ（記憶手段）
３４ 加算器
ＳＬ データ信号線
ＳＣＫ１ 第１のクロック信号
ＳＳＴ１ 第１のスタート信号
ＳＣＫ２ 第２のクロック信号
ＳＳＴ２ 第２のスタート信号
ＤＡＴ 映像信号
ＶＲＥＦ 基準電圧源
ＢＣ 制御信号

Claims (23)

1. 画像を表示する複数の画素からなる画素アレイと、該画素アレイに映像信号を供給するデータ信号線駆動回路とを、同一の基板上に有する画像表示パネルにおいて、
   上記データ信号線駆動回路は、画素アレイ上の画素に映像信号を送出するｎ本のデータ信号線を駆動するものであると共に、各データ信号線に送出される映像信号に対して疑似階調処理を施す、データ信号線の数よりも少ないｍ段の疑似階調処理手段を備えており、
   各疑似階調処理手段は、データ信号線に対してｍライン毎に疑似階調処理された映像信号を出力し、
   上記疑似階調処理手段は、一定周期で繰り返される固定パターンデータの信号を映像信号に加算することにより重畳する処理と、重畳された映像信号の下位ビットを切り捨てる処理とを行なうことを特徴とする画像表示パネル。
2. 上記データ信号線駆動回路は、第１のシフトレジスタの出力に同期して、順次映像信号を取り込むｍ段の第１のラッチ手段と、
   上記第１のラッチ手段にて取り込まれた映像信号を並列化するｍ段の並列化手段と、
   上記疑似階調処理手段によって疑似階調処理が施された映像信号を、第２のシフトレジスタの出力に同期して、順次取り込むｎ段の第２のラッチ手段とを備えており、
   上記各疑似階調処理手段は、上記並列化手段にて並列化された映像信号に対して疑似階調処理を施すと共に、
   上記各疑似階調処理手段にて疑似階調処理を施された映像信号は、上記第１のシフトレジスタよりも動作周波数の小さい第２のシフトレジスタの出力に同期させて、上記第２のラッチ手段に対し、ｍライン分の映像信号毎に一括して取り込まれた後、各データ信号線に送出されることを特徴とする請求項１に記載の画像表示パネル。
3. 上記データ信号線駆動回路は、第１のシフトレジスタの出力に同期して、順次映像信号を取り込むｍ段の第１のラッチ手段と、
   上記疑似階調処理手段によって疑似階調処理が施された映像信号を、第２のシフトレジスタの出力に同期して、順次取り込むｎ段の第２のラッチ手段とを備えており、
   上記各疑似階調処理手段は、上記第１のラッチ手段から上記第１のシフトレジスタの出力と同周期で映像信号を取り込み、該映像信号に対して疑似階調処理を施すと共に、
   上記各疑似階調処理手段にて疑似階調処理を施された映像信号は、上記第１のシフトレジスタと同一の動作周波数にて動作する第２のシフトレジスタの出力に同期させて、上記第２のラッチ手段に対し、１ライン分の映像信号毎に取り込まれた後、各データ信号線に送出されることを特徴とする請求項１に記載の画像表示パネル。
4. 上記第１のシフトレジスタの動作周波数は、第２のシフトレジスタの動作周波数の整数倍であることを特徴とする請求項２に記載の画像表示パネル。
5. 上記第２のシフトレジスタを駆動させるクロック信号は、第１のシフトレジスタの最終段からの出力信号より生成されることを特徴とする請求項４に記載の画像表示パネル。
6. 上記疑似階調処理手段にて疑似階調処理が施されたデジタル映像信号を、アナログ映像信号に変換するデジタル／アナログ変換手段を備えており、
   上記デジタル／アナログ変換手段による変換処理が、上記第２のラッチ手段によるラッチ後に行なわれることを特徴とする請求項２ないし５の何れかに記載の画像表示パネル。
7. 上記疑似階調処理手段にて疑似階調処理が施されたデジタル映像信号を、アナログ映像信号に変換するデジタル／アナログ変換手段を備えており、
   上記デジタル／アナログ変換手段による変換処理が、疑似階調処理手段による疑似階調処理の後、かつ上記第２のラッチ手段によるラッチ前に行なわれることを特徴とする請求項２ないし５の何れかに記載の画像表示パネル。
8. 上記固定パターンデータは、データ信号線の配列方向における幅が、ｍの整数倍のライン数に相当することを特徴とする請求項１に記載の画像表示パネル。
9. 上記疑似階調処理手段は、上記固定パターンデータを格納する記憶手段を備えており、各疑似階調処理手段内の記憶手段は、各疑似階調処理手段に対応するデータ信号線用の固定パターンデータのみを格納していることを特徴とする請求項８に記載の画像表示パネル。
10. 上記疑似階調処理手段は、上記固定パターンデータの垂直方向の周期毎に、映像信号に重畳する固定パターンデータの水平方向の位置を一定量だけずらすことを特徴とする請求項１に記載の画像表示パネル。
11. 上記疑似階調処理手段は、一定のフレーム周期毎に、映像信号に重畳する固定パターンデータの水平方向の位置を一定量だけずらすことを特徴とする請求項１に記載の画像表示パネル。
12. 上記疑似階調処理回路は、上記固定パターンデータの垂直方向の周期毎、または、一定のフレーム周期毎に、映像信号に重畳する固定パターンデータの水平方向の位置を１／ｋ（ｋは２以上の整数）周期分だけずらすことを特徴とする請求項１０または１１の何れかに記載の画像表示パネル。
13. 上記疑似階調処理手段は、一定のフレーム周期毎に、映像信号に重畳する固定パターンデータを変化させることを特徴とする請求項１に記載の画像表示パネル。
14. 上記疑似階調処理手段は、映像信号に重畳する固定パターンデータとして、一定のフレーム周期毎に、同一の固定パターンデータを繰り返すことを特徴とする請求項１３に記載の画像表示パネル。
15. 上記デジタル／アナログ変換手段は、疑似階調処理を施された映像信号に応じて、複数の基準電圧源の内の１つを選択することを特徴とする請求項６または７に記載の画像表示パネル。
16. 上記複数の基準電圧源は、外部から入力されるより少数の基準電圧源より、上記基板上にて生成されることを特徴とする請求項１５に記載の画像表示パネル。
17. 上記疑似階調処理手段は、疑似階調処理の動作および非動作を切り替え可能とされていることを特徴とする請求項１ないし１６の何れかに記載の画像表示パネル。
18. 上記疑似階調処理手段における疑似階調処理の動作および非動作は、外部より入力される制御信号によって切り替えられることを特徴とする請求項１７に記載の画像表示パネル。
19. 上記疑似階調処理手段における疑似階調処理の動作および非動作は、入力されるデジタル映像信号のビット数に基づいて切り替えられることを特徴とする請求項１７に記載の画像表示パネル。
20. 上記データ信号線駆動回路を構成する能動素子が、多結晶シリコン薄膜トランジスタに よって形成されていることを特徴とする請求項１ないし１９の何れかに記載の画像表示パネル。
21. 上記多結晶シリコン薄膜トランジスタは、６００℃以下の製造温度で、ガラス上に構成されたものであることを特徴とする請求項２０に記載の画像表示パネル。
22. 上記請求項１ないし２１の何れかに記載の画像表示パネルを備えていることを特徴とする画像表示装置。
23. 画像を表示する複数の画素からなる画素アレイと、画素アレイ上の画素に映像信号を送出するｎ本のデータ信号線を駆動し、該画素アレイに映像信号を供給するデータ信号線駆動回路とを、同一の基板上に有する画像表示パネルにて用いられる画像表示方法において、
    各データ信号線に送出される映像信号に対して、データ信号線のｍライン毎に同一の疑似階調処理手段を用いて疑似階調処理を施し、
    疑似階調処理の施された映像信号をデータ信号線に対してｍライン毎に出力し、
    上記疑似階調処理手段は、一定周期で繰り返される固定パターンデータの信号を映像信号に加算することにより重畳する処理と、重畳された映像信号の下位ビットを切り捨てる処理とを行なうことを特徴とする画像表示方法。

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