JP2000259121A - ディスプレイパネルの駆動方法 - Google Patents

ディスプレイパネルの駆動方法

Info

Publication number
JP2000259121A
JP2000259121A JP11057685A JP5768599A JP2000259121A JP 2000259121 A JP2000259121 A JP 2000259121A JP 11057685 A JP11057685 A JP 11057685A JP 5768599 A JP5768599 A JP 5768599A JP 2000259121 A JP2000259121 A JP 2000259121A
Authority
JP
Japan
Prior art keywords
divided
light emission
driving
display period
display
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11057685A
Other languages
English (en)
Other versions
JP3761132B2 (ja
Inventor
Masahiro Suzuki
雅博 鈴木
Nobuhiko Saegusa
信彦 三枝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pioneer Corp
Original Assignee
Pioneer Electronic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pioneer Electronic Corp filed Critical Pioneer Electronic Corp
Priority to JP05768599A priority Critical patent/JP3761132B2/ja
Priority to US09/518,370 priority patent/US6831618B1/en
Publication of JP2000259121A publication Critical patent/JP2000259121A/ja
Application granted granted Critical
Publication of JP3761132B2 publication Critical patent/JP3761132B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2033—Display of intermediate tones by time modulation using two or more time intervals using sub-frames with splitting one or more sub-frames corresponding to the most significant bits into two or more sub-frames
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2029—Display of intermediate tones by time modulation using two or more time intervals using sub-frames the sub-frames having non-binary weights
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2059—Display of intermediate tones using error diffusion
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/293—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge
    • G09G3/2937—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge being addressed only once per frame
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/204—Display of intermediate tones by time modulation using two or more time intervals using sub-frames the sub-frames being organized in consecutive sub-frame groups

Abstract

(57)【要約】 【課題】 サブフィールド法を用いて階調駆動を行うマ
トリクス表示方式のディスプレイパネルに対しても、表
示品質を落とすことなくリフレッシュレートの変更が可
能なディスプレイパネルの駆動方法を提供することを目
的とする。 【解決手段】 入力映像信号の垂直同期周波数に応じて
単位表示期間内において実行するサブフィールドの数を
変更する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】マトリクス表示方式のディスプレイパネ
ルとしては、例えば、プラズマディスプレイ（以下、Ｐ
ＤＰと称する）、及びエレクトロルミネセントディスプ
レイ（以下、ＥＬＤと称する）等が知られている。これ
らＰＤＰ及びＥＬＤの如き、"発光"及び"非発光"の２状
態しかもたない発光素子からなるディスプレイパネルに
おいては、入力された映像信号に対応した中間調の輝度
を得るべく、サブフィールド法を用いた階調駆動を実施
する。
【０００３】図１は、かかるサブフィールド法を用いて
２５６段階の中間調駆動を行う際の駆動フォーマットを
示す図である。図１に示されるように、２５６階調の中
間調駆動を行う場合、１フィールドの表示期間をサブフ
ィールドＳＦ１〜ＳＦ８なる８つのサブフィールドに分
割し、各サブフィールド毎に、８ビットの画素データの
各ビット桁の重み付けに対応した期間長を有する発光期
間(回数)、すなわち、 ＳＦ１：１２８(第１ビット) ＳＦ２：６４ (第２ビット) ＳＦ３：３２ (第３ビット) ＳＦ４：１６ (第４ビット) ＳＦ５：８ (第５ビット) ＳＦ６：４ (第６ビット) ＳＦ７：２ (第７ビット) ＳＦ８：１ (第８ビット) を夫々割り当てて、発光駆動を行う。
【０００４】すなわち、各サブフィールド毎に、そのサ
ブフィールドで発光を実行するか否かを画素データに応
じて設定し、その組み合わせにより、２５６階調の輝度
表現を実現するのである。例えば、輝度"４０"に対応し
た８ビットの画素データ("００１０１０００")が供給さ
れた場合には、論理レベル"１"のビット桁に対応したサ
ブフィールド、すなわちＳＦ３及びＳＦ５のみで発光を
実行する。かかる発光駆動によれば、１フィールドの表
示期間内において、"３２＋８＝４０"回分の発光が実施
されるので、視覚上、輝度"４０"に対応した表示が為さ
れる。
【０００５】このように、"発光"及び"非発光"の２状態
しかもたない発光素子からなるディスプレイパネルを用
いて中間調の輝度表現を行うには、１フィールドの表示
期間を、互いに異なる発光回数が定義されている複数の
サブフィールドに分割して階調駆動を行う、いわゆるサ
ブフィールド法を用いる。ここで、近年、コンピュータ
等で用いられるディスプレイ装置においては、画像表示
時のフリッカを低減させるべく、リフレッシュレートの
変更が可能となっている。すなわち、リフレッシュレー
トを高めて１フィールドの表示期間を短くすることによ
り、画面上の"ちらつき"を防止するのである。
【０００６】しかしながら、上述した如きサブフィール
ド法を用いて階調駆動を行うディスプレイパネルにおい
て、１フィールドの表示期間を短くする為には、各サブ
フィールドで実施すべき発光の回数(発光期間)を夫々減
らさなければならないので、所望の表示輝度が得られな
くなるという問題があった。
【０００７】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、サブフィールド
法を用いて階調駆動を行うマトリクス表示方式のディス
プレイパネルに対しても、表示品質を落とすことなくリ
フレッシュレートの変更を可能にしたディスプレイパネ
ルネルの駆動方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によるディスプレ
イパネルの駆動方法は、走査ライン毎に配列された複数
の行電極と前記行電極に交叉して配列された複数の列電
極との交叉部に１つの画素セルを形成するマトリクス表
示方式のディスプレイパネルを階調駆動するディスプレ
イパネルの駆動方法であって、入力映像信号の単位表示
期間を複数の分割表示期間に分割し前記分割表示期間の
各々において前記分割表示期間毎に割り当てた発光回数
だけ前記画素セルを発光せしめる分割発光駆動を実行
し、前記入力映像信号の垂直同期周波数に応じて前記単
位表示期間内において実行する前記分割発光駆動の回数
を変更する。
【０００９】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図２は、本発明による駆動方法に基づ
いてマトリクス表示方式の表示パネルとしてのプラズマ
ディスプレイパネルを駆動する駆動装置を備えたプラズ
マディスプレイ装置の概略構成を示す図である。
【００１０】図２に示されるように、かかるプラズマデ
ィスプレイ装置は、プラズマディスプレイパネルとして
のＰＤＰ１０と、Ａ／Ｄ変換器１、駆動制御回路２、同
期検出回路３、駆動データ変換回路３０、メモリ４、ア
ドレスドライバ６、第１及び第２サスティンドライバ７
及び８からなる駆動部と、から構成されている。ＰＤＰ
１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄ
mと、これら列電極各々と交叉して配列されている夫々
ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えてい
る。これら行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１
０における１行分に対応した行電極を形成している。列
電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で
被覆されており、各行電極対と列電極との交点にて１画
素に対応した放電セルが形成される構造となっている。
【００１１】同期検出回路３は、入力映像信号中から垂
直同期信号を検出した場合に垂直同期検出信号Ｖを駆動
制御回路２及び垂直同期周波数測定回路２０に夫々供給
し、水平同期信号を検出した場合には水平同期検出信号
Ｈを駆動制御回路２に供給する。垂直同期周波数測定回
路２０は、上記垂直同期検出信号Ｖの周波数を測定し、
その周波数を示す垂直周波数信号ＶＦを駆動制御回路２
及び駆動データ変換回路３０に夫々供給する。
【００１２】Ａ／Ｄ変換器１は、駆動制御回路２から供
給されるクロック信号に応じて、アナログの入力映像信
号をサンプリングしてこれを１画素毎に対応した８ビッ
トの画素データＤに変換して駆動データ変換回路３０に
供給する。図３は、かかる駆動データ変換回路３０の内
部構成を示す図である。図３において、第１データ変換
回路３２は、Ａ／Ｄ変換器１から順次供給されてくる各
画素毎の画素データＤを図４に示されるが如き変換特性
に基づいて１４×１６／２５５（２２４／２５５）にし
た８ビット（０〜２２４）の変換画素データＨＤpに変
換して、これを多階調化処理回路３３に供給する。具体
的には、８ビット（０〜２５５）の画素データＤは、こ
の変換特性に基づく図５及び図６に示される変換テーブ
ルに従って変換される。すなわち、この変換特性は、画
素データＤのビット数、後述する多階調化処理による圧
縮ビット数、及び表示階調数に応じて設定される。この
ように、多階調化処理の前段に、第１データ変換回路３
２を設けて、表示階調数及び多階調化による圧縮ビット
数に合わせた変換を行うことにより、画素データＤを上
位ビット群（多階調化画素データに対応）と下位ビット
群（切り捨てられるデータ：誤差データ）とをビット境
界で切り分け、この信号に基づいて多階調化処理を行
う。上述した如き第１データ変換回路３２によるデータ
変化により、後段の多階調化処理による輝度飽和の発生
及び表示階調がビット境界にない場合に生じる表示特性
の平坦部の発生（すなわち、階調歪みの発生）を防止す
るのである。
【００１３】図７は、多階調化処理回路３３の内部構成
を示す図である。図７に示されるように、多階調化処理
回路３３は、誤差拡散処理回路３３０及びディザ処理回
路３５０から構成される。誤差拡散処理回路３３０にお
けるデータ分離回路３３１は、第１データ変換回路３２
から供給された８ビットの変換画素データＨＤP中の下
位２ビット分を誤差データ、上位６ビット分を表示デー
タとして分離する。加算器３３２は、かかる誤差データ
としての変換画素データＨＤP中の下位２ビット分と、
遅延回路３３４からの遅延出力と、係数乗算器３３５の
乗算出力とを加算して得た加算値を遅延回路３３６に供
給する。遅延回路３３６は、加算器３３２から供給され
た加算値を、画素データのクロック周期と同一の時間を
有する遅延時間Ｄだけ遅らせた信号を遅延加算信号ＡＤ
1として上記係数乗算器３３５及び遅延回路３３７に夫
々供給する。係数乗算器３３５は、上記遅延加算信号Ａ
Ｄ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られ
た乗算結果を上記加算器３３２に供給する。遅延回路３
３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間
−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを
遅延加算信号ＡＤ2として遅延回路３３８に供給する。
遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上
記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3
として係数乗算器３３９に供給する。又、遅延回路３３
８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ
×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ
4として係数乗算器３４０に供給する。更に、遅延回路
３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時
間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号
ＡＤ5として係数乗算器３４１に供給する。係数乗算器
３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例
えば、"3/16")を乗算して得られた乗算結果を加算器３
４２に供給する。係数乗算器３４０は、上記遅延加算信
号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得
られた乗算結果を加算器３４２に供給する。係数乗算器
３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例
えば、"1/16")を乗算して得られた乗算結果を加算器３
４２に供給する。加算器３４２は、上記係数乗算器３３
９、３４０及び３４１各々から供給された乗算結果を加
算して得られた加算信号を上記遅延回路３３４に供給す
る。遅延回路３３４は、かかる加算信号を上記遅延時間
Ｄなる時間分だけ遅延させて上記加算器３３２に供給す
る。加算器３３２は、上記変換画素データＨＤP中の下
位２ビット分と、遅延回路３３４からの遅延出力と、係
数乗算器３３５の乗算出力とを加算した際に桁上げがな
い場合には論理レベル"０"、桁上げがある場合には論理
レベル"1"のキャリアウト信号ＣOを発生してこれを加算
器３３３に供給する。加算器３３３は、上記変換画素デ
ータＨＤP中の上位６ビット分からなる表示データに、
上記キャリアウト信号ＣOを加算したものを６ビットの
上記誤差拡散処理画素データＥＤとして出力する。つま
り、誤差拡散処理画素データＥＤのビット数は、上記変
換画素データＨＤPよりも小となるのである。
【００１４】以下に、上記誤差拡散処理回路３３０の動
作について説明する。例えば、図８に示されるが如きＰ
ＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素デ
ータＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左
横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上
の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々
に対応した誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
【００１５】かかる構成により、誤差拡散処理回路３３
０では、変換画素データＨＤP中の上位６ビット分を表
示データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
かかる動作により、原画素｛Ｇ(j,k)｝における下位２
ビット分の輝度が上記周辺画素により擬似的に表現さ
れ、それ故に８ビットよりも少ないビット数、すなわち
６ビット分の表示データにて、上記８ビット分の画素デ
ータと同等の輝度階調表現が可能になるのである。
【００１６】尚、この誤差拡散の係数値が各画素に対し
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された６ビットの誤差拡散処理画素データＥＤにディ
ザ処理を施すことにより、誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を４ビ
ットに減らした多階調化処理画素データＤSを生成す
る。尚、かかるディザ処理では、隣接する複数個の画素
により１つの中間表示レベルを表現するものである。例
えば、８ビットの画素データの内の上位６ビットの画素
データを用いて８ビット相当の階調表示を行う場合、左
右、上下に互いに隣接する４つの画素を１組とし、この
１組の各画素に対応した画素データ各々に、互いに異な
る係数値からなる４つのディザ係数ａ〜ｄを夫々割り当
てて加算する。かかるディザ処理によれば、４画素で４
つの異なる中間表示レベルの組み合わせが発生すること
になる。よって、例え画素データのビット数が６ビット
であっても、表現出来る輝度階調レベルは４倍、すなわ
ち、８ビット相当の中間調表示が可能となるのである。
【００１７】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
【００１８】図９は、かかるディザ処理回路３５０の内
部構成を示す図である。図９において、ディザ係数発生
回路３５２は、互いに隣接する４つの画素毎に４つのデ
ィザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器
３５１に供給する。例えば、図１０に示されるが如き、
第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第
(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+
1)なる４つの画素各々に対して４つのディザ係数ａ、
ｂ、ｃ、ｄを夫々発生する。この際、ディザ係数発生回
路３５２は、これら４つの画素各々に割り当てるべき上
記ディザ係数ａ〜ｄを図１０に示されるように１フィー
ルド毎に変更して行く。
【００１９】すなわち、最初の第１フィールドにおいて
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り
返し発生し、これを加算器３５１に供給する。ディザ係
数発生回路３５２は、上述した如き第１フィールド〜第
４フィールドの動作を繰り返し実行する。すなわち、か
かる第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。
【００２０】加算器３５１は、上記誤差拡散処理回路３
３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+
1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応し
た誤差拡散処理画素データＥＤ各々に、上述の如く各フ
ィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加
算し、この際得られたディザ加算画素データを上位ビッ
ト抽出回路３５３に供給する。
【００２１】例えば、図１０に示される第１フィールド
においては、画素Ｇ(j,k)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ａ、画素Ｇ(j,k+1)に対応した
誤差拡散処理画素データＥＤ＋ディザ係数ｂ、画素Ｇ(j
+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ
係数ｃ、画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ｄの各々をディザ加算画素デー
タとして上位ビット抽出回路３５３に順次供給して行く
のである。
【００２２】上位ビット抽出回路３５３は、かかるディ
ザ加算画素データの上位４ビット分までを抽出し、これ
を多階調化画素データＤSとして図３に示される第２デ
ータ変換回路３４に供給する。第２データ変換回路３４
は、かかる多階調化画素データＤSを、垂直周波数信号
ＶＦにて示される垂直同期周波数に対応した変換テーブ
ルに従って、駆動画素データＨＤに変換する。
【００２３】図１１は、かかる第２データ変換回路３４
の内部構成の一例を示す図である。図１１におけるデー
タ変換回路３４１〜３４４各々は、互いに異なる変換テ
ーブルＡ〜Ｄに従って、４ビットの上記多階調化画素デ
ータＤSを１４ビットのデータに変換する。セレクタ３
４５は、これらデータ変換回路３４１〜３４４各々によ
って変換出力されたデータの中から、上記垂直周波数信
号ＶＦにて示される垂直同期周波数に応じたものを択一
的に選択し、これを駆動画素データＨＤとして出力す
る。
【００２４】例えば、垂直周波数信号ＶＦが、 ＶＦ≦60Hz を示す場合には、セレクタ３４５は、図１２に示される
が如き変換テーブルＡに従ってデータ変換回路３４１が
変換出力した変換データを択一的に選択し、これを駆動
画素データＨＤとして出力する。
【００２５】又、垂直周波数信号ＶＦが、 60Hz＜ＶＦ≦65Hz を示す場合には、セレクタ３４５は、図１３に示される
が如き変換テーブルＢに従ってデータ変換回路３４２が
変換出力した変換データを択一的に選択し、これを駆動
画素データＨＤとして出力する。
【００２６】又、垂直周波数信号ＶＦが、 65Hz＜ＶＦ≦75Hz を示す場合には、セレクタ３４５は、図１４に示される
が如き変換テーブルＣに従ってデータ変換回路３４３が
変換出力した変換データを択一的に選択し、これを駆動
画素データＨＤとして出力する。
【００２７】更に、垂直周波数信号ＶＦが、 75Hz＜ＶＦ≦85Hz を示す場合には、セレクタ３４５は、図１５に示される
が如き変換テーブルＤに従ってデータ変換回路３４４が
変換出力した変換データを択一的に選択し、これを駆動
画素データＨＤとして出力する。
【００２８】このように、駆動データ変換回路３０は、
先ず、８ビットの画素データＤに対して誤差拡散及びデ
ィザ処理の如き多階調化処理を施すことにより、視覚上
における輝度の階調数を維持しつつ、そのビット数を４
ビットに削減した多階調化画素データＤsを求める。次
に、この多階調化画素データＤsを、映像信号の垂直同
期周波数に応じた図１２〜図１５に示されるが如き変換
テーブルに従って、ＰＤＰ１０を実際に駆動する為の１
４ビットの駆動画素データＨＤに変換するのである。
【００２９】メモリ４は、駆動制御回路２から供給され
た書込信号に従って上記駆動画素データＨＤを順次書き
込む。かかる書込動作により、例えば奇数フィールドに
対応した１画面（ｎ行、ｍ列）分の駆動画素データＨＤ
11-nmの書き込みが終了すると、メモリ４は、駆動制御
回路２から供給された読出信号に従って、この奇数フィ
ールドに対応した１画面分の駆動画素データＨＤ11-nm
を各ビット桁毎 すなわち、 ＤＢ１11-nm：駆動画素データＨＤ11-nmの第１ビット目 ＤＢ２11-nm：駆動画素データＨＤ11-nmの第２ビット目 ＤＢ３11-nm：駆動画素データＨＤ11-nmの第３ビット目 ＤＢ４11-nm：駆動画素データＨＤ11-nmの第４ビット目 ＤＢ５11-nm：駆動画素データＨＤ11-nmの第５ビット目 ＤＢ６11-nm：駆動画素データＨＤ11-nmの第６ビット目 ＤＢ７11-nm：駆動画素データＨＤ11-nmの第７ビット目 ＤＢ８11-nm：駆動画素データＨＤ11-nmの第８ビット目 ＤＢ９11-nm：駆動画素データＨＤ11-nmの第９ビット目 ＤＢ1011-nm：駆動画素データＨＤ11-nmの第10ビット目 ＤＢ1111-nm：駆動画素データＨＤ11-nmの第11ビット目 ＤＢ1211-nm：駆動画素データＨＤ11-nmの第12ビット目 ＤＢ1311-nm：駆動画素データＨＤ11-nmの第13ビット目 ＤＢ1411-nm：駆動画素データＨＤ11-nmの第14ビット目 の如く分割し、これらＤＢ１11-nm、ＤＢ２11-nm、・・・
・、ＤＢ1411-nm各々を１行分毎に順次読み出してアドレ
スドライバ６に供給する。
【００３０】次に、メモリ４は、駆動制御回路２から供
給された読出信号に従って、この奇数フィールドに対応
した１画面分の駆動画素データＨＤ11-nmを再び読み出
して、これをアドレスドライバ６に供給する。この際、
かかる第２回目の読み出しは、垂直周波数信号ＶＦに応
じた形態をとる。すなわち、垂直周波数信号ＶＦが、 ＶＦ≦60Hz を示す場合には、メモリ４は、上述した第１回目の読み
出しと同様に、ＤＢ１ 11-nm〜ＤＢ1411-nm各々を１行分
毎に順次読み出してアドレスドライバ６に供給する。
【００３１】ところが、垂直周波数信号ＶＦが、 60Hz＜ＶＦ≦65Hz を示す場合には、メモリ４は、上記ＤＢ１11-nm〜ＤＢ1
411-nmの内からＤＢ１ 11-nmを除く、ＤＢ２11-nm〜ＤＢ
1411-nm各々を１行分毎に順次読み出してアドレスドラ
イバ６に供給する。
【００３２】又、垂直周波数信号ＶＦが、 65Hz＜ＶＦ≦75Hz を示す場合には、メモリ４は、上記ＤＢ１11-nm〜ＤＢ1
411-nmの内からＤＢ１ 11-nm及びＤＢ２11-nmを除く、Ｄ
Ｂ３11-nm〜ＤＢ1411-nm各々を１行分毎に順次読み出し
てアドレスドライバ６に供給する。
【００３３】更に、垂直周波数信号ＶＦが、 75Hz＜ＶＦ≦85Hz を示す場合には、メモリ４は、上記ＤＢ１11-nm〜ＤＢ1
411-nmの内からＤＢ１ 11-nm〜ＤＢ３11-nmを除く、ＤＢ
４11-nm〜ＤＢ1411-nm各々を１行分毎に順次読み出して
アドレスドライバ６に供給する。
【００３４】すなわち、メモリ４は、駆動データ変換回
路３０から順次供給される駆動画素データＨＤの内か
ら、奇数フィールド(又は、偶数フィールド)に対応した
ものだけを順次書き込んで行き、これを上述した如き形
態にて２回づつ読み出す。かかる２回分の読み出しによ
り、後述するが如き２フィールド分の表示駆動が実施さ
れる。
【００３５】駆動制御回路２は、同期検出回路３から供
給された水平同期検出信号Ｈ及び垂直同期検出信号Ｖに
同期して、上記Ａ／Ｄ変換器１に対するクロック信号を
発生する。又、駆動制御回路２は、垂直周波数信号ＶＦ
に応じて上記垂直同期検出信号Ｖに同期した書込信号及
び読出信号を発生してこれをメモリ４に供給する。更
に、駆動制御回路２は、かかる垂直周波数信号ＶＦに応
じた発光駆動フォーマットに従ってＰＤＰ１０を駆動制
御すべき各種タイミング信号をアドレスドライバ６、第
１サスティンドライバ７及び第２サスティンドライバ８
各々に供給する。
【００３６】図１６は、本発明の駆動方法に基づく発光
駆動フォーマットの一例を示す図である。尚、図１６
(ａ)は、垂直周波数信号ＶＦが、 ＶＦ≦60Hz を示す場合、図１６(ｂ)は、垂直周波数信号ＶＦが、 60Hz＜ＶＦ≦65Hz を示す場合、図１６(ｃ)は、垂直周波数信号ＶＦが、 65Hz＜ＶＦ≦75Hz を示す場合、図１６(ｄ)は、垂直周波数信号ＶＦが、 75Hz＜ＶＦ≦85Hz を示す場合各々での発光駆動フォーマットを示す図であ
る。
【００３７】本実施例においては、これら図１６(ａ)〜
(ｄ)に示されるように、２フィールドの表示期間を単位
表示期間と捉え、これを繰り返し実行する。この際、か
かる単位表示期間は、前半の第１駆動期間と、後半の第
２駆動期間とに分かれており、第１駆動期間での動作
は、図１６(ａ)〜図１６(ｄ)のいずれも同一である。第
１駆動期間は、１４個のサブフィールドＳＦ１〜ＳＦ１
４に分割されており、各サブフィールド内では、ＰＤＰ
１０の各放電セルに対して画素データの書き込みを行っ
て"発光セル"及び非発光セル"の設定を行う画素データ
書込行程Ｗｃと、上記"発光セル"のみを図中に示される
回数(期間)分だけ放電発光せしめてその発光状態を維持
させる発光維持行程Ｉcとを実施する。更に、かかる第
１駆動期間中では、先頭のサブフィールドのみで、ＰＤ
Ｐ１０の全放電セル内の壁電荷量を初期化せしめる一斉
リセット行程Ｒｃを実行し、最後尾のサブフィールドの
みで、全放電セル内の壁電荷を一斉に消去する消去行程
Ｅを実行する。すなわち、サブフィールドＳＦ１〜ＳＦ
１４の如き１４個に分割された分割発光駆動にて、第１
駆動期間内での発光駆動を行うのである。
【００３８】これら一斉リセット行程Ｒｃ、画素データ
書込行程Ｗｃ、発光維持行程Ｉｃ、消去行程Ｅ各々での
上記動作を実現すべく、アドレスドライバ６、第１サス
ティンドライバ７及び第２サスティンドライバ８各々
は、ＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及び
Ｙ1〜Ｙn各々に対して各種駆動パルスを印加する。図１
７は、図１６に示される第１駆動期間内での各駆動パル
スの印加タイミングを示す図である。
【００３９】先ず、サブフィールドＳＦ１の一斉リセッ
ト行程Ｒｃにおいて、第１サスティンドライバ７及び第
２サスティンドライバ８は、負極性のリセットパルスＲ
Ｐx及び正極性のリセットパルスＲＰYを行電極Ｘ1〜Ｘn
及びＹ1〜Ｙnに同時に印加する。これらリセットパルス
ＲＰx及びＲＰYの印加により、ＰＤＰ１０中の全ての放
電セルがリセット放電され、各放電セル内には一様に所
定の壁電荷が形成される。これにより、ＰＤＰ１０にお
ける全ての放電セルは、一旦、"発光セル"に初期設定さ
れる。
【００４０】次に、サブフィールドＳＦ１の画素データ
書込行程Ｗｃにおいて、アドレスドライバ６は、上述し
た如くメモリ４から供給されたＤＢ１11-nm各々の論理
レベルに応じた電圧を有する画素データパルスを生成
し、これを１行分毎に順次列電極Ｄ1-mに印加して行
く。すなわち、先ず、上記ＤＢ１11-nmの内の第１行目
に対応した分、つまりＤＢ１11-1m各々の論理レベルに
対応したｍ個分の画素データパルスからなる画素データ
パルス群ＤＰ１1を生成して、列電極Ｄ1-mに同時印加す
る。次に、ＤＢ１11-nmの第２行目に対応したＤＢ１
21-2m各々の論理レベルに対応したｍ個分の画素データ
パルスからなる画素データパルス群ＤＰ１2を生成して
列電極Ｄ1-mに同時印加する。以下、同様にして、１行
分毎の画素データパルス群ＤＰ１3〜ＤＰ１nを順次列電
極Ｄ1-mに印加して行く。
【００４１】次に、サブフィールドＳＦ２の画素データ
書込行程Ｗｃでは、アドレスドライバ６は、上述した如
くメモリ４から供給されたＤＢ２11-nm各々から、その
論理レベルに対応した電圧を有する画素データパルスを
生成し、これを１行分毎に順次列電極Ｄ1-mに印加して
行く。すなわち、先ず、上記ＤＢ２11-nmの内から第１
行目に対応した分、つまりＤＢ２11-1m各々の論理レベ
ルに対応したｍ個分の画素データパルスからなる画素デ
ータパルス群ＤＰ２1を生成して列電極Ｄ1-mに同時印加
する。次に、ＤＢ２11-nmの第２行目に対応したＤＢ２
21-2m各々の論理レベルに対応したｍ個分の画素データ
パルスからなる画素データパルス群ＤＰ２2を生成して
列電極Ｄ1-mに同時印加する。以下、同様にして、１行
分毎の画素データパルス群ＤＰ２3〜ＤＰ２nを順次列電
極Ｄ1-mに印加して行く。アドレスドライバ６は、サブ
フィールドＳＦ３〜ＳＦ１４各々での画素データ書込行
程Ｗｃにおいても上述した方法と同様に、ＤＢ３11-nm
〜ＤＢ1411-nm各々に基づく画素データパルス群ＤＰ３
1-n〜ＤＰ１４1-nを生成し、これらを１行分毎に順次列
電極Ｄ1-mに印加して行く。尚、アドレスドライバ６
は、ＤＢの論理レベルが"１"である場合には高電圧の画
素データパルスを生成し、"０"である場合には低電圧
(０ボルト)の画素データパルスを生成するものとする。
【００４２】ここで、第２サスティンドライバ８は、上
述した如き画素データパルス群ＤＰの各印加タイミング
と同一タイミングにて、図１７に示されるが如き負極性
の走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと
順次印加して行く。この際、走査パルスＳＰが印加され
た"行"と、高電圧の画素データパルスが印加された"列"
との交差部の放電セルにのみ放電（選択消去放電）が生
じ、その放電セル内に残存していた壁電荷が選択的に消
去される。かかる選択消去放電により、上記一斉リセッ
ト行程Ｒｃにて"発光セル"の状態に初期化された放電セ
ルは、"非発光セル"に推移する。尚、上記高電圧の画素
データパルスが印加されなかった"列"に形成されている
放電セルには放電が生起されず、上記一斉リセット行程
Ｒｃにて初期化された状態、つまり"発光セル"の状態が
維持される。
【００４３】すなわち、各サブフィールド毎の画素デー
タ書込行程Ｗｃにより、その直後の発光維持行程ｃＩに
おいて維持放電が生起される"発光セル"と、維持放電が
生起されずに非発光のままの"非発光セル"とが、画素デ
ータに応じて択一的に設定され、いわゆる各放電セルに
対する画素データの書き込みが為されるのである。
【００４４】又、各サブフィールドＳＦ１〜ＳＦ１４各
々で実行される発光維持行程Ｉｃでは、第１サスティン
ドライバ７及び第２サスティンドライバ８は、行電極Ｘ
1〜Ｘn及びＹ1〜Ｙnに対して図１７に示されるように交
互に正極性の維持パルスＩＰX及びＩＰYを印加する。こ
こで、各サブフィールドの発光維持行程Ｉｃにおいて印
加される維持パルスＩＰの回数は、 ＳＦ１：１ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１０ ＳＦ６：１３ ＳＦ７：１６ ＳＦ８：１９ ＳＦ９：２２ ＳＦ10：２５ ＳＦ11：２８ ＳＦ12：３２ ＳＦ13：３５ ＳＦ14：３９ である。
【００４５】上述した如き維持パルスＩＰの印加によ
り、上記画素データ書込行程Ｗｃにて壁電荷が残留した
ままとなっている放電セル、すなわち"発光セル"は、維
持パルスＩＰX及びＩＰYが印加される度に維持放電し、
上記回数(期間)分だけその放電発光状態を維持する。こ
の際、各サブフィールドＳＦ１〜ＳＦ１４で実行すべき
維持放電の回数の比を上述した如き非線形（すなわち、
逆ガンマ比率、Ｙ＝Ｘ2. 2）にすることにより、入力画
素データＤの非線形特性（ガンマ特性）を補正するよう
にしている。
【００４６】又、図１７に示されるが如き第１駆動期間
の最後尾のサブフィールドでの消去行程Ｅにおいて、ア
ドレスドライバ６は、消去パルスＡＰを発生してこれを
列電極Ｄ1-mの各々に印加する。第２サスティンドライ
バ８は、かかる消去パルスＡＰの印加タイミングと同時
に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々
に印加する。これら消去パルスＡＰ及びＥＰの同時印加
により、ＰＤＰ１０における全放電セル内において消去
放電が生起され、全ての放電セル内に残存している壁電
荷が消滅する。すなわち、かかる消去放電により、ＰＤ
Ｐ１０における全ての放電セルが"非発光セル"になるの
である。
【００４７】上述した駆動により、上記駆動画素データ
ＨＤにおける各ビット(第１ビット〜第１４ビット)の論
理レベルに応じて選択的に、そのビット桁に対応したサ
ブフィールドの画素データ書込行程Ｗｃにおいて選択消
去放電が実施される。この際、かかる選択消去放電によ
り、上記一斉リセット行程Ｒｃにて"発光セル"の状態に
初期化された放電セルは、"非発光セル"に推移する。一
方、選択消去放電が実施されなかった放電セルは、上記
一斉リセット行程Ｒｃにて初期化された状態、つまり"
発光セル"の状態を維持する。各発光維持行程Ｉcでは、
この"発光セル"のみを、そのサブフィールドに対応した
回数(期間)分だけ繰り返し発光させるのである。
【００４８】一方、第２駆動期間においては、基本的に
は上記第１駆動期間と同様な動作を躊躇しているもの
の、垂直周波数信号ＶＦに応じて、実行すべきサブフィ
ールドの数を減らすようにしている。すなわち、図１６
(ｂ)の第２駆動期間に示されるように、垂直周波数信号
ＶＦが、 60Hz＜ＶＦ≦65Hz である場合にはサブフィールドＳＦ１を省き、このＳＦ
１の発光維持行程Ｉcにおいて本来実行すべき維持放電
の回数分を、サブフィールドＳＦ２の発光維持行程Ｉc
に加算している。よって、図１６(ｂ)の第２駆動期間に
おけるサブフィールドＳＦ２の発光維持行程Ｉcにおい
て実施する維持放電の回数は、"４"となる。
【００４９】又、図１６(ｃ)の第２駆動期間に示される
ように、垂直周波数信号ＶＦが、 65Hz＜ＶＦ≦75Hz である場合にはサブフィールドＳＦ１及びＳＦ２を省
き、このＳＦ１及びＳＦ２の発光維持行程Ｉcにて実行
すべき維持放電の回数分を、サブフィールドＳＦ３の発
光維持行程Ｉcに加算している。よって、図１６(ｃ)の
第２駆動期間におけるサブフィールドＳＦ３の発光維持
行程Ｉcにおいて実施する維持放電の回数は、"９"とな
る。
【００５０】又、図１６(ｄ)の第２駆動期間に示される
ように、垂直周波数信号ＶＦが、 75Hz＜ＶＦ≦85Hz である場合にはサブフィールドＳＦ１〜ＳＦ３を省き、
このＳＦ１〜ＳＦ３の発光維持行程Ｉcにて実行すべき
維持放電の回数分を、サブフィールドＳＦ４の発光維持
行程Ｉcに加算している。よって、図１６(ｄ)の第２駆
動期間におけるサブフィールドＳＦ４の発光維持行程Ｉ
cにおいて実施する維持放電の回数は、"１７"となる。
【００５１】尚、図１６(ａ)に示されるが如き垂直周波
数信号ＶＦが、 ＶＦ≦60Hz である場合の第２駆動期間では、上記第１駆動期間と同
様にサブフィールドＳＦ１〜ＳＦ１４を全て実行する。
このように、垂直周波数信号ＶＦが高くなるにつれて、
第２駆動期間において実行すべきサブフィールドの数を
減らすのである。これにより、図１６(ｂ)〜図１６(ｄ)
に示されるように、入力された映像信号の垂直同期周波
数が高くなるにつれ、１フィールド表示期間あたりの駆
動時間が短くなるので、入力映像信号の垂直周波数に応
じたリフレッシュレートで画像表示を行うことが可能に
なるのである。
【００５２】ここで、図１６(ａ)〜(ｄ)に示される発光
駆動フォーマットに基づく駆動を行う際に用いる駆動画
素データＨＤは、図１２〜図１５に示されるが如き１５
パターンである。よって、これら図１６(ａ)〜(ｄ)に示
される発光駆動フォーマットに基づいて実際に実施され
る発光駆動パターンは、図１８〜図２１に示されるよう
になる。
【００５３】尚、図１８は、垂直周波数信号ＶＦが、 ＶＦ≦60Hz を示す場合、図１９は、垂直周波数信号ＶＦが、 60Hz＜ＶＦ≦65Hz を示す場合、図２０は、垂直周波数信号ＶＦが、 65Hz＜ＶＦ≦75Hz を示す場合、図２１は、垂直周波数信号ＶＦが、 75Hz＜ＶＦ≦85Hz を示す場合各々での２フィールド表示期間中における発
光駆動パターンを示している。
【００５４】これら図１８〜図２１中に示される黒丸
は、そのサブフィールドでの画素データ書込行程Ｗｃに
おいて選択消去放電を実施することを示す。すなわち、
第１及び第２駆動期間各々の先頭で実行する一斉リセッ
ト行程ＲｃによってＰＤＰ１０の全放電セル内に形成さ
れた壁電荷は、上記選択消去放電が実施されるまでの間
残留し、その間に存在するサブフィールドＳＦ各々での
発光維持行程Ｉｃにおいて、発光を伴う維持放電が生起
されるのである(白丸にて示す)。このように、各放電セ
ルは、第１及び第２駆動期間各々内において上記選択消
去放電が為されるまでの間、"発光セル"となり、その間
に存在するサブフィールド各々での発光維持行程Ｉｃに
おいて、各サブフィールドに対応した回数の分だけ発光
を繰り返すのである。
【００５５】かかる図１８〜図２１に示されるが如き発
光駆動パターンによれば、発光輝度比が約、｛0、1、4、9、
17、27、40、56、75、97、122、150、182、217、256｝となる１５
段階の階調駆動が実施される。ところが、上記Ａ／Ｄ変
換器１から供給される画素データＤは、８ビット、すな
わち、２５６段階の中間調を表現しているものである。
そこで、上記１５段階の階調駆動によっても２５６段階
に近い中間調表示を実現させるべく、図３に示される多
階調化処理回路３３によって誤差拡散及びディザの如き
多階調化処理を行っているのである。
【００５６】以上、詳述した如く、本発明においては、
入力された映像信号の垂直同期周波数が高くなるほど、
第２駆動期間において実行すべきサブフィールドの数を
減らして、１フィールド表示期間あたりの駆動時間を短
縮することにより、入力映像信号の垂直周波数に応じた
リフレッシュレートでの画像表示を可能にしている。
尚、上記実施例においては、画素データの書込方法とし
て、各駆動期間の先頭において予め各放電セルに壁電荷
を形成させて全放電セルを"発光セル"に設定しておき、
画素データに応じて選択的にその壁電荷を消去すること
により画素データの書込を為す、いわゆる選択消去アド
レス法を採用した場合について述べた。
【００５７】しかしながら、本発明は、画素データの書
込方法として、画素データに応じて選択的に壁電荷を形
成するようにした、いわゆる選択書込アドレス法を採用
した場合についても同様に適用可能である。図２２は、
この選択書込アドレス法を採用した場合における発光駆
動フォーマットを示す図である。
【００５８】図２２(ａ)〜(ｄ)に示されるように、選択
書込アドレス法を採用した場合にも上記選択消去アドレ
ス法を採用した場合と同様に、２フィールドの表示期間
を１周期と捉え、これを繰り返し実行する。この際、か
かる１周期は、前半の第１駆動期間と、後半の第２駆動
期間とに分かれており、第１駆動期間での動作は、図２
２(ａ)〜図２２(ｄ)のいずれも同一である。
【００５９】第１駆動期間は、１４個のサブフィールド
ＳＦ１４〜ＳＦ１に分割されており、各サブフィールド
内では、ＰＤＰ１０の各放電セルに対して画素データの
書き込みを行って"発光セル"及び非発光セル"の設定を
行う画素データ書込行程Ｗｃと、上記"発光セル"のみを
図中に示される回数(期間)分だけ放電発光せしめてその
発光状態を維持させる発光維持行程Ｉｃとを実施する。
更に、かかる第１駆動期間中では、先頭のサブフィール
ドのみで、ＰＤＰ１０の全放電セル内の壁電荷量を初期
化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサ
ブフィールドのみで、全放電セル内の壁電荷を一斉に消
去する消去行程Ｅを実行する。
【００６０】これら一斉リセット行程Ｒｃ、画素データ
書込行程Ｗｃ、発光維持行程Ｉｃ、消去行程Ｅ各々での
上記動作を実現すべく、アドレスドライバ６、第１サス
ティンドライバ７及び第２サスティンドライバ８各々
は、ＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及び
Ｙ1〜Ｙn各々に対して各種駆動パルスを印加する。図２
３は、図２２に示される第１駆動期間内での各駆動パル
スの印加タイミングを示す図である。
【００６１】図２３に示されるように、上記選択書込ア
ドレス法を採用した場合には、先ず、先頭のサブフィー
ルドＳＦ１４での一斉リセット行程Ｒｃにおいて、第１
サスティンドライバ７及び第２サスティンドライバ８
は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルス
ＲＰx及びＲＰYを同時に印加する。これにより、ＰＤＰ
１０中の全ての放電セルをリセット放電せしめ、各放電
セル内に強制的に壁電荷を形成させる（Ｒ1）。その直
後に、第１サスティンドライバ７は、消去パルスＥＰを
ＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することによ
り、全放電セル内に形成された上記壁電荷を消去させる
消去放電を生起せしめる（Ｒ2）。すなわち、図２３に
示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ
１０における全ての放電セルは、非発光セルの状態に初
期化されるのである。
【００６２】各画素データ書込行程Ｗｃでは、走査パル
スＳＰが印加された"行"と、高電圧の画素データパルス
が印加された"列"との交差部の放電セルにのみ放電(選
択書込放電)が生じ、その放電セル内に選択的に壁電荷
が形成される。かかる選択書込放電により、上記一斉リ
セット行程Ｒｃにて非発光セルの状態に初期化された放
電セルは、"発光セル"に推移する。尚、上記高電圧の画
素データパルスが印加されなかった"列"に形成されてい
る放電セルには放電が生起されず、上記一斉リセット行
程Ｒｃにて初期化された状態、つまり"非発光セル"の状
態を維持する。
【００６３】すなわち、画素データ書込行程Ｗｃの実行
により、後述する発光維持行程において発光状態が維持
される"発光セル"と、消灯状態のままの"非発光セル"と
が、画素データに応じて択一的に設定され、いわゆる各
放電セルに対する画素データの書き込みが為されるので
ある。又、各発光維持行程Ｉcでは、第１サスティンド
ライバ７及び第２サスティンドライバ８は、行電極Ｘ1
〜Ｘn及びＹ1〜Ｙnに対して図２３に示されるように交
互に正極性の維持パルスＩＰX及びＩＰYを印加する。こ
こで、各サブフィールドの発光維持行程Ｉｃにおいて印
加される維持パルスＩＰの回数は、 ＳＦ14：３９ ＳＦ13：３５ ＳＦ12：３２ ＳＦ11：２８ ＳＦ10：２５ ＳＦ９：２２ ＳＦ８：１９ ＳＦ７：１６ ＳＦ６：１３ ＳＦ５：１０ ＳＦ４：８ ＳＦ３：５ ＳＦ２：３ ＳＦ１：１ である。
【００６４】上述した如き維持パルスＩＰの印加によ
り、上記画素データ書込行程Ｗｃにて壁電荷が残留した
ままとなっている放電セル、すなわち"発光セル"は、維
持パルスＩＰX及びＩＰYが印加される度に維持放電し、
上記回数(期間)分だけその放電発光状態を維持する。こ
の際、各サブフィールドＳＦ１４〜ＳＦ１で実行すべき
維持放電の回数の比を上述した如き非線形（すなわち、
逆ガンマ比率、Ｙ＝Ｘ2. 2）にすることにより、入力画
素データＤの非線形特性（ガンマ特性）を補正するよう
にしている。
【００６５】又、図２２に示される第１駆動期間の最後
尾のサブフィールドＳＦ１での消去行程Ｅにおいて、第
２サスティンドライバ８は、消去パルスＥＰを発生して
これを行電極Ｙ1〜Ｙn各々に印加する。かかる消去パル
スＥＰの印加に応じて、ＰＤＰ１０における全放電セル
内において消去放電が生起され、全ての放電セル内に残
存している壁電荷が消滅する。すなわち、かかる消去放
電により、ＰＤＰ１０における全ての放電セルが"非発
光セル"になるのである。
【００６６】一方、図２２に示される第２駆動期間にお
いては、基本的には上記第１駆動期間と同様な動作を躊
躇しているものの、垂直周波数信号ＶＦに応じて、実行
すべきサブフィールドの数を減らすようにしている。す
なわち、図２２(ｂ)の第２駆動期間に示されるように、
垂直周波数信号ＶＦが、 60Hz＜ＶＦ≦65Hz である場合にはサブフィールドＳＦ１を省き、このＳＦ
１の発光維持行程Ｉcにおいて本来実行すべき維持放電
の回数分を、サブフィールドＳＦ２の発光維持行程Ｉc
に加算している。よって、図２２(ｂ)の第２駆動期間に
おけるサブフィールドＳＦ２の発光維持行程Ｉcにおい
て実施する維持放電の回数は、"４"となる。
【００６７】又、図２２(ｃ)の第２駆動期間に示される
ように、垂直周波数信号ＶＦが、 65Hz＜ＶＦ≦75Hz である場合にはサブフィールドＳＦ１及びＳＦ２を省
き、このＳＦ１及びＳＦ２の発光維持行程Ｉcにて実行
すべき維持放電の回数分を、サブフィールドＳＦ３の発
光維持行程Ｉcに加算している。よって、図２２(ｃ)の
第２駆動期間におけるサブフィールドＳＦ３の発光維持
行程Ｉcにおいて実施する維持放電の回数は、"９"とな
る。
【００６８】又、図２２(ｄ)の第２駆動期間に示される
ように、垂直周波数信号ＶＦが、 75Hz＜ＶＦ≦85Hz である場合にはサブフィールドＳＦ１〜ＳＦ３を省き、
このＳＦ１〜ＳＦ３の発光維持行程Ｉcにて実行すべき
維持放電の回数分を、サブフィールドＳＦ４の発光維持
行程Ｉcに加算している。よって、図２２(ｄ)の第２駆
動期間におけるサブフィールドＳＦ４の発光維持行程Ｉ
cにおいて実施する維持放電の回数は、"１７"となる。
【００６９】尚、図２２(ａ)に示されるが如き垂直周波
数信号ＶＦが、 ＶＦ≦60Hz である場合の第２駆動期間では、上記第１駆動期間と同
様にサブフィールドＳＦ１〜ＳＦ１４を全て実行する。
図２４〜図２７は、選択書込アドレス法を採用した場合
に第２データ変換回路３４において用いられる変換テー
ブルと、この変換テーブルに従って変換出力された駆動
画素データＨＤに応じて実施される２フィールド表示期
間内での発光駆動の全パターンを示す図である。尚、こ
のような選択書込アドレス法を採用した場合には、図２
６〜図２９に示されるように、垂直周波数信号ＶＦに拘
わらず、第２データ変換回路３４において用いられる変
換テーブルは１つである。
【００７０】ここで、図２４は、垂直周波数信号ＶＦ
が、 ＶＦ≦60Hz を示す場合、図２５は、垂直周波数信号ＶＦが、 60Hz＜ＶＦ≦65Hz を示す場合、図２６は、垂直周波数信号ＶＦが、 65Hz＜ＶＦ≦75Hz を示す場合、図２７は、垂直周波数信号ＶＦが、 75Hz＜ＶＦ≦85Hz を示す場合各々での発光駆動パターンを示している。
【００７１】この際、これら図２４〜図２７中に示され
る黒丸は、そのサブフィールドでの画素データ書込行程
Ｗｃにおいて上述した如き選択書込放電が生起されるこ
とを示す。すなわち、駆動画素データＨＤにおける論理
レベル"１"のビット桁に対応したサブフィールドＳＦに
おいてのみで選択書込放電が生起される。この選択書込
放電が実施されたサブフィールド及びそれ以降に存在す
るサブフィールド(白丸にて示す)各々での発光維持行程
Ｉcにおいて、発光を伴う維持放電が生起され、その発
光状態が維持される。
【００７２】以上の如く、画素データの書き込み方法と
して選択書込アドレス法を採用した場合にも、垂直周波
数信号ＶＦに応じて第２駆動期間で実行すべきサブフィ
ールドの数を減らすことにより、入力された映像信号に
対応したリフレッシュレートにて画像表示が為されるよ
うになる。又、図１８〜図２１、並びに図２４〜図２７
に示される発光駆動パターンでは、第１及び第２駆動期
間各々内において最高でも１回だけ選択消去(書込)放電
を実行(黒丸にて示す)するようにしている。
【００７３】しかしながら、画素データの書込を確実に
せんとして、図２８〜図３１並びに図３２〜図３５に示
されるが如く第１及び第２駆動期間各々内において、選
択消去(書込)放電を連続して２回実行するようにしても
良い。尚、図２８〜図３１は、画素データの書き込み方
法として選択消去アドレス法を採用した場合に第２デー
タ変換回路３４において用いられる変換テーブルと、こ
の変換テーブルに従って変換出力された駆動画素データ
ＨＤに応じて実施される２フィールド表示期間内での発
光駆動の全パターンを示す図である。一方、図３２〜図
３５は、画素データの書き込み方法として選択書込アド
レス法を採用した場合に第２データ変換回路３４におい
て用いられる変換テーブルと、この変換テーブルに従っ
て変換出力された駆動画素データＨＤに応じて実施され
る２フィールド表示期間内での発光駆動の全パターンを
示す図である。
【００７４】この際、図２８及び図３２は、垂直周波数
信号ＶＦが、 ＶＦ≦60Hz を示す場合、図２９及び図３３は、垂直周波数信号ＶＦ
が、 60Hz＜ＶＦ≦65Hz を示す場合、図３０及び図３４は、垂直周波数信号ＶＦ
が、 65Hz＜ＶＦ≦75Hz を示す場合、図３１及び図３５は、垂直周波数信号ＶＦ
が、 75Hz＜ＶＦ≦85Hz を示す場合各々における発光駆動パターンを示してい
る。
【００７５】又、図１６及び図２２に示される発光駆動
フォーマットでは、第１及び第２駆動期間各々内におい
てリセット行程Ｒcを１回だけ実行することにより１５
階調の中間調駆動を行うものであるが、かかる一斉リセ
ット行程Ｒｃを各駆動期間内において２回実行してその
階調駆動数を増やすことも可能である。図３６及び図３
７は、かかる点に鑑みて為された発光駆動フォーマット
の他の一例を示す図である。尚、図３６は、画素データ
の書き込み方法として選択消去アドレス法を採用した場
合、図３７は、画素データの書き込み方法として選択消
去アドレス法を採用した場合における発光駆動フォーマ
ットを夫々示すものである。
【００７６】これら図３６及び図３７に示される発光駆
動フォーマットにおいても、図１６及び図２２に示され
るものと同様に、２フィールドの表示期間を１周期と捉
え、これを前半の第１駆動期間と、後半の第２駆動期間
とに分けている。第１駆動期間は、１４個のサブフィー
ルドＳＦ１〜ＳＦ１４に分割されており、各サブフィー
ルド内では、ＰＤＰ１０の各放電セルに対して画素デー
タの書き込みを行って"発光セル"及び"非発光セル"の設
定を行う画素データ書込行程Ｗｃと、上記"発光セル"の
みを図中に示される回数(期間)分だけ維持放電せしめて
その発光状態を維持させる発光維持行程Ｉcとを実施す
る。
【００７７】この際、各発光維持行程Ｉｃでの発光回数
は、サブフィールドＳＦ１での発光回数を"１"とした場
合、 ＳＦ１：１ ＳＦ２：１ ＳＦ３：１ ＳＦ４：３ ＳＦ５：３ ＳＦ６：８ ＳＦ７：１３ ＳＦ８：１５ ＳＦ９：２０ ＳＦ10：２５ ＳＦ11：３１ ＳＦ12：３７ ＳＦ13：４８ ＳＦ14：５０ である。
【００７８】更に、これら各サブフィールドの内、先頭
のサブフィールドと、中間のサブフィールドとで一斉リ
セット行程Ｒｃを実行する。つまり、図３６に示される
が如き、選択消去アドレス法を採用した際の第１及び第
２駆動期間各々では、サブフィールドＳＦ１とＳＦ７と
で一斉リセット行程Ｒｃを実行し、図３７に示されるが
如き選択書込アドレス法を採用した際の駆動では、サブ
フィールドＳＦ１４とＳＦ６とで一斉リセット行程Ｒｃ
を実行するのである。又、これら図３６及び図３７に示
されるように、各駆動期間の最後尾のサブフィールド、
及び一斉リセット行程Ｒｃを実行する直前のサブフィー
ルドにおいて、全ての放電セル内に残存している壁電荷
を消滅せしめる消去行程Ｅを実行する。
【００７９】一方、これら図３６及び図３７に示される
発光駆動フォーマットに示される第２駆動期間では、図
１６及び図２２に示されるものと同様に、垂直周波数信
号ＶＦに応じて、実行すべきサブフィールドの数を減ら
している。例えば、図３６(ｂ)の第２駆動期間に示され
るように、垂直周波数信号ＶＦが、 60Hz＜ＶＦ≦65Hz である場合にはサブフィールドＳＦ１を省き、このＳＦ
１の発光維持行程Ｉcにおいて本来実行すべき維持放電
の回数分を、サブフィールドＳＦ２の発光維持行程Ｉc
に加算している。よって、図３６(ｂ)の第２駆動期間に
おけるサブフィールドＳＦ２の発光維持行程Ｉcにおい
て実施する維持放電の回数は、"２"となる。
【００８０】又、図３６(ｃ)の第２駆動期間に示される
ように、垂直周波数信号ＶＦが、 65Hz＜ＶＦ≦75Hz である場合にはサブフィールドＳＦ１及びＳＦ２を省
き、このＳＦ１及びＳＦ２の発光維持行程Ｉcにて実行
すべき維持放電の回数分を、サブフィールドＳＦ３の発
光維持行程Ｉcに加算している。よって、図３６(ｃ)の
第２駆動期間におけるサブフィールドＳＦ３の発光維持
行程Ｉcにおいて実施する維持放電の回数は、"３"とな
る。
【００８１】又、図３６(ｄ)の第２駆動期間に示される
ように、垂直周波数信号ＶＦが、 75Hz＜ＶＦ≦85Hz である場合にはサブフィールドＳＦ１〜ＳＦ３を省き、
このＳＦ１〜ＳＦ３の発光維持行程Ｉcにて実行すべき
維持放電の回数分を、サブフィールドＳＦ４の発光維持
行程Ｉcに加算している。よって、図３６(ｄ)の第２駆
動期間におけるサブフィールドＳＦ４の発光維持行程Ｉ
cにおいて実施する維持放電の回数は、"６"となる。
【００８２】尚、図３６(ａ)に示されるが如き垂直周波
数信号ＶＦが、 ＶＦ≦60Hz である場合の第２駆動期間では、上記第１駆動期間と同
様にサブフィールドＳＦ１〜ＳＦ１４を全て実行する。
図３８は、これら図３６及び図３７に示される発光駆動
フォーマットに基づいた発光駆動を行う際に、図３に示
される第１データ変換回路３２において用いられる変換
特性を示す図であり、図３９及び図４０は、かかる変換
特性に基づく変換テーブルを示す図である。
【００８３】すなわち、図３６及び図３７に示されるが
如き発光駆動フォーマットに基づく発光駆動を行う場
合、第１データ変換回路３２は、図３９及び図４０に示
される変換テーブルに従って２５６階調（８ピット）の
入力画素データＤを２２×１６／２５５（３５２／２５
５）にした９ビット（０〜３５２）の変換画素データＨ
Ｄpに変換して多階調化処理回路３３に供給する。多階
調化処理回路３３は、かかる変換画素データＨＤpに対
して、前述した如き誤差拡散及びディザ処理を施すこと
により４ビット分の圧縮処理を行い、５ビット（０〜２
２）の多階調化画素データＤｓを求め、これを第２デー
タ変換回路３４に供給する。
【００８４】図４１〜図４４は、図３６に示されるが如
き発光駆動フォーマット(選択消去アドレス法による)に
基づく発光駆動を行う際に、上記第２データ変換回路３
４において用いられる変換テーブルと、この変換テーブ
ルに基づいて変換出力された駆動画素データＨＤに応じ
て実施される２フィールド表示期間内での発光駆動の全
パターンを示す図である。
【００８５】又、図４５〜図４８は、図３７に示される
が如き発光駆動フォーマット(選択書込アドレス法によ
る)に基づく発光駆動を行う際に、上記第２データ変換
回路３４において用いられる変換テーブルと、この変換
テーブルに基づいて変換出力された駆動画素データＨＤ
に応じて実施される２フィールド表示期間内での発光駆
動の全パターンを示す図である。
【００８６】この際、図４１及び図４５は、垂直周波数
信号ＶＦが、 ＶＦ≦60Hz を示す場合、図４２及び図４６は、垂直周波数信号ＶＦ
が、 60Hz＜ＶＦ≦65Hz を示す場合、図４３及び図４７は、垂直周波数信号ＶＦ
が、 65Hz＜ＶＦ≦75Hz を示す場合、図４４及び図４８は、垂直周波数信号ＶＦ
が、 75Hz＜ＶＦ≦85Hz を示す場合各々における発光駆動パターンを示してい
る。
【００８７】
【発明の効果】以上詳述した如く、本発明においては、
入力映像信号の垂直同期周波数に応じて単位表示期間内
(２フィールド)において実行する分割発光駆動(サブフ
ィールド)の回数を変更するようにしている。これによ
り、入力映像信号の垂直同期周波数に応じたリフレッシ
ュレートにて画像表示が為されるようになる。
【図面の簡単な説明】
【図１】２５６階調の中間調表示を実施する為の従来の
発光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
【図３】駆動データ変換回路３０の内部構成を示す図で
ある。
【図４】第１データ変換回路３２における変換特性を示
す図である。
【図５】第１データ変換回路３２における変換テーブル
の一例を示す図である。
【図６】第１データ変換回路３２における変換テーブル
の一例を示す図である。
【図７】多階調化処理回路３３の内部構成を示す図であ
る。
【図８】誤差拡散処理回路３３０の動作を説明する為の
図である。
【図９】ディザ処理回路３５０の内部構成を示す図であ
る。
【図１０】ディザ処理回路３５０の動作を説明する為の
図である。
【図１１】第２データ変換回路３４の内部構成を示す図
である
【図１２】変換テーブルＡを示す図である。
【図１３】変換テーブルＢを示す図である。
【図１４】変換テーブルＣを示す図である。
【図１５】変換テーブルＤを示す図である。
【図１６】本発明の駆動方法に基づく２フィールド表示
期間での発光駆動フォーマットを示す図である。
【図１７】第１駆動期間中における各種駆動パルスの印
加タイミングを示す図である。
【図１８】映像信号の垂直同期周波数が６０Ｈｚ以下で
ある場合における２フィールド表示期間中の発光駆動パ
ターンを示す図である。
【図１９】映像信号の垂直同期周波数が６０Ｈｚ〜６５
Ｈｚである場合における２フィールド表示期間中の発光
駆動パターンを示す図である。
【図２０】映像信号の垂直同期周波数が６５Ｈｚ〜７５
Ｈｚである場合における２フィールド表示期間中の発光
駆動パターンを示す図である。
【図２１】映像信号の垂直同期周波数が７５Ｈｚ〜８５
Ｈｚである場合における２フィールド表示期間中の発光
駆動パターンを示す図である。
【図２２】選択書込アドレス法を採用した場合に用いら
れる２フィールド表示期間での発光駆動フォーマットを
示す図である。
【図２３】選択書込アドレス法を採用した際に第１駆動
期間中に印加される各種駆動パルスの印加タイミングを
示す図である。
【図２４】選択書込アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が６０Ｈｚ以下である場合に実施される
２フィールド表示期間中の発光駆動の全パターンと、を
示す図である。
【図２５】選択書込アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が６０Ｈｚ〜６５Ｈｚである場合に実施
される２フィールド表示期間中の発光駆動の全パターン
と、を示す図である。
【図２６】選択書込アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が６５Ｈｚ〜７５Ｈｚである場合に実施
される２フィールド表示期間中の発光駆動の全パターン
と、を示す図である。
【図２７】選択書込アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が７５Ｈｚ〜８５Ｈｚである場合に実施
される２フィールド表示期間中の発光駆動の全パターン
と、を示す図である。
【図２８】選択消去アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が６０Ｈｚ以下である場合に実施される
２フィールド表示期間中の発光駆動の全パターンと、の
他の一例を示す図である。
【図２９】選択消去アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が６０Ｈｚ〜６５Ｈｚである場合に実施
される２フィールド表示期間中の発光駆動の全パターン
と、の他の一例を示す図である。
【図３０】選択消去アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が６５Ｈｚ〜７５Ｈｚである場合に実施
される２フィールド表示期間中の発光駆動の全パターン
と、の他の一例を示す図である。
【図３１】選択消去アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が７５Ｈｚ〜８５Ｈｚである場合に実施
される２フィールド表示期間中の発光駆動の全パターン
と、の他の一例を示す図である。
【図３２】選択書込アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が６０Ｈｚ以下である場合に実施される
２フィールド表示期間中の発光駆動の全パターンと、の
他の一例を示す図である。
【図３３】選択書込アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が６０Ｈｚ〜６５Ｈｚである場合に実施
される２フィールド表示期間中の発光駆動の全パターン
と、の他の一例を示す図である。
【図３４】選択書込アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が６５Ｈｚ〜７５Ｈｚである場合に実施
される２フィールド表示期間中の発光駆動の全パターン
と、の他の一例を示す図である。
【図３５】選択書込アドレス法を採用した場合における
第２データ変換回路３４の変換テーブルと、映像信号の
垂直同期周波数が７５Ｈｚ〜８５Ｈｚである場合に実施
される２フィールド表示期間中の発光駆動の全パターン
と、の他の一例を示す図である。
【図３６】選択消去アドレス法を採用した場合に用いら
れる２フィールド表示期間での発光駆動フォーマットの
他の一例を示す図である。
【図３７】選択書込アドレス法を採用した場合に用いら
れる２フィールド表示期間での発光駆動フォーマットの
他の一例を示す図である。
【図３８】図３７及び図３８に示される発光駆動フォー
マットを採用した場合における第１データ変換回路３２
の変換特性を示す図である。
【図３９】図３８に示される変換特性に基づく変換テー
ブルを示す図である。
【図４０】図３８に示される変換特性に基づく変換テー
ブルを示す図である。
【図４１】図３６に示される発光駆動フォーマットを採
用した場合における第２データ変換回路３４の変換テー
ブルと、映像信号の垂直同期周波数が６０Ｈｚ以下であ
る場合に実施される２フィールド表示期間中の発光駆動
の全パターンと、を示す図である。
【図４２】図３６に示される発光駆動フォーマットを採
用した場合における第２データ変換回路３４の変換テー
ブルと、映像信号の垂直同期周波数が６０Ｈｚ〜６５Ｈ
ｚである場合に実施される２フィールド表示期間中の発
光駆動の全パターンと、を示す図である。
【図４３】図３６に示される発光駆動フォーマットを採
用した場合における第２データ変換回路３４の変換テー
ブルと、映像信号の垂直同期周波数が６５Ｈｚ〜７５Ｈ
ｚである場合に実施される２フィールド表示期間中の発
光駆動の全パターンと、を示す図である。
【図４４】図３６に示される発光駆動フォーマットを採
用した場合における第２データ変換回路３４の変換テー
ブルと、映像信号の垂直同期周波数が７５Ｈｚ〜８５Ｈ
ｚである場合に実施される２フィールド表示期間中の発
光駆動の全パターンと、を示す図である。
【図４５】図３７に示される発光駆動フォーマットを採
用した場合における第２データ変換回路３４の変換テー
ブルと、映像信号の垂直同期周波数が６０Ｈｚ以下であ
る場合に実施される２フィールド表示期間中の発光駆動
の全パターンと、を示す図である。
【図４６】図３７に示される発光駆動フォーマットを採
用した場合における第２データ変換回路３４の変換テー
ブルと、映像信号の垂直同期周波数が６０Ｈｚ〜６５Ｈ
ｚである場合に実施される２フィールド表示期間中の発
光駆動の全パターンと、を示す図である。
【図４７】図３７に示される発光駆動フォーマットを採
用した場合における第２データ変換回路３４の変換テー
ブルと、映像信号の垂直同期周波数が６５Ｈｚ〜７５Ｈ
ｚである場合に実施される２フィールド表示期間中の発
光駆動の全パターンと、を示す図である。
【図４８】図３７に示される発光駆動フォーマットを採
用した場合における第２データ変換回路３４の変換テー
ブルと、映像信号の垂直同期周波数が７５Ｈｚ〜８５Ｈ
ｚである場合に実施される２フィールド表示期間中の発
光駆動の全パターンと、を示す図である。
【符号の説明】
２ 駆動制御回路 ３ 同期検出回路 ４ メモリ ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ（プラズマディスプレイパネル） ２０ 垂直同期周波数測定回路 ３０ 駆動データ変換回路

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 走査ライン毎に配列された複数の行電極
    と前記行電極に交叉して配列された複数の列電極との交
    叉部に１つの画素セルを形成するマトリクス表示方式の
    ディスプレイパネルを階調駆動するディスプレイパネル
    の駆動方法であって、 入力映像信号の単位表示期間を複数の分割表示期間に分
    割し前記分割表示期間の各々において前記分割表示期間
    毎に割り当てた発光回数だけ前記画素セルを発光せしめ
    る分割発光駆動を実行し、 前記入力映像信号の垂直同期周波数に応じて前記単位表
    示期間内において実行する前記分割発光駆動の回数を変
    更することを特徴とするディスプレイパネルの駆動方
    法。
  2. 【請求項２】 前記単位表示期間は前記入力映像信号の
    ２フィールド分の表示期間に相当することを特徴とする
    請求項１記載のディスプレイパネルの駆動方法。
  3. 【請求項３】 前記分割表示期間をＮ個の前記分割表示
    期間に分割し前記分割表示期間各々の内の連続したＭ個
    (２≦Ｍ≦Ｎ)の分割表示期間を分割表示期間群とし、 前記分割表示期間群内における前記分割表示期間の各々
    で実行する前記分割発光駆動の内の先頭に実行する分割
    発光駆動においてのみで前記画素セルの全てを一斉に発
    光セル又は非発光セルのいずれか一方の状態に初期化す
    る初期化行程を実行し、 前記分割表示期間群内における前記分割表示期間の各々
    で実行する前記分割発光駆動各々の内のいずれか１にお
    いて前記入力映像信号に応じて前記画素セルを発光セル
    又は非発光セルのいずれか一方に設定する書込行程を実
    行し、 前記分割表示期間群内における前記分割表示期間の各々
    で実行する前記分割発光駆動の各々において前記発光セ
    ルを前記分割表示期間毎に割り当てられた発光回数だけ
    発光させる発光維持行程を実行することを特徴する請求
    項１記載のディスプレイパネルの駆動方法。
  4. 【請求項４】 前記書込行程は、前記分割表示期間群内
    における前記分割表示期間の各々で実行する前記分割発
    光駆動各々の内のいずれか１において前記入力映像信号
    に応じて前記画素セルを発光セル又は非発光セルのいず
    れか一方の状態に設定し、その後の前記分割発光駆動の
    内の少なくとも１において再び前記画素セルを前記一方
    の状態に設定することを特徴とする請求項３記載のディ
    スプレイパネルの駆動方法。
  5. 【請求項５】 前記単位表示期間内で実行する前記分割
    発光駆動各々の内の先頭に実行する分割発光駆動におい
    てのみで前記画素セルの全てを一斉に発光セル又は非発
    光セルのいずれか一方の状態に初期化する初期化行程を
    実行し、 前記単位表示期間内で実行する前記分割発光駆動各々の
    内のいずれか１において前記入力映像信号に応じて前記
    画素セルを発光セル又は非発光セルのいずれか一方に設
    定する書込行程を実行し、 前記単位表示期間内で実行する前記分割発光駆動の各々
    において前記発光セルを前記分割表示期間毎に割り当て
    られた発光回数だけ発光させる発光維持行程を実行する
    ことを特徴する請求項１記載のディスプレイパネルの駆
    動方法。
  6. 【請求項６】 前記書込行程は、前記単位表示期間内に
    おける前記分割表示期間の各々で実行する前記分割発光
    駆動各々の内のいずれか１において前記入力映像信号に
    応じて前記画素セルを発光セル又は非発光セルのいずれ
    か一方の状態に設定し、その後の前記分割発光駆動の内
    の少なくとも１において再び前記画素セルを前記一方の
    状態に設定することを特徴とする請求項５記載のディス
    プレイパネルの駆動方法。
  7. 【請求項７】 走査ライン毎に配列された複数の行電極
    と前記行電極に交叉して配列された複数の列電極との交
    叉部に１つの画素セルを形成するマトリクス表示方式の
    ディスプレイパネルを階調駆動するディスプレイパネル
    の駆動方法であって、 入力映像信号の単位表示期間を複数の分割表示期間に分
    割し前記分割表示期間の各々において前記分割表示期間
    毎に割り当てた発光回数だけ前記画素セルを発光せしめ
    る分割発光駆動を実行し、 前記入力映像信号の垂直同期周波数が高いほど前記単位
    表示期間内において実行する前記分割発光駆動の回数を
    減らすことを特徴とするディスプレイパネルの駆動方
    法。
  8. 【請求項８】 前記単位表示期間は前記入力映像信号の
    ２フィールド分の表示期間に相当することを特徴とする
    請求項７記載のディスプレイパネルの駆動方法。
  9. 【請求項９】 前記分割表示期間をＮ個の前記分割表示
    期間に分割し前記分割表示期間各々の内の連続したＭ個
    (２≦Ｍ≦Ｎ)の分割表示期間を分割表示期間群とし、 前記分割表示期間群内における前記分割表示期間の各々
    で実行する前記分割発光駆動の内の先頭に実行する分割
    発光駆動においてのみで前記画素セルの全てを一斉に発
    光セル又は非発光セルのいずれか一方の状態に初期化す
    る初期化行程を実行し、 前記分割表示期間群内における前記分割表示期間の各々
    で実行する前記分割発光駆動各々の内のいずれか１にお
    いて前記入力映像信号に応じて前記画素セルを発光セル
    又は非発光セルのいずれか一方に設定する書込行程を実
    行し、 前記分割表示期間群内における前記分割表示期間の各々
    で実行する前記分割発光駆動の各々において前記発光セ
    ルを前記分割表示期間毎に割り当てられた発光回数だけ
    発光させる発光維持行程を実行することを特徴する請求
    項７記載のディスプレイパネルの駆動方法。
  10. 【請求項１０】 前記書込行程は、前記分割表示期間群
    内における前記分割表示期間の各々で実行する前記分割
    発光駆動各々の内のいずれか１において前記入力映像信
    号に応じて前記画素セルを発光セル又は非発光セルのい
    ずれか一方の状態に設定し、その後の前記分割発光駆動
    の内の少なくとも１において再び前記画素セルを前記一
    方の状態に設定することを特徴とする請求項９記載のデ
    ィスプレイパネルの駆動方法。
  11. 【請求項１１】 前記単位表示期間内で実行する前記分
    割発光駆動各々の内の先頭に実行する分割発光駆動にお
    いてのみで前記画素セルの全てを一斉に発光セル又は非
    発光セルのいずれか一方の状態に初期化する初期化行程
    を実行し、 前記単位表示期間内で実行する前記分割発光駆動各々の
    内のいずれか１において前記入力映像信号に応じて前記
    画素セルを発光セル又は非発光セルのいずれか一方に設
    定する書込行程を実行し、 前記単位表示期間内で実行する前記分割発光駆動の各々
    において前記発光セルを前記分割表示期間毎に割り当て
    られた発光回数だけ発光させる発光維持行程を実行する
    ことを特徴する請求項７記載のディスプレイパネルの駆
    動方法。
  12. 【請求項１２】 前記書込行程は、前記単位表示期間内
    における前記分割表示期間の各々で実行する前記分割発
    光駆動各々の内のいずれか１において前記入力映像信号
    に応じて前記画素セルを発光セル又は非発光セルのいず
    れか一方の状態に設定し、その後の前記分割発光駆動の
    内の少なくとも１において再び前記画素セルを前記一方
    の状態に設定することを特徴とする請求項１１記載のデ
    ィスプレイパネルの駆動方法。
JP05768599A 1999-03-04 1999-03-04 ディスプレイパネルの駆動方法 Expired - Fee Related JP3761132B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP05768599A JP3761132B2 (ja) 1999-03-04 1999-03-04 ディスプレイパネルの駆動方法
US09/518,370 US6831618B1 (en) 1999-03-04 2000-03-03 Method for driving a plasma display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP05768599A JP3761132B2 (ja) 1999-03-04 1999-03-04 ディスプレイパネルの駆動方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005205863A Division JP3868457B2 (ja) 2005-07-14 2005-07-14 ディスプレイパネルの駆動方法

Publications (2)

Publication Number Publication Date
JP2000259121A true JP2000259121A (ja) 2000-09-22
JP3761132B2 JP3761132B2 (ja) 2006-03-29

Family

ID=13062808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05768599A Expired - Fee Related JP3761132B2 (ja) 1999-03-04 1999-03-04 ディスプレイパネルの駆動方法

Country Status (2)

Country Link
US (1) US6831618B1 (ja)
JP (1) JP3761132B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004514954A (ja) * 2000-11-30 2004-05-20 トムソン　ライセンシング　ソシエテ　アノニム 表示装置の制御方法及び制御装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936965B1 (en) * 1999-11-24 2005-08-30 Lg Electronics Inc. Plasma display panel
JP2004505326A (ja) * 2000-07-28 2004-02-19 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ エレクトロルミネセントディスプレイのアドレス指定
KR100438918B1 (ko) * 2001-12-08 2004-07-03 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
JP3704121B2 (ja) * 2002-11-28 2005-10-05 Ｎｅｃディスプレイソリューションズ株式会社 画像信号中継装置、画像信号中継機能つき画像表示装置およびそれら装置の制御方法
US7339557B2 (en) * 2003-03-26 2008-03-04 Victor Company Of Japan, Ltd. Display apparatus
KR100552969B1 (ko) * 2003-09-29 2006-02-15 삼성에스디아이 주식회사 필드순차구동방식의 액정표시장치
US7420571B2 (en) * 2003-11-26 2008-09-02 Lg Electronics Inc. Method for processing a gray level in a plasma display panel and apparatus using the same
KR100499102B1 (ko) * 2003-12-15 2005-07-01 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동장치 및 구동방법
EP1544836A1 (en) * 2003-12-17 2005-06-22 Deutsche Thomson-Brandt GmbH Method and apparatus for processing video pictures in particular in film mode sequences
KR100667362B1 (ko) * 2005-01-25 2007-01-12 엘지전자 주식회사 플라즈마 표시 패널의 구동 장치 및 방법
JP4753353B2 (ja) * 2005-03-31 2011-08-24 東北パイオニア株式会社 自発光表示パネルの駆動装置、駆動方法及びその駆動装置を備えた電子機器
KR100757547B1 (ko) * 2005-11-28 2007-09-10 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동방법
US10096080B2 (en) * 2014-06-27 2018-10-09 Intel Corporation Power optimization with dynamic frame rate support
CN113496678B (zh) * 2020-04-08 2023-03-03 苏州佳世达电通有限公司 显示装置及背光模块的操作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222512B1 (en) * 1994-02-08 2001-04-24 Fujitsu Limited Intraframe time-division multiplexing type display device and a method of displaying gray-scales in an intraframe time-division multiplexing type display device
JP3417246B2 (ja) * 1996-09-25 2003-06-16 日本電気株式会社 階調表示方法
TW371386B (en) * 1996-12-06 1999-10-01 Matsushita Electric Ind Co Ltd Video display monitor using subfield method
JP2000020004A (ja) * 1998-06-26 2000-01-21 Mitsubishi Electric Corp 画像表示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004514954A (ja) * 2000-11-30 2004-05-20 トムソン　ライセンシング　ソシエテ　アノニム 表示装置の制御方法及び制御装置
JP4684535B2 (ja) * 2000-11-30 2011-05-18 トムソン ライセンシング 表示装置の制御方法及び制御装置

Also Published As

Publication number Publication date
US6831618B1 (en) 2004-12-14
JP3761132B2 (ja) 2006-03-29

Similar Documents

Publication Publication Date Title
JP3606429B2 (ja) プラズマディスプレイパネルの駆動方法
JP3736671B2 (ja) プラズマディスプレイパネルの駆動方法
JP2000276106A (ja) プラズマディスプレイパネルの駆動方法
JP2002023693A (ja) プラズマディスプレイパネルの駆動方法
JP2000227778A (ja) プラズマディスプレイパネルの駆動方法
JP3738890B2 (ja) プラズマディスプレイパネルの駆動方法
JP3761132B2 (ja) ディスプレイパネルの駆動方法
JP2001350446A (ja) プラズマディスプレイパネルの駆動方法
JP2000231362A (ja) プラズマディスプレイパネルの駆動方法
JP2000267627A (ja) プラズマディスプレイパネルの駆動方法
JP2001350447A (ja) プラズマディスプレイパネルの駆動方法
JP2001056665A (ja) プラズマディスプレイパネルの駆動方法
JP2000242227A (ja) プラズマディスプレイパネルの駆動方法
JP4071382B2 (ja) プラズマディスプレイパネルの駆動方法
JP3644838B2 (ja) プラズマディスプレイパネルの駆動方法
JP4703892B2 (ja) ディスプレイパネルの駆動方法
JP3630584B2 (ja) ディスプレイパネルの駆動方法
JP4434639B2 (ja) 表示パネルの駆動方法
JP3734244B2 (ja) ディスプレイパネルの駆動方法
JP3578322B2 (ja) プラズマディスプレイパネルの駆動方法
JP2000276102A (ja) プラズマディスプレイパネルの駆動方法
JP3868461B2 (ja) プラズマディスプレイパネルの駆動方法
JP4731738B2 (ja) 表示装置
JP3868457B2 (ja) ディスプレイパネルの駆動方法
JP3672292B2 (ja) プラズマディスプレイパネルの駆動方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050516

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060106

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees