JP3761132B2 - ディスプレイパネルの駆動方法 - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
マトリクス表示方式のディスプレイパネルとしては、例えば、プラズマディスプレイ（以下、ＰＤＰと称する）、及びエレクトロルミネセントディスプレイ（以下、ＥＬＤと称する）等が知られている。
これらＰＤＰ及びＥＬＤの如き、"発光"及び"非発光"の２状態しかもたない発光素子からなるディスプレイパネルにおいては、入力された映像信号に対応した中間調の輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００３】
図１は、かかるサブフィールド法を用いて２５６段階の中間調駆動を行う際の駆動フォーマットを示す図である。
図１に示されるように、２５６階調の中間調駆動を行う場合、１フィールドの表示期間をサブフィールドＳＦ１〜ＳＦ８なる８つのサブフィールドに分割し、各サブフィールド毎に、８ビットの画素データの各ビット桁の重み付けに対応した期間長を有する発光期間(回数)、すなわち、
ＳＦ１：１２８(第１ビット)
ＳＦ２：６４ (第２ビット)
ＳＦ３：３２ (第３ビット)
ＳＦ４：１６ (第４ビット)
ＳＦ５：８ (第５ビット)
ＳＦ６：４ (第６ビット)
ＳＦ７：２ (第７ビット)
ＳＦ８：１ (第８ビット)
を夫々割り当てて、発光駆動を行う。
【０００４】
すなわち、各サブフィールド毎に、そのサブフィールドで発光を実行するか否かを画素データに応じて設定し、その組み合わせにより、２５６階調の輝度表現を実現するのである。
例えば、輝度"４０"に対応した８ビットの画素データ("００１０１０００")が供給された場合には、論理レベル"１"のビット桁に対応したサブフィールド、すなわちＳＦ３及びＳＦ５のみで発光を実行する。かかる発光駆動によれば、１フィールドの表示期間内において、"３２＋８＝４０"回分の発光が実施されるので、視覚上、輝度"４０"に対応した表示が為される。
【０００５】
【課題を解決するための手段】
請求項１記載によるディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との交叉部に１つの画素セルを形成するマトリクス表示方式のディスプレイパネルを階調駆動するディスプレイパネルの駆動方法であって、入力映像信号の単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において前記分割表示期間毎に割り当てた発光回数だけ前記画素セルを発光せしめる分割発光駆動を実行し、前記単位表示期間は前記入力映像信号の２フィールド分の表示期間であり、前記入力映像信号の垂直同期周波数に応じて、前記２フィールド分の表示期間の内の一方の１フィールド分の表示期間内においてのみで前記分割発光駆動を実施する回数を変更する。
【０００６】
しかしながら、上述した如きサブフィールド法を用いて階調駆動を行うディスプレイパネルにおいて、１フィールドの表示期間を短くする為には、各サブフィールドで実施すべき発光の回数(発光期間)を夫々減らさなければならないので、所望の表示輝度が得られなくなるという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、サブフィールド法を用いて階調駆動を行うマトリクス表示方式のディスプレイパネルに対しても、表示品質を落とすことなくリフレッシュレートの変更を可能にしたディスプレイパネルネルの駆動方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によるディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との交叉部に１つの画素セルを形成するマトリクス表示方式のディスプレイパネルを階調駆動するディスプレイパネルの駆動方法であって、入力映像信号の単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において前記分割表示期間毎に割り当てた発光回数だけ前記画素セルを発光せしめる分割発光駆動を実行し、前記入力映像信号の垂直同期周波数に応じて前記単位表示期間内において実行する前記分割発光駆動の回数を変更する。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図２は、本発明による駆動方法に基づいてマトリクス表示方式の表示パネルとしてのプラズマディスプレイパネルを駆動する駆動装置を備えたプラズマディスプレイ装置の概略構成を示す図である。
【００１０】
図２に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、Ａ／Ｄ変換器１、駆動制御回路２、同期検出回路３、駆動データ変換回路３０、メモリ４、アドレスドライバ６、第１及び第２サスティンドライバ７及び８からなる駆動部と、から構成されている。
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１１】
同期検出回路３は、入力映像信号中から垂直同期信号を検出した場合に垂直同期検出信号Ｖを駆動制御回路２及び垂直同期周波数測定回路２０に夫々供給し、水平同期信号を検出した場合には水平同期検出信号Ｈを駆動制御回路２に供給する。
垂直同期周波数測定回路２０は、上記垂直同期検出信号Ｖの周波数を測定し、その周波数を示す垂直周波数信号ＶＦを駆動制御回路２及び駆動データ変換回路３０に夫々供給する。
【００１２】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に対応した８ビットの画素データＤに変換して駆動データ変換回路３０に供給する。
図３は、かかる駆動データ変換回路３０の内部構成を示す図である。
図３において、第１データ変換回路３２は、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤを図４に示されるが如き変換特性に基づいて１４×１６／２５５（２２４／２５５）にした８ビット（０〜２２４）の変換画素データＨＤpに変換して、これを多階調化処理回路３３に供給する。具体的には、８ビット（０〜２５５）の画素データＤは、この変換特性に基づく図５及び図６に示される変換テーブルに従って変換される。すなわち、この変換特性は、画素データＤのビット数、後述する多階調化処理による圧縮ビット数、及び表示階調数に応じて設定される。このように、多階調化処理の前段に、第１データ変換回路３２を設けて、表示階調数及び多階調化による圧縮ビット数に合わせた変換を行うことにより、画素データＤを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）とをビット境界で切り分け、この信号に基づいて多階調化処理を行う。上述した如き第１データ変換回路３２によるデータ変化により、後段の多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止するのである。
【００１３】
図７は、多階調化処理回路３３の内部構成を示す図である。
図７に示されるように、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
誤差拡散処理回路３３０におけるデータ分離回路３３１は、第１データ変換回路３２から供給された８ビットの変換画素データＨＤP中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データとしての変換画素データＨＤP中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせた信号を遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記変換画素データＨＤP中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算した際に桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生してこれを加算器３３３に供給する。加算器３３３は、上記変換画素データＨＤP中の上位６ビット分からなる表示データに、上記キャリアウト信号ＣOを加算したものを６ビットの上記誤差拡散処理画素データＥＤとして出力する。つまり、誤差拡散処理画素データＥＤのビット数は、上記変換画素データＨＤPよりも小となるのである。
【００１４】
以下に、上記誤差拡散処理回路３３０の動作について説明する。
例えば、図８に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣOを変換画素データＨＤP中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００１５】
かかる構成により、誤差拡散処理回路３３０では、変換画素データＨＤP中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００１６】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された６ビットの誤差拡散処理画素データＥＤにディザ処理を施すことにより、誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を４ビットに減らした多階調化処理画素データＤSを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００１７】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００１８】
図９は、かかるディザ処理回路３５０の内部構成を示す図である。
図９において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。例えば、図１０に示されるが如き、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる４つの画素各々に対して４つのディザ係数ａ、ｂ、ｃ、ｄを夫々発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１０に示されるように１フィールド毎に変更して行く。
【００１９】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ａ
画素Ｇ(j,k+1) ：ディザ係数ｂ
画素Ｇ(j+1,k) ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｂ
画素Ｇ(j,k+1) ：ディザ係数ａ
画素Ｇ(j+1,k) ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｄ
画素Ｇ(j,k+1) ：ディザ係数ｃ
画素Ｇ(j+1,k) ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｃ
画素Ｇ(j,k+1) ：ディザ係数ｄ
画素Ｇ(j+1,k) ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００２０】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００２１】
例えば、図１０に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００２２】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤSとして図３に示される第２データ変換回路３４に供給する。
第２データ変換回路３４は、かかる多階調化画素データＤSを、垂直周波数信号ＶＦにて示される垂直同期周波数に対応した変換テーブルに従って、駆動画素データＨＤに変換する。
【００２３】
図１１は、かかる第２データ変換回路３４の内部構成の一例を示す図である。図１１におけるデータ変換回路３４１〜３４４各々は、互いに異なる変換テーブルＡ〜Ｄに従って、４ビットの上記多階調化画素データＤSを１４ビットのデータに変換する。
セレクタ３４５は、これらデータ変換回路３４１〜３４４各々によって変換出力されたデータの中から、上記垂直周波数信号ＶＦにて示される垂直同期周波数に応じたものを択一的に選択し、これを駆動画素データＨＤとして出力する。
【００２４】
例えば、垂直周波数信号ＶＦが、
ＶＦ≦60Hz
を示す場合には、セレクタ３４５は、図１２に示されるが如き変換テーブルＡに従ってデータ変換回路３４１が変換出力した変換データを択一的に選択し、これを駆動画素データＨＤとして出力する。
【００２５】
又、垂直周波数信号ＶＦが、
60Hz＜ＶＦ≦65Hz
を示す場合には、セレクタ３４５は、図１３に示されるが如き変換テーブルＢに従ってデータ変換回路３４２が変換出力した変換データを択一的に選択し、これを駆動画素データＨＤとして出力する。
【００２６】
又、垂直周波数信号ＶＦが、
65Hz＜ＶＦ≦75Hz
を示す場合には、セレクタ３４５は、図１４に示されるが如き変換テーブルＣに従ってデータ変換回路３４３が変換出力した変換データを択一的に選択し、これを駆動画素データＨＤとして出力する。
【００２７】
更に、垂直周波数信号ＶＦが、
75Hz＜ＶＦ≦85Hz
を示す場合には、セレクタ３４５は、図１５に示されるが如き変換テーブルＤに従ってデータ変換回路３４４が変換出力した変換データを択一的に選択し、これを駆動画素データＨＤとして出力する。
【００２８】
このように、駆動データ変換回路３０は、先ず、８ビットの画素データＤに対して誤差拡散及びディザ処理の如き多階調化処理を施すことにより、視覚上における輝度の階調数を維持しつつ、そのビット数を４ビットに削減した多階調化画素データＤsを求める。次に、この多階調化画素データＤsを、映像信号の垂直同期周波数に応じた図１２〜図１５に示されるが如き変換テーブルに従って、ＰＤＰ１０を実際に駆動する為の１４ビットの駆動画素データＨＤに変換するのである。
【００２９】
メモリ４は、駆動制御回路２から供給された書込信号に従って上記駆動画素データＨＤを順次書き込む。かかる書込動作により、例えば奇数フィールドに対応した１画面（ｎ行、ｍ列）分の駆動画素データＨＤ11-nmの書き込みが終了すると、メモリ４は、駆動制御回路２から供給された読出信号に従って、この奇数フィールドに対応した１画面分の駆動画素データＨＤ11-nmを各ビット桁毎 すなわち、
ＤＢ１11-nm：駆動画素データＨＤ11-nmの第１ビット目
ＤＢ２11-nm：駆動画素データＨＤ11-nmの第２ビット目
ＤＢ３11-nm：駆動画素データＨＤ11-nmの第３ビット目
ＤＢ４11-nm：駆動画素データＨＤ11-nmの第４ビット目
ＤＢ５11-nm：駆動画素データＨＤ11-nmの第５ビット目
ＤＢ６11-nm：駆動画素データＨＤ11-nmの第６ビット目
ＤＢ７11-nm：駆動画素データＨＤ11-nmの第７ビット目
ＤＢ８11-nm：駆動画素データＨＤ11-nmの第８ビット目
ＤＢ９11-nm：駆動画素データＨＤ11-nmの第９ビット目
ＤＢ1011-nm：駆動画素データＨＤ11-nmの第10ビット目
ＤＢ1111-nm：駆動画素データＨＤ11-nmの第11ビット目
ＤＢ1211-nm：駆動画素データＨＤ11-nmの第12ビット目
ＤＢ1311-nm：駆動画素データＨＤ11-nmの第13ビット目
ＤＢ1411-nm：駆動画素データＨＤ11-nmの第14ビット目
の如く分割し、これらＤＢ１11-nm、ＤＢ２11-nm、・・・・、ＤＢ1411-nm各々を１行分毎に順次読み出してアドレスドライバ６に供給する。
【００３０】
次に、メモリ４は、駆動制御回路２から供給された読出信号に従って、この奇数フィールドに対応した１画面分の駆動画素データＨＤ11-nmを再び読み出して、これをアドレスドライバ６に供給する。この際、かかる第２回目の読み出しは、垂直周波数信号ＶＦに応じた形態をとる。
すなわち、垂直周波数信号ＶＦが、
ＶＦ≦60Hz
を示す場合には、メモリ４は、上述した第１回目の読み出しと同様に、ＤＢ１11-nm〜ＤＢ1411-nm各々を１行分毎に順次読み出してアドレスドライバ６に供給する。
【００３１】
ところが、垂直周波数信号ＶＦが、
60Hz＜ＶＦ≦65Hz
を示す場合には、メモリ４は、上記ＤＢ１11-nm〜ＤＢ1411-nmの内からＤＢ１11-nmを除く、ＤＢ２11-nm〜ＤＢ1411-nm各々を１行分毎に順次読み出してアドレスドライバ６に供給する。
【００３２】
又、垂直周波数信号ＶＦが、
65Hz＜ＶＦ≦75Hz
を示す場合には、メモリ４は、上記ＤＢ１11-nm〜ＤＢ1411-nmの内からＤＢ１11-nm及びＤＢ２11-nmを除く、ＤＢ３11-nm〜ＤＢ1411-nm各々を１行分毎に順次読み出してアドレスドライバ６に供給する。
【００３３】
更に、垂直周波数信号ＶＦが、
75Hz＜ＶＦ≦85Hz
を示す場合には、メモリ４は、上記ＤＢ１11-nm〜ＤＢ1411-nmの内からＤＢ１11-nm〜ＤＢ３11-nmを除く、ＤＢ４11-nm〜ＤＢ1411-nm各々を１行分毎に順次読み出してアドレスドライバ６に供給する。
【００３４】
すなわち、メモリ４は、駆動データ変換回路３０から順次供給される駆動画素データＨＤの内から、奇数フィールド(又は、偶数フィールド)に対応したものだけを順次書き込んで行き、これを上述した如き形態にて２回づつ読み出す。かかる２回分の読み出しにより、後述するが如き２フィールド分の表示駆動が実施される。
【００３５】
駆動制御回路２は、同期検出回路３から供給された水平同期検出信号Ｈ及び垂直同期検出信号Ｖに同期して、上記Ａ／Ｄ変換器１に対するクロック信号を発生する。又、駆動制御回路２は、垂直周波数信号ＶＦに応じて上記垂直同期検出信号Ｖに同期した書込信号及び読出信号を発生してこれをメモリ４に供給する。更に、駆動制御回路２は、かかる垂直周波数信号ＶＦに応じた発光駆動フォーマットに従ってＰＤＰ１０を駆動制御すべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００３６】
図１６は、本発明の駆動方法に基づく発光駆動フォーマットの一例を示す図である。
尚、図１６(ａ)は、垂直周波数信号ＶＦが、
ＶＦ≦60Hz
を示す場合、
図１６(ｂ)は、垂直周波数信号ＶＦが、
60Hz＜ＶＦ≦65Hz
を示す場合、
図１６(ｃ)は、垂直周波数信号ＶＦが、
65Hz＜ＶＦ≦75Hz
を示す場合、
図１６(ｄ)は、垂直周波数信号ＶＦが、
75Hz＜ＶＦ≦85Hz
を示す場合各々での発光駆動フォーマットを示す図である。
【００３７】
本実施例においては、これら図１６(ａ)〜(ｄ)に示されるように、２フィールドの表示期間を単位表示期間と捉え、これを繰り返し実行する。この際、かかる単位表示期間は、前半の第１駆動期間と、後半の第２駆動期間とに分かれており、第１駆動期間での動作は、図１６(ａ)〜図１６(ｄ)のいずれも同一である。
第１駆動期間は、１４個のサブフィールドＳＦ１〜ＳＦ１４に分割されており、各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って"発光セル"及び非発光セル"の設定を行う画素データ書込行程Ｗｃと、上記"発光セル"のみを図中に示される回数(期間)分だけ放電発光せしめてその発光状態を維持させる発光維持行程Ｉcとを実施する。更に、かかる第１駆動期間中では、先頭のサブフィールドのみで、ＰＤＰ１０の全放電セル内の壁電荷量を初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドのみで、全放電セル内の壁電荷を一斉に消去する消去行程Ｅを実行する。すなわち、サブフィールドＳＦ１〜ＳＦ１４の如き１４個に分割された分割発光駆動にて、第１駆動期間内での発光駆動を行うのである。
【００３８】
これら一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、消去行程Ｅ各々での上記動作を実現すべく、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々は、ＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対して各種駆動パルスを印加する。
図１７は、図１６に示される第１駆動期間内での各駆動パルスの印加タイミングを示す図である。
【００３９】
先ず、サブフィールドＳＦ１の一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、負極性のリセットパルスＲＰx及び正極性のリセットパルスＲＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加により、ＰＤＰ１０中の全ての放電セルがリセット放電され、各放電セル内には一様に所定の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは、一旦、"発光セル"に初期設定される。
【００４０】
次に、サブフィールドＳＦ１の画素データ書込行程Ｗｃにおいて、アドレスドライバ６は、上述した如くメモリ４から供給されたＤＢ１11-nm各々の論理レベルに応じた電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ1-mに印加して行く。すなわち、先ず、上記ＤＢ１11-nmの内の第１行目に対応した分、つまりＤＢ１11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１1を生成して、列電極Ｄ1-mに同時印加する。次に、ＤＢ１11-nmの第２行目に対応したＤＢ１21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１2を生成して列電極Ｄ1-mに同時印加する。以下、同様にして、１行分毎の画素データパルス群ＤＰ１3〜ＤＰ１nを順次列電極Ｄ1-mに印加して行く。
【００４１】
次に、サブフィールドＳＦ２の画素データ書込行程Ｗｃでは、アドレスドライバ６は、上述した如くメモリ４から供給されたＤＢ２11-nm各々から、その論理レベルに対応した電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ1-mに印加して行く。すなわち、先ず、上記ＤＢ２11-nmの内から第１行目に対応した分、つまりＤＢ２11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２1を生成して列電極Ｄ1-mに同時印加する。次に、ＤＢ２11-nmの第２行目に対応したＤＢ２21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２2を生成して列電極Ｄ1-mに同時印加する。以下、同様にして、１行分毎の画素データパルス群ＤＰ２3〜ＤＰ２nを順次列電極Ｄ1-mに印加して行く。アドレスドライバ６は、サブフィールドＳＦ３〜ＳＦ１４各々での画素データ書込行程Ｗｃにおいても上述した方法と同様に、ＤＢ３11-nm〜ＤＢ1411-nm各々に基づく画素データパルス群ＤＰ３1-n〜ＤＰ１４1-nを生成し、これらを１行分毎に順次列電極Ｄ1-mに印加して行く。尚、アドレスドライバ６は、ＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成するものとする。
【００４２】
ここで、第２サスティンドライバ８は、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図１７に示されるが如き負極性の走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が維持される。
【００４３】
すなわち、各サブフィールド毎の画素データ書込行程Ｗｃにより、その直後の発光維持行程ｃＩにおいて維持放電が生起される"発光セル"と、維持放電が生起されずに非発光のままの"非発光セル"とが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
【００４４】
又、各サブフィールドＳＦ１〜ＳＦ１４各々で実行される発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図１７に示されるように交互に正極性の維持パルスＩＰX及びＩＰYを印加する。ここで、各サブフィールドの発光維持行程Ｉｃにおいて印加される維持パルスＩＰの回数は、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
である。
【００４５】
上述した如き維持パルスＩＰの印加により、上記画素データ書込行程Ｗｃにて壁電荷が残留したままとなっている放電セル、すなわち"発光セル"は、維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数(期間)分だけその放電発光状態を維持する。この際、各サブフィールドＳＦ１〜ＳＦ１４で実行すべき維持放電の回数の比を上述した如き非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2）にすることにより、入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
【００４６】
又、図１７に示されるが如き第１駆動期間の最後尾のサブフィールドでの消去行程Ｅにおいて、アドレスドライバ６は、消去パルスＡＰを発生してこれを列電極Ｄ1-mの各々に印加する。第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが"非発光セル"になるのである。
【００４７】
上述した駆動により、上記駆動画素データＨＤにおける各ビット(第１ビット〜第１４ビット)の論理レベルに応じて選択的に、そのビット桁に対応したサブフィールドの画素データ書込行程Ｗｃにおいて選択消去放電が実施される。この際、かかる選択消去放電により、上記一斉リセット行程Ｒｃにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、選択消去放電が実施されなかった放電セルは、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態を維持する。各発光維持行程Ｉcでは、この"発光セル"のみを、そのサブフィールドに対応した回数(期間)分だけ繰り返し発光させるのである。
【００４８】
一方、第２駆動期間においては、基本的には上記第１駆動期間と同様な動作を躊躇しているものの、垂直周波数信号ＶＦに応じて、実行すべきサブフィールドの数を減らすようにしている。
すなわち、図１６(ｂ)の第２駆動期間に示されるように、垂直周波数信号ＶＦが、
60Hz＜ＶＦ≦65Hz
である場合にはサブフィールドＳＦ１を省き、このＳＦ１の発光維持行程Ｉcにおいて本来実行すべき維持放電の回数分を、サブフィールドＳＦ２の発光維持行程Ｉcに加算している。よって、図１６(ｂ)の第２駆動期間におけるサブフィールドＳＦ２の発光維持行程Ｉcにおいて実施する維持放電の回数は、"４"となる。
【００４９】
又、図１６(ｃ)の第２駆動期間に示されるように、垂直周波数信号ＶＦが、
65Hz＜ＶＦ≦75Hz
である場合にはサブフィールドＳＦ１及びＳＦ２を省き、このＳＦ１及びＳＦ２の発光維持行程Ｉcにて実行すべき維持放電の回数分を、サブフィールドＳＦ３の発光維持行程Ｉcに加算している。よって、図１６(ｃ)の第２駆動期間におけるサブフィールドＳＦ３の発光維持行程Ｉcにおいて実施する維持放電の回数は、"９"となる。
【００５０】
又、図１６(ｄ)の第２駆動期間に示されるように、垂直周波数信号ＶＦが、
75Hz＜ＶＦ≦85Hz
である場合にはサブフィールドＳＦ１〜ＳＦ３を省き、このＳＦ１〜ＳＦ３の発光維持行程Ｉcにて実行すべき維持放電の回数分を、サブフィールドＳＦ４の発光維持行程Ｉcに加算している。よって、図１６(ｄ)の第２駆動期間におけるサブフィールドＳＦ４の発光維持行程Ｉcにおいて実施する維持放電の回数は、"１７"となる。
【００５１】
尚、図１６(ａ)に示されるが如き垂直周波数信号ＶＦが、
ＶＦ≦60Hz
である場合の第２駆動期間では、上記第１駆動期間と同様にサブフィールドＳＦ１〜ＳＦ１４を全て実行する。
このように、垂直周波数信号ＶＦが高くなるにつれて、第２駆動期間において実行すべきサブフィールドの数を減らすのである。これにより、図１６(ｂ)〜図１６(ｄ)に示されるように、入力された映像信号の垂直同期周波数が高くなるにつれ、１フィールド表示期間あたりの駆動時間が短くなるので、入力映像信号の垂直周波数に応じたリフレッシュレートで画像表示を行うことが可能になるのである。
【００５２】
ここで、図１６(ａ)〜(ｄ)に示される発光駆動フォーマットに基づく駆動を行う際に用いる駆動画素データＨＤは、図１２〜図１５に示されるが如き１５パターンである。よって、これら図１６(ａ)〜(ｄ)に示される発光駆動フォーマットに基づいて実際に実施される発光駆動パターンは、図１８〜図２１に示されるようになる。
【００５３】
尚、図１８は、垂直周波数信号ＶＦが、
ＶＦ≦60Hz
を示す場合、
図１９は、垂直周波数信号ＶＦが、
60Hz＜ＶＦ≦65Hz
を示す場合、
図２０は、垂直周波数信号ＶＦが、
65Hz＜ＶＦ≦75Hz
を示す場合、
図２１は、垂直周波数信号ＶＦが、
75Hz＜ＶＦ≦85Hz
を示す場合各々での２フィールド表示期間中における発光駆動パターンを示している。
【００５４】
これら図１８〜図２１中に示される黒丸は、そのサブフィールドでの画素データ書込行程Ｗｃにおいて選択消去放電を実施することを示す。すなわち、第１及び第２駆動期間各々の先頭で実行する一斉リセット行程ＲｃによってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での発光維持行程Ｉｃにおいて、発光を伴う維持放電が生起されるのである(白丸にて示す)。このように、各放電セルは、第１及び第２駆動期間各々内において上記選択消去放電が為されるまでの間、"発光セル"となり、その間に存在するサブフィールド各々での発光維持行程Ｉｃにおいて、各サブフィールドに対応した回数の分だけ発光を繰り返すのである。
【００５５】
かかる図１８〜図２１に示されるが如き発光駆動パターンによれば、発光輝度比が約、
｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝
となる１５段階の階調駆動が実施される。
ところが、上記Ａ／Ｄ変換器１から供給される画素データＤは、８ビット、すなわち、２５６段階の中間調を表現しているものである。そこで、上記１５段階の階調駆動によっても２５６段階に近い中間調表示を実現させるべく、図３に示される多階調化処理回路３３によって誤差拡散及びディザの如き多階調化処理を行っているのである。
【００５６】
以上、詳述した如く、本発明においては、入力された映像信号の垂直同期周波数が高くなるほど、第２駆動期間において実行すべきサブフィールドの数を減らして、１フィールド表示期間あたりの駆動時間を短縮することにより、入力映像信号の垂直周波数に応じたリフレッシュレートでの画像表示を可能にしている。尚、上記実施例においては、画素データの書込方法として、各駆動期間の先頭において予め各放電セルに壁電荷を形成させて全放電セルを"発光セル"に設定しておき、画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合について述べた。
【００５７】
しかしながら、本発明は、画素データの書込方法として、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
図２２は、この選択書込アドレス法を採用した場合における発光駆動フォーマットを示す図である。
【００５８】
図２２(ａ)〜(ｄ)に示されるように、選択書込アドレス法を採用した場合にも上記選択消去アドレス法を採用した場合と同様に、２フィールドの表示期間を１周期と捉え、これを繰り返し実行する。この際、かかる１周期は、前半の第１駆動期間と、後半の第２駆動期間とに分かれており、第１駆動期間での動作は、図２２(ａ)〜図２２(ｄ)のいずれも同一である。
【００５９】
第１駆動期間は、１４個のサブフィールドＳＦ１４〜ＳＦ１に分割されており、各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って"発光セル"及び非発光セル"の設定を行う画素データ書込行程Ｗｃと、上記"発光セル"のみを図中に示される回数(期間)分だけ放電発光せしめてその発光状態を維持させる発光維持行程Ｉｃとを実施する。更に、かかる第１駆動期間中では、先頭のサブフィールドのみで、ＰＤＰ１０の全放電セル内の壁電荷量を初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドのみで、全放電セル内の壁電荷を一斉に消去する消去行程Ｅを実行する。
【００６０】
これら一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、消去行程Ｅ各々での上記動作を実現すべく、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々は、ＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対して各種駆動パルスを印加する。
図２３は、図２２に示される第１駆動期間内での各駆動パルスの印加タイミングを示す図である。
【００６１】
図２３に示されるように、上記選択書込アドレス法を採用した場合には、先ず、先頭のサブフィールドＳＦ１４での一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲＰYを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる（Ｒ1）。その直後に、第１サスティンドライバ７は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる消去放電を生起せしめる（Ｒ2）。すなわち、図２３に示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電セルは、非発光セルの状態に初期化されるのである。
【００６２】
各画素データ書込行程Ｗｃでは、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込放電により、上記一斉リセット行程Ｒｃにて非発光セルの状態に初期化された放電セルは、"発光セル"に推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"非発光セル"の状態を維持する。
【００６３】
すなわち、画素データ書込行程Ｗｃの実行により、後述する発光維持行程において発光状態が維持される"発光セル"と、消灯状態のままの"非発光セル"とが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
又、各発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図２３に示されるように交互に正極性の維持パルスＩＰX及びＩＰYを印加する。ここで、各サブフィールドの発光維持行程Ｉｃにおいて印加される維持パルスＩＰの回数は、
ＳＦ14：３９
ＳＦ13：３５
ＳＦ12：３２
ＳＦ11：２８
ＳＦ10：２５
ＳＦ９：２２
ＳＦ８：１９
ＳＦ７：１６
ＳＦ６：１３
ＳＦ５：１０
ＳＦ４：８
ＳＦ３：５
ＳＦ２：３
ＳＦ１：１
である。
【００６４】
上述した如き維持パルスＩＰの印加により、上記画素データ書込行程Ｗｃにて壁電荷が残留したままとなっている放電セル、すなわち"発光セル"は、維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数(期間)分だけその放電発光状態を維持する。この際、各サブフィールドＳＦ１４〜ＳＦ１で実行すべき維持放電の回数の比を上述した如き非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2）にすることにより、入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
【００６５】
又、図２２に示される第１駆動期間の最後尾のサブフィールドＳＦ１での消去行程Ｅにおいて、第２サスティンドライバ８は、消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。かかる消去パルスＥＰの印加に応じて、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが"非発光セル"になるのである。
【００６６】
一方、図２２に示される第２駆動期間においては、基本的には上記第１駆動期間と同様な動作を躊躇しているものの、垂直周波数信号ＶＦに応じて、実行すべきサブフィールドの数を減らすようにしている。
すなわち、図２２(ｂ)の第２駆動期間に示されるように、垂直周波数信号ＶＦが、
60Hz＜ＶＦ≦65Hz
である場合にはサブフィールドＳＦ１を省き、このＳＦ１の発光維持行程Ｉcにおいて本来実行すべき維持放電の回数分を、サブフィールドＳＦ２の発光維持行程Ｉcに加算している。よって、図２２(ｂ)の第２駆動期間におけるサブフィールドＳＦ２の発光維持行程Ｉcにおいて実施する維持放電の回数は、"４"となる。
【００６７】
又、図２２(ｃ)の第２駆動期間に示されるように、垂直周波数信号ＶＦが、
65Hz＜ＶＦ≦75Hz
である場合にはサブフィールドＳＦ１及びＳＦ２を省き、このＳＦ１及びＳＦ２の発光維持行程Ｉcにて実行すべき維持放電の回数分を、サブフィールドＳＦ３の発光維持行程Ｉcに加算している。よって、図２２(ｃ)の第２駆動期間におけるサブフィールドＳＦ３の発光維持行程Ｉcにおいて実施する維持放電の回数は、"９"となる。
【００６８】
又、図２２(ｄ)の第２駆動期間に示されるように、垂直周波数信号ＶＦが、
75Hz＜ＶＦ≦85Hz
である場合にはサブフィールドＳＦ１〜ＳＦ３を省き、このＳＦ１〜ＳＦ３の発光維持行程Ｉcにて実行すべき維持放電の回数分を、サブフィールドＳＦ４の発光維持行程Ｉcに加算している。よって、図２２(ｄ)の第２駆動期間におけるサブフィールドＳＦ４の発光維持行程Ｉcにおいて実施する維持放電の回数は、"１７"となる。
【００６９】
尚、図２２(ａ)に示されるが如き垂直周波数信号ＶＦが、
ＶＦ≦60Hz
である場合の第２駆動期間では、上記第１駆動期間と同様にサブフィールドＳＦ１〜ＳＦ１４を全て実行する。
図２４〜図２７は、選択書込アドレス法を採用した場合に第２データ変換回路３４において用いられる変換テーブルと、この変換テーブルに従って変換出力された駆動画素データＨＤに応じて実施される２フィールド表示期間内での発光駆動の全パターンを示す図である。尚、このような選択書込アドレス法を採用した場合には、図２６〜図２９に示されるように、垂直周波数信号ＶＦに拘わらず、第２データ変換回路３４において用いられる変換テーブルは１つである。
【００７０】
ここで、図２４は、垂直周波数信号ＶＦが、
ＶＦ≦60Hz
を示す場合、
図２５は、垂直周波数信号ＶＦが、
60Hz＜ＶＦ≦65Hz
を示す場合、
図２６は、垂直周波数信号ＶＦが、
65Hz＜ＶＦ≦75Hz
を示す場合、
図２７は、垂直周波数信号ＶＦが、
75Hz＜ＶＦ≦85Hz
を示す場合各々での発光駆動パターンを示している。
【００７１】
この際、これら図２４〜図２７中に示される黒丸は、そのサブフィールドでの画素データ書込行程Ｗｃにおいて上述した如き選択書込放電が生起されることを示す。すなわち、駆動画素データＨＤにおける論理レベル"１"のビット桁に対応したサブフィールドＳＦにおいてのみで選択書込放電が生起される。この選択書込放電が実施されたサブフィールド及びそれ以降に存在するサブフィールド(白丸にて示す)各々での発光維持行程Ｉcにおいて、発光を伴う維持放電が生起され、その発光状態が維持される。
【００７２】
以上の如く、画素データの書き込み方法として選択書込アドレス法を採用した場合にも、垂直周波数信号ＶＦに応じて第２駆動期間で実行すべきサブフィールドの数を減らすことにより、入力された映像信号に対応したリフレッシュレートにて画像表示が為されるようになる。
又、図１８〜図２１、並びに図２４〜図２７に示される発光駆動パターンでは、第１及び第２駆動期間各々内において最高でも１回だけ選択消去(書込)放電を実行(黒丸にて示す)するようにしている。
【００７３】
しかしながら、画素データの書込を確実にせんとして、図２８〜図３１並びに図３２〜図３５に示されるが如く第１及び第２駆動期間各々内において、選択消去(書込)放電を連続して２回実行するようにしても良い。尚、図２８〜図３１は、画素データの書き込み方法として選択消去アドレス法を採用した場合に第２データ変換回路３４において用いられる変換テーブルと、この変換テーブルに従って変換出力された駆動画素データＨＤに応じて実施される２フィールド表示期間内での発光駆動の全パターンを示す図である。一方、図３２〜図３５は、画素データの書き込み方法として選択書込アドレス法を採用した場合に第２データ変換回路３４において用いられる変換テーブルと、この変換テーブルに従って変換出力された駆動画素データＨＤに応じて実施される２フィールド表示期間内での発光駆動の全パターンを示す図である。
【００７４】
この際、図２８及び図３２は、垂直周波数信号ＶＦが、
ＶＦ≦60Hz
を示す場合、
図２９及び図３３は、垂直周波数信号ＶＦが、
60Hz＜ＶＦ≦65Hz
を示す場合、
図３０及び図３４は、垂直周波数信号ＶＦが、
65Hz＜ＶＦ≦75Hz
を示す場合、
図３１及び図３５は、垂直周波数信号ＶＦが、
75Hz＜ＶＦ≦85Hz
を示す場合各々における発光駆動パターンを示している。
【００７５】
又、図１６及び図２２に示される発光駆動フォーマットでは、第１及び第２駆動期間各々内においてリセット行程Ｒcを１回だけ実行することにより１５階調の中間調駆動を行うものであるが、かかる一斉リセット行程Ｒｃを各駆動期間内において２回実行してその階調駆動数を増やすことも可能である。
図３６及び図３７は、かかる点に鑑みて為された発光駆動フォーマットの他の一例を示す図である。尚、図３６は、画素データの書き込み方法として選択消去アドレス法を採用した場合、図３７は、画素データの書き込み方法として選択消去アドレス法を採用した場合における発光駆動フォーマットを夫々示すものである。
【００７６】
これら図３６及び図３７に示される発光駆動フォーマットにおいても、図１６及び図２２に示されるものと同様に、２フィールドの表示期間を１周期と捉え、これを前半の第１駆動期間と、後半の第２駆動期間とに分けている。
第１駆動期間は、１４個のサブフィールドＳＦ１〜ＳＦ１４に分割されており、各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って"発光セル"及び"非発光セル"の設定を行う画素データ書込行程Ｗｃと、上記"発光セル"のみを図中に示される回数(期間)分だけ維持放電せしめてその発光状態を維持させる発光維持行程Ｉcとを実施する。
【００７７】
この際、各発光維持行程Ｉｃでの発光回数は、サブフィールドＳＦ１での発光回数を"１"とした場合、
ＳＦ１：１
ＳＦ２：１
ＳＦ３：１
ＳＦ４：３
ＳＦ５：３
ＳＦ６：８
ＳＦ７：１３
ＳＦ８：１５
ＳＦ９：２０
ＳＦ10：２５
ＳＦ11：３１
ＳＦ12：３７
ＳＦ13：４８
ＳＦ14：５０
である。
【００７８】
更に、これら各サブフィールドの内、先頭のサブフィールドと、中間のサブフィールドとで一斉リセット行程Ｒｃを実行する。
つまり、図３６に示されるが如き、選択消去アドレス法を採用した際の第１及び第２駆動期間各々では、サブフィールドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃを実行し、図３７に示されるが如き選択書込アドレス法を採用した際の駆動では、サブフィールドＳＦ１４とＳＦ６とで一斉リセット行程Ｒｃを実行するのである。又、これら図３６及び図３７に示されるように、各駆動期間の最後尾のサブフィールド、及び一斉リセット行程Ｒｃを実行する直前のサブフィールドにおいて、全ての放電セル内に残存している壁電荷を消滅せしめる消去行程Ｅを実行する。
【００７９】
一方、これら図３６及び図３７に示される発光駆動フォーマットに示される第２駆動期間では、図１６及び図２２に示されるものと同様に、垂直周波数信号ＶＦに応じて、実行すべきサブフィールドの数を減らしている。
例えば、図３６(ｂ)の第２駆動期間に示されるように、垂直周波数信号ＶＦが、
60Hz＜ＶＦ≦65Hz
である場合にはサブフィールドＳＦ１を省き、このＳＦ１の発光維持行程Ｉcにおいて本来実行すべき維持放電の回数分を、サブフィールドＳＦ２の発光維持行程Ｉcに加算している。よって、図３６(ｂ)の第２駆動期間におけるサブフィールドＳＦ２の発光維持行程Ｉcにおいて実施する維持放電の回数は、"２"となる。
【００８０】
又、図３６(ｃ)の第２駆動期間に示されるように、垂直周波数信号ＶＦが、
65Hz＜ＶＦ≦75Hz
である場合にはサブフィールドＳＦ１及びＳＦ２を省き、このＳＦ１及びＳＦ２の発光維持行程Ｉcにて実行すべき維持放電の回数分を、サブフィールドＳＦ３の発光維持行程Ｉcに加算している。よって、図３６(ｃ)の第２駆動期間におけるサブフィールドＳＦ３の発光維持行程Ｉcにおいて実施する維持放電の回数は、"３"となる。
【００８１】
又、図３６(ｄ)の第２駆動期間に示されるように、垂直周波数信号ＶＦが、
75Hz＜ＶＦ≦85Hz
である場合にはサブフィールドＳＦ１〜ＳＦ３を省き、このＳＦ１〜ＳＦ３の発光維持行程Ｉcにて実行すべき維持放電の回数分を、サブフィールドＳＦ４の発光維持行程Ｉcに加算している。よって、図３６(ｄ)の第２駆動期間におけるサブフィールドＳＦ４の発光維持行程Ｉcにおいて実施する維持放電の回数は、"６"となる。
【００８２】
尚、図３６(ａ)に示されるが如き垂直周波数信号ＶＦが、
ＶＦ≦60Hz
である場合の第２駆動期間では、上記第１駆動期間と同様にサブフィールドＳＦ１〜ＳＦ１４を全て実行する。
図３８は、これら図３６及び図３７に示される発光駆動フォーマットに基づいた発光駆動を行う際に、図３に示される第１データ変換回路３２において用いられる変換特性を示す図であり、図３９及び図４０は、かかる変換特性に基づく変換テーブルを示す図である。
【００８３】
すなわち、図３６及び図３７に示されるが如き発光駆動フォーマットに基づく発光駆動を行う場合、第１データ変換回路３２は、図３９及び図４０に示される変換テーブルに従って２５６階調（８ピット）の入力画素データＤを２２×１６／２５５（３５２／２５５）にした９ビット（０〜３５２）の変換画素データＨＤpに変換して多階調化処理回路３３に供給する。多階調化処理回路３３は、かかる変換画素データＨＤpに対して、前述した如き誤差拡散及びディザ処理を施すことにより４ビット分の圧縮処理を行い、５ビット（０〜２２）の多階調化画素データＤｓを求め、これを第２データ変換回路３４に供給する。
【００８４】
図４１〜図４４は、図３６に示されるが如き発光駆動フォーマット(選択消去アドレス法による)に基づく発光駆動を行う際に、上記第２データ変換回路３４において用いられる変換テーブルと、この変換テーブルに基づいて変換出力された駆動画素データＨＤに応じて実施される２フィールド表示期間内での発光駆動の全パターンを示す図である。
【００８５】
又、図４５〜図４８は、図３７に示されるが如き発光駆動フォーマット(選択書込アドレス法による)に基づく発光駆動を行う際に、上記第２データ変換回路３４において用いられる変換テーブルと、この変換テーブルに基づいて変換出力された駆動画素データＨＤに応じて実施される２フィールド表示期間内での発光駆動の全パターンを示す図である。
【００８６】
この際、図４１及び図４５は、垂直周波数信号ＶＦが、
ＶＦ≦60Hz
を示す場合、
図４２及び図４６は、垂直周波数信号ＶＦが、
60Hz＜ＶＦ≦65Hz
を示す場合、
図４３及び図４７は、垂直周波数信号ＶＦが、
65Hz＜ＶＦ≦75Hz
を示す場合、
図４４及び図４８は、垂直周波数信号ＶＦが、
75Hz＜ＶＦ≦85Hz
を示す場合各々における発光駆動パターンを示している。
【００８７】
【発明の効果】
以上詳述した如く、本発明においては、入力映像信号の垂直同期周波数に応じて単位表示期間内(２フィールド)の一方の１フィールド分の表示期間内においてのみで分割発光駆動(サブフィールド)を実行する回数を変更するようにしている。
これにより、入力映像信号の垂直同期周波数に応じたリフレッシュレートにて画像表示が為されるようになる。
【図面の簡単な説明】
【図１】２５６階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】駆動データ変換回路３０の内部構成を示す図である。
【図４】第１データ変換回路３２における変換特性を示す図である。
【図５】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図６】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図７】多階調化処理回路３３の内部構成を示す図である。
【図８】誤差拡散処理回路３３０の動作を説明する為の図である。
【図９】ディザ処理回路３５０の内部構成を示す図である。
【図１０】ディザ処理回路３５０の動作を説明する為の図である。
【図１１】第２データ変換回路３４の内部構成を示す図である
【図１２】変換テーブルＡを示す図である。
【図１３】変換テーブルＢを示す図である。
【図１４】変換テーブルＣを示す図である。
【図１５】変換テーブルＤを示す図である。
【図１６】本発明の駆動方法に基づく２フィールド表示期間での発光駆動フォーマットを示す図である。
【図１７】第１駆動期間中における各種駆動パルスの印加タイミングを示す図である。
【図１８】映像信号の垂直同期周波数が６０Ｈｚ以下である場合における２フィールド表示期間中の発光駆動パターンを示す図である。
【図１９】映像信号の垂直同期周波数が６０Ｈｚ〜６５Ｈｚである場合における２フィールド表示期間中の発光駆動パターンを示す図である。
【図２０】映像信号の垂直同期周波数が６５Ｈｚ〜７５Ｈｚである場合における２フィールド表示期間中の発光駆動パターンを示す図である。
【図２１】映像信号の垂直同期周波数が７５Ｈｚ〜８５Ｈｚである場合における２フィールド表示期間中の発光駆動パターンを示す図である。
【図２２】選択書込アドレス法を採用した場合に用いられる２フィールド表示期間での発光駆動フォーマットを示す図である。
【図２３】選択書込アドレス法を採用した際に第１駆動期間中に印加される各種駆動パルスの印加タイミングを示す図である。
【図２４】選択書込アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６０Ｈｚ以下である場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図２５】選択書込アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６０Ｈｚ〜６５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図２６】選択書込アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６５Ｈｚ〜７５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図２７】選択書込アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が７５Ｈｚ〜８５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図２８】選択消去アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６０Ｈｚ以下である場合に実施される２フィールド表示期間中の発光駆動の全パターンと、の他の一例を示す図である。
【図２９】選択消去アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６０Ｈｚ〜６５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、の他の一例を示す図である。
【図３０】選択消去アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６５Ｈｚ〜７５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、の他の一例を示す図である。
【図３１】選択消去アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が７５Ｈｚ〜８５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、の他の一例を示す図である。
【図３２】選択書込アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６０Ｈｚ以下である場合に実施される２フィールド表示期間中の発光駆動の全パターンと、の他の一例を示す図である。
【図３３】選択書込アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６０Ｈｚ〜６５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、の他の一例を示す図である。
【図３４】選択書込アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６５Ｈｚ〜７５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、の他の一例を示す図である。
【図３５】選択書込アドレス法を採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が７５Ｈｚ〜８５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、の他の一例を示す図である。
【図３６】選択消去アドレス法を採用した場合に用いられる２フィールド表示期間での発光駆動フォーマットの他の一例を示す図である。
【図３７】選択書込アドレス法を採用した場合に用いられる２フィールド表示期間での発光駆動フォーマットの他の一例を示す図である。
【図３８】図３７及び図３８に示される発光駆動フォーマットを採用した場合における第１データ変換回路３２の変換特性を示す図である。
【図３９】図３８に示される変換特性に基づく変換テーブルを示す図である。
【図４０】図３８に示される変換特性に基づく変換テーブルを示す図である。
【図４１】図３６に示される発光駆動フォーマットを採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６０Ｈｚ以下である場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図４２】図３６に示される発光駆動フォーマットを採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６０Ｈｚ〜６５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図４３】図３６に示される発光駆動フォーマットを採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６５Ｈｚ〜７５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図４４】図３６に示される発光駆動フォーマットを採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が７５Ｈｚ〜８５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図４５】図３７に示される発光駆動フォーマットを採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６０Ｈｚ以下である場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図４６】図３７に示される発光駆動フォーマットを採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６０Ｈｚ〜６５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図４７】図３７に示される発光駆動フォーマットを採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が６５Ｈｚ〜７５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【図４８】図３７に示される発光駆動フォーマットを採用した場合における第２データ変換回路３４の変換テーブルと、映像信号の垂直同期周波数が７５Ｈｚ〜８５Ｈｚである場合に実施される２フィールド表示期間中の発光駆動の全パターンと、を示す図である。
【符号の説明】
２ 駆動制御回路
３ 同期検出回路
４ メモリ
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
１０ ＰＤＰ（プラズマディスプレイパネル）
２０ 垂直同期周波数測定回路
３０ 駆動データ変換回路

Claims (14)

  1. 走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との交叉部に１つの画素セルを形成するマトリクス表示方式のディスプレイパネルを階調駆動するディスプレイパネルの駆動方法であって、
    入力映像信号の単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において前記分割表示期間毎に割り当てた発光回数だけ前記画素セルを発光せしめる分割発光駆動を実行し、
    前記単位表示期間は前記入力映像信号の２フィールド分の表示期間であり、
    前記入力映像信号の垂直同期周波数に応じて、前記２フィールド分の表示期間の内の一方の１フィールド分の表示期間内においてのみで前記分割発光駆動を実施する回数を変更することを特徴とするディスプレイパネルの駆動方法。
  2. 前記一方の１ィールド分の表示期間は、前記単位表示期間を構成する前記２フィールド分の表示期間の内の時間的に後方のフィールドであることを特徴とする請求項１記載のディスプレイパネルの駆動方法。
  3. 前記単位表示期間内には、夫々が連続する前記分割表示期間の複数からなる分割表示期間群が複数含まれており、
    前記分割表示期間群内における前記分割表示期間の各々で実行する前記分割発光駆動の内の先頭に実行する分割発光駆動においてのみで前記画素セルの全てを一斉に発光セル又は非発光セルのいずれか一方の状態に初期化する初期化行程を実行し、
    前記分割表示期間群内における前記分割表示期間の各々で実行する前記分割発光駆動各々の内のいずれか１において前記入力映像信号に応じて前記画素セルを発光セル又は非発光セルのいずれか一方に設定する書込行程を実行し、
    前記分割表示期間群内における前記分割表示期間の各々で実行する前記分割発光駆動の各々において前記発光セルを前記分割表示期間毎に割り当てられた発光回数だけ発光させる発光維持行程を実行することを特徴する請求項１記載のディスプレイパネルの駆動方法。
  4. 前記書込行程は、前記分割表示期間群内における前記分割表示期間の各々で実行する前記分割発光駆動各々の内のいずれか１において前記入力映像信号に応じて前記画素セルを発光セル又は非発光セルのいずれか一方の状態に設定し、その後の前記分割発光駆動の内の少なくとも１において再び前記画素セルを前記一方の状態に設定することを特徴とする請求項３記載のディスプレイパネルの駆動方法。
  5. 前記単位表示期間内で実行する前記分割発光駆動各々の内の先頭に実行する分割発光駆動においてのみで前記画素セルの全てを一斉に非発光セルの状態に初期化する初期化行程を実行し、前記単位表示期間内で実行する前記分割発光駆動各々の内のいずれか１において前記入力映像信号に応じて前記画素セルを発光セルの状態に設定する書込行程を実行し、前記単位表示期間内で実行する前記分割発光駆動の各々において前記発光セルを前記分割表示期間毎に割り当てられた発光回数だけ発光させる発光維持行程を実行することを特徴する請求項１記載のディスプレイパネルの駆動方法。
  6. 前記書込行程は、前記単位表示期間内における前記分割表示期間の各々で実行する前記分割発光駆動各々の内のいずれか１において前記入力映像信号に応じて前記画素セルを発光セルの状態に設定し、その後の前記分割発光駆動の内の少なくとも１において再び前記画素セルを前記発光セルの状態に設定することを特徴とする請求項５記載のディスプレイパネルの駆動方法。
  7. 走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との交叉部に１つの画素セルを形成するマトリクス表示方式のディスプレイパネルを階調駆動するディスプレイパネルの駆動方法であって、
    入力映像信号の単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において前記分割表示期間毎に割り当てた発光回数だけ前記画素セルを発光せしめる分割発光駆動を実行し、
    前記単位表示期間は前記入力映像信号の２フィールド分の表示期間であり、
    前記入力映像信号の垂直同期周波数が高いほど、前記２フィールド分の表示期間の内の一方の１フィールド分の表示期間内においてのみで前記分割発光駆動を実施する回数を減らすことを特徴とするディスプレイパネルの駆動方法。
  8. 前記一方の１ィールド分の表示期間は、前記単位表示期間を構成する前記２フィールド分の表示期間の内の時間的に後方のフィールドであることを特徴とする請求項７記載のディスプレイパネルの駆動方法。
  9. 前記単位表示期間内には、夫々が連続する前記分割表示期間の複数からなる分割表示期間群が複数含まれており、
    前記分割表示期間群内における前記分割表示期間の各々で実行する前記分割発光駆動の内の先頭に実行する分割発光駆動においてのみで前記画素セルの全てを一斉に発光セル又は非発光セルのいずれか一方の状態に初期化する初期化行程を実行し、
    前記分割表示期間群内における前記分割表示期間の各々で実行する前記分割発光駆動各々の内のいずれか１において前記入力映像信号に応じて前記画素セルを発光セル又は非発光セルのいずれか一方に設定する書込行程を実行し、
    前記分割表示期間群内における前記分割表示期間の各々で実行する前記分割発光駆動の各々において前記発光セルを前記分割表示期間毎に割り当てられた発光回数だけ発光させる発光維持行程を実行することを特徴する請求項７記載のディスプレイパネルの駆動方法。
  10. 前記書込行程は、前記分割表示期間群内における前記分割表示期間の各々で実行する前記分割発光駆動各々の内のいずれか１において前記入力映像信号に応じて前記画素セルを発光セル又は非発光セルのいずれか一方の状態に設定し、その後の前記分割発光駆動の内の少なくとも１において再び前記画素セルを前記一方の状態に設定することを特徴とする請求項９記載のディスプレイパネルの駆動方法。
  11. 前記単位表示期間内で実行する前記分割発光駆動各々の内の先頭に実行する分割発光駆動においてのみで前記画素セルの全てを一斉に非発光セルの状態に初期化する初期化行程を実行し、
    前記単位表示期間内で実行する前記分割発光駆動各々の内のいずれか１において前記入力映像信号に応じて前記画素セルを発光セルの状態に設定する書込行程を実行し、
    前記単位表示期間内で実行する前記分割発光駆動の各々において前記発光セルを前記分割表示期間毎に割り当てられた発光回数だけ発光させる発光維持行程を実行することを特徴する請求項７記載のディスプレイパネルの駆動方法。
  12. 前記単位表示期間内において実行する前記分割発光駆動の回数を減らした分だけ、前記後方のフィールドの先頭の前記分割発光駆動において前記画素セルを発光させるべき前記発光回数を増加することを特徴とする請求項８記載のディスプレイパネルの駆動方法。
  13. 前記単位表示期間内における前記分割発光駆動各々の内で前記発光回数の割り当てが小なる順に、前記分割発光駆動の回数を減らすべき対象となる前記分割発光駆動が選択されることを特徴とする請求項７記載のディスプレイパネルの駆動方法。
  14. 前記書込行程は、前記単位表示期間内における前記分割表示期間の各々で実行する前記分割発光駆動各々の内のいずれか１において前記入力映像信号に応じて前記画素セルを発光セルの状態に設定し、その後の前記分割発光駆動の内の少なくとも１において再び前記画素セルを発光セルの状態に設定することを特徴とする請求項１１記載のディスプレイパネルの駆動方法。
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