JP2003015583A - プラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイパネルの駆動方法

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Abstract

(57)【要約】 【課題】 発光維持行程における行電極間の誤放電発光
を防止して高品質な画像表示を行うことができるプラズ
マディスプレイパネルの駆動方法を提供する。 【解決手段】 サブフィールド各々において、画素デー
タ書込行程と発光維持行程とを実行し、発光維持行程に
て印加される維持パルス各々のうちの最初に印加される
第１維持パルスと同時に列電極各々に第１維持パルスと
同一極性のアドレスパルスを印加する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネルを駆動する駆動方法に
関する。
【０００２】
【従来の技術】近年、表示装置の大画面化にともない薄
型のものが要求され、各種の薄型表示デバイスが実用化
されている。交流放電型のプラズマディスプレイパネル
は、この薄型表示デバイスの１つとして着目されてい
る。図１は、プラズマディスプレイパネルと、これを駆
動する駆動装置とからなるプラズマディスプレイ装置の
概略構成を示している。
【０００３】図１において、プラズマディスプレイパネ
ルとしてのＰＤＰ１０は、データ電極としてのｍ個の列
電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列され
ている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを
備えている。これら行電極Ｘ 1〜Ｘn及び行電極Ｙ1〜Ｙn
は、一対の行電極Ｘi(1≦i≦n)及びＹi(1≦i≦n)にてＰ
ＤＰにおける表示ラインを担っている。これら列電極Ｄ
と、行電極Ｘ及びＹは、放電ガスの封入された放電空間
を挟んで互いに対向して配置されており、この放電空間
を含む各行電極対と列電極との交差部に１画素に対応し
た放電セルが形成される構造となっている。
【０００４】ここで、各放電セルは、放電現象を利用し
て発光を行うものである為、"発光"及び"非発光"の２つ
の状態のみを取りうる。すなわち、最低輝度(非発光状
態)と、最高輝度(発光状態)の２階調分の輝度のみを表
現するのである。そこで、駆動装置１００は、このよう
なＰＤＰ１０に対して、入力された映像信号に対応した
中間調の輝度表示を実現させるべく、サブフィールド法
を用いた階調駆動を行う。サブフィールド法では、入力
された映像信号を各画素毎に対応した例えば４ビットの
画素データに変換し、かかる画素データのビット桁各々
に対応させて１フィールドの表示期間を図２に示される
ように、４個のサブフィールドＳＦ１〜ＳＦ４に分割す
る。尚、各サブフィールドには、図２中に記述されてい
るが如く、各サブフィールドの重み付けに対応した発光
回数(又は発光期間)が割り当てられている。
【０００５】図３は、駆動装置１００が、図２に示され
た各サブフィールド内において上記ＰＤＰ１０の行電極
対及び列電極に印加する各種駆動パルスと、その印加タ
イミングを示している。図３に示されるように、駆動装
置１００は、先ず、正極性のリセットパルスＲＰXを行
電極Ｘ1〜Ｘn、負極性のリセットパルスＲＰYを行電極
Ｙ1〜Ｙnに印加する。これらリセットパルスＲＰx及び
ＲＰYの印加に応じて、ＰＤＰ１０の全ての放電セルが
リセット放電され、各放電セル内には一様に所定量の壁
電荷が形成される。これにより、ＰＤＰ１０における全
ての放電セルは"発光セル"の状態に初期化される(一斉
リセット行程Ｒc)。
【０００６】次に、駆動装置１００は、４ビットの上記
画素データにおける各ビット桁をサブフィールドＳＦ１
〜ＳＦ４毎に分離し、そのビットの論理レベルに応じた
パルス電圧を有する画素データパルスを生成する。例え
ば、サブフィールドＳＦ１の画素データ書込行程Ｗcで
は、駆動装置１００は、上記画素データの第１ビットの
論理レベルに応じたパルス電圧を有する画素データパル
スを生成する。この際、駆動装置１００は、この第１ビ
ット目の論理レベルが"１"である場合には高電圧のパル
ス電圧を有する画素データパルスを生成する一方、"０"
である場合には低電圧(０ボルト)のパルス電圧を有する
画素データパルスを生成する。そして、駆動装置１００
は、かかる画素データパルスを、第１〜第ｎ表示ライン
各々に対応した１表示ライン分毎の画素データパルス群
ＤＰ1〜ＤＰnとして、図３に示されるように順次、列電
極Ｄ1〜Ｄmに印加して行く。更に、駆動装置１００は、
各画素データパルス群ＤＰの印加タイミングに同期して
図３に示されるが如き負極性の走査パルスＳＰを発生
し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この
際、走査パルスＳＰが印加された表示ラインと、高電圧
の画素データパルスが印加された"列"との交差部の放電
セルのみに放電(選択消去放電)が生じて、その放電セル
内に形成されていた壁電荷が消滅する。これにより、上
記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初
期化された放電セルは、"非発光セル"の状態に推移す
る。一方、走査パルスＳＰが印加されながらも低電圧の
画素データパルスが印加された放電セルには上記選択消
去放電は生起されず、上記一斉リセット行程Ｒcにて初
期化された状態、つまり"発光セル"の状態が保持され
る。すなわち、ＰＤＰ１０における各放電セルは、入力
映像信号に対応した画素データに応じて、"発光セル"又
は"非発光セル"のいずれか一方の状態に設定されるので
ある(画素データ書込行程Ｗc)。
【０００７】次に、駆動装置１００は、図３に示される
が如き維持パルスＩＰX及びＩＰYを交互に繰り返し行電
極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnに印加する。尚、サブフ
ィールドＳＦ１〜ＳＦ４各々の発光維持行程Ｉcで印加
すべき維持パルスＩＰX及びＩＰYの回数(又は、印加し
つづける期間)は、サブフィールドＳＦ１の発光維持期
間Ｉcでの回数を"１"とした場合、図２に示されている
ように、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ である。
【０００８】この際、その放電空間内に壁電荷が残留し
ている放電セル、つまり"発光セル"のみが、これら維持
パルスＩＰX及びＩＰYが印加される度に放電(維持放電)
する。すなわち、上記画素データ書込行程Ｗcにおいて
選択消去放電の生起されなかった放電セルのみが、上述
した如く各サブフィールドに割り当てられている回数分
だけ上記維持放電に伴う発光を繰り返し、その発光状態
を維持するのである(発光維持行程Ｉc)。
【０００９】そして、最後に駆動装置１００は、図３に
示されるが如き消去パルスＥＰを行電極Ｙ1〜Ｙnに同時
印加する。かかる消去パルスＥＰの印加により、ＰＤＰ
１０の全ての放電セルで消去放電が生起され、その放電
セル内に残存していた壁電荷が消滅する(消去行程Ｅ)。
上記一斉リセット行程Ｒc、画素データ書込行程Ｗc、発
光維持行程Ｉc、及び消去行程Ｅなる一連の動作を、図
２に示されるサブフィールドＳＦ１〜ＳＦ４各々におい
て実行する。かかる駆動によれば、１フィールドの表示
期間を通して、入力映像信号の輝度レベルに対応した回
数だけ維持放電に伴う発光が為され、視覚的にはその発
光回数に応じた中間輝度が感じられるようになる。この
際、図２に示されるが如き４つのサブフィールドＳＦ１
〜ＳＦ４に基づく階調駆動によれば、"０"〜"１５"なる
中間輝度を１６段階で表現(１６階調)することが可能と
なる。
【００１０】
【発明が解決しようとする課題】かかるサブフィールド
法を用いた表示装置においては、ＰＤＰの累積発光時間
が長くなると列電極と行電極との間の放電が生じ易い状
態となる。このような状態で、発光維持行程において維
持パルスが行電極に印加されたとき、非発光セルの状態
に設定された放電セルにおいて、列電極と行電極との間
に放電が生じ、それが行電極間の誤放電発光を招来する
可能性がある。
【００１１】そこで、本発明の目的は、発光維持行程に
おける行電極間の誤放電発光を防止して高品質な画像表
示を行うことができるプラズマディスプレイパネルの駆
動方法を提供することである。
【００１２】
【課題を解決するための手段】本発明のプラズマディス
プレイパネルの駆動方法は、各対間に容量性負荷を有す
る複数の行電極対と、行電極対に交差して配列されてお
り各交差部にて放電セルを形成する複数の列電極とを有
するプラズマディスプレイパネルを映像信号に応じて階
調駆動する駆動方法であって、映像信号における１フィ
ールドの表示期間を複数のサブフィールドで構成し、サ
ブフィールド各々において、映像信号に対応してプラズ
マディスプレイパネルの放電セル各々について発光セル
及び非発光セルのうちのいずれか一方を示す画素データ
を作成し、走査パルスを行電極対の一方の行電極に順次
印加すると共に走査パルスに同期して画素データに対応
した画素データパルスを列電極に印加して放電セル各々
を画素データに対応した発光セル及び非発光セルのうち
のいずれか一方の状態にせしめる画素データ書込行程
と、画素データ書込行程にて発光セルの状態となった放
電セルのみに維持放電を生じさせるべく維持パルスをサ
ブフィールド各々の重み付けに対応した回数だけ複数の
行電極対に交互に印加する発光維持行程と、を実行し、
発光維持行程にて印加される維持パルス各々のうちの最
初に印加される第１維持パルスと同時に列電極各々に第
１維持パルスと同一極性のアドレスパルスを印加するこ
とを特徴としている。
【００１３】本発明のプラズマディスプレイパネルの駆
動方法は、各対間に容量性負荷を有する複数の行電極対
と、行電極対に交差して配列されており各交差部にて放
電セルを形成する複数の列電極とを有するプラズマディ
スプレイパネルを映像信号に応じて階調駆動する駆動方
法であって、映像信号における１フィールドの表示期間
を複数のサブフィールドで構成し、サブフィールド各々
において、映像信号に対応してプラズマディスプレイパ
ネルの放電セル各々について発光セル及び非発光セルの
うちのいずれか一方を示す画素データを作成し、走査パ
ルスを行電極対の一方の行電極に順次印加すると共に走
査パルスに同期して画素データに対応した画素データパ
ルスを列電極に印加して放電セル各々を画素データに対
応した発光セル及び非発光セルのうちのいずれか一方の
状態にせしめる画素データ書込行程と、画素データ書込
行程にて発光セルの状態となった放電セルのみに維持放
電を生じさせるべく維持パルスをサブフィールド各々の
重み付けに対応した回数だけ複数の行電極対に交互に印
加する発光維持行程と、を実行し、発光維持行程にて印
加される維持パルス各々のうちの複数の行電極対のうち
の他方の行電極各々に最初に印加される第１維持パルス
と同時に第１維持パルスと同一極性でかつ第１維持パル
スのパルス幅より狭いパルス幅の放電抑制パルスを複数
の行電極対の一方の行電極各々に印加することを特徴と
している。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図４は、本発明の駆動方法を
適用した表示装置の概略構成を示している。この表示装
置は図４に示されるように、Ａ／Ｄ変換器１、駆動制御
回路２、データ変換回路３０、メモリ４、ＰＤＰ（プラ
ズマディスプレイパネル）１０、アドレスドライバ６、
第１及び第２サスティンドライバ７，８を備えている。
【００１５】Ａ／Ｄ変換器１は、駆動制御回路２から供
給されるクロック信号に応じて、アナログの入力映像信
号をサンプリングしてこれを１画素毎に例えば８ビット
の画素データ(入力画素データ)Ｄに変換し、これをデー
タ変換回路３０に供給する。駆動制御回路２は、入力映
像信号中の水平及び垂直同期信号に同期して、Ａ／Ｄ変
換器１に対するクロック信号、及びメモリ４に対する書
込・読出信号を発生する。更に、駆動制御回路２は、か
かる水平及び垂直同期信号に同期して、アドレスドライ
バ６、第１サスティンドライバ７及び第２サスティンド
ライバ８各々を駆動制御すべき各種タイミング信号を発
生する。
【００１６】データ変換回路３０は、かかる８ビットの
画素データＤを、１４ビットの変換画素データ(表示画
素データ)ＨＤに変換し、これをメモリ４に供給する。
尚、かかるデータ変換回路３０の変換動作については、
後述する。メモリ４は、駆動制御回路２から供給されて
くる書込信号に従って変換画素データＨＤを順次書き込
む。かかる書込動作により１画面（ｎ行、ｍ列）分の書
き込みが終了すると、メモリ４は、この１画面分の変換
画素データＨＤ11〜ＨＤnmを、各ビット桁毎に分割して
読み出し、これを１行分毎に順次アドレスドライバ６に
供給する。
【００１７】アドレスドライバ６は、駆動制御回路２か
ら供給されたタイミング信号に応じて、かかるメモリ４
から読み出された１行分の変換画素データビット各々の
論理レベルに対応した電圧を有するｍ個の画素データパ
ルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに
夫々印加する。ＰＤＰ１０は、アドレス電極としての列
電極Ｄ1〜Ｄmと、これら列電極と直交して配列されてい
る行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。Ｐ
ＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて
１行分に対応した行電極を形成している。すなわち、Ｐ
ＤＰ１０における第１行目の行電極対は行電極Ｘ1及び
Ｙ1であり、第ｎ行目の行電極対は行電極Ｘn及びＹnで
ある。行電極対及び列電極は放電空間に対して誘電体層
で被覆されており、各行電極対と列電極との交点にて画
素を担う放電セルが形成される構造となっている。
【００１８】第１サスティンドライバ７及び第２サステ
ィンドライバ８各々は、駆動制御回路２から供給された
タイミング信号に応じて、以下に説明するが如き各種駆
動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに印加する。かかる表示装置において
は、駆動制御回路２から供給されるタイミング信号に応
じてＰＤＰ１０に対する駆動が、図５に示されるよう
に、１フィールドの表示期間を、１４個のサブフィール
ドＳＦ１〜ＳＦ１４に分割して行なわれる。
【００１９】図６は、かかるデータ変換回路３０の内部
構成を示している。データ変換回路３０は図６に示され
るように、ＡＢＬ(自動輝度制御)回路３１、第１データ
変換回路３２、多階調化処理回路３３及び第２データ変
換回路３４を備えている。ＡＢＬ回路３１は、ＰＤＰ１
０の画面上に表示される画像の平均輝度が所定の輝度範
囲内に収まるように、Ａ／Ｄ変換器１から順次供給され
てくる各画素毎の画素データＤに対して輝度レベルの調
整を行い、この際得られた輝度調整画素データＤBLを第
１データ変換回路３２に供給する。
【００２０】かかる輝度レベルの調整は、上述の如くサ
ブフィールドの発光回数の比を非線形に設定して逆ガン
マ補正を行う前に行われる。よって、ＡＢＬ回路３１
は、画素データ（入力画素データ）Ｄに逆ガンマ補正を
施し、この際得られた逆ガンマ変換画素データの平均輝
度に応じて画素データＤの輝度レベルを自動調整するよ
うに構成されている。これにより、輝度調整による表示
品質の劣化を防止するのである。
【００２１】図７は、かかるＡＢＬ回路３１の内部構成
を示している。図７において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１によって求められ
た平均輝度に応じて画素データＤのレベルを調整して得
られた輝度調整画素データＤBLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＤBLを図８に
示されるが如き非線形特性からなる逆ガンマ特性(Y=X
2.2）にて変換したものを逆ガンマ変換画素データＤｒ
として平均輝度レベル検出回路３１１に供給する。すな
わち、データ変換回路３１２にて、輝度調整画素データ
ＤBLに対して逆ガンマ補正を施すことにより、ガンマ補
正の解除された元の映像信号に対応した画素データ（逆
ガンマ変換画素データＤｒ）を復元するのである。
【００２２】平均輝度検出回路３１１は、各サブフィー
ルドでの発光期間（発光回数）を指定するために、例え
ば、図９に示されるが如き第１モード及び第２モードの
中から、上述の如く求めた平均輝度に応じた輝度にてＰ
ＤＰ１０を発光駆動し得る輝度モードを選択し、この選
択した輝度モードを示す輝度モード信号ＬＣを駆動制御
回路２に供給する。この際、駆動制御回路２は、図５に
示されるサブフィールドＳＦ１〜ＳＦ１４各々の維持発
光行程Ｉｃにおいて発光維持する期間、すなわち、各維
持発光行程Ｉｃ内において印加される維持パルスの数
を、図９に示されるが如き輝度モード信号ＬＣにて指定
されたモード毎の発光回数比に従って設定する。すなわ
ち、入力画素データＤの平均輝度レベルが所定値未満で
は、第１モードに設定され、平均輝度レベルが所定値以
上になったとき各サブフィールドの発光回数が第１モー
ドの場合よりも少ない第２モードに切り換わり、自動的
に輝度が制限される。
【００２３】また、平均輝度検出回路３１１は、逆ガン
マ変換画素データＤｒからその平均輝度を求めてレベル
調整回路３１０に供給する。図６における第１データ変
換回路３２は、図１０に示されるが如き変換特性に基づ
いて２５６階調（８ビット）の輝度調整画素データＤBL
を１４×１６／２５５（２２４／２５５）にした８ビッ
ト（０〜２２４）の変換画素データＨＤpに変換して多
階調化処理回路３３に供給する。具体的には、８ビット
（０〜２５５）の輝度調整画素データＤBLがかかる変換
特性に基づく変換テーブルに従って変換される。すなわ
ち、この変換特性は、入力画素データのビット数 、多
階調化による圧縮ビット数及び表示階調数に応じて設定
される。このように、後述する多階調化処理回路３３の
前段に第１データ変換回路３２を設けて、表示階調数、
多階調化による圧縮ビット数に合わせた変換を施し、こ
れにより輝度調整画素データＤBLを上位ビット群（多階
調化画素データに対応）と下位ビット群（切り捨てられ
るデータ：誤差データ）をビット境界で切り分け、この
信号に基づいて多階調化処理を行うようになっている。
これにより、多階調化処理による輝度飽和の発生及び表
示階調がビット境界にない場合に生じる表示特性の平坦
部の発生（すなわち、階調歪みの発生）を防止すること
ができる。
【００２４】なお、下位ビット群は切り捨てられるので
階調数が減少することになるが、その階調数の減少分
は、多階調化処理回路３３の動作により擬似的に得られ
るようにしている。図１１は、駆動制御回路２から供給
された各種タイミング信号に応じて、アドレスドライバ
６、第１サスティンドライバ７及び第２サスティンドラ
イバ８各々がＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹに
夫々印加する各種駆動パルスの印加タイミング(１フィ
ールド内での)を示している。
【００２５】図１１において、先ず、サブフィールドＳ
Ｆ１のみにおいて実行する一斉リセット行程Ｒｃでは、
第１サスティンドライバ７及び第２サスティンドライバ
８が、図に示されるが如き負極性のリセットパルスＲＰ
x及び正極性のリセットパルスＲＰYを行電極Ｘ1〜Ｘn及
びＹ1〜Ｙnに同時に印加する。これらリセットパルスＲ
Ｐx及びＲＰYの印加により、ＰＤＰ１０中の全ての放電
セルがリセット放電され、各放電セル内には一様に所定
の壁電荷が形成される。これにより、ＰＤＰ１０におけ
る全ての放電セルは、一旦、"発光セル"に初期設定され
る。
【００２６】次に、各サブフィールドでの画素データ書
込行程Ｗｃにおいて、アドレスドライバ６は、上述した
如くメモリから供給されたＤＢ１11〜ＤＢ１nm，……，
ＤＢ1411〜ＤＢ14nm各々から、その論理レベルに対応し
た電圧を有する画素データパルス群ＤＢ１11〜ＤＢ
１nm，……，ＤＢ1411〜ＤＢ14nmを生成する。アドレス
ドライバ６は、これら画素データパルス群ＤＢ１11〜Ｄ
Ｂ１nm，……，ＤＢ1411〜ＤＢ14nm各々を、サブフィー
ルドＳＦ１〜ＳＦ１４に夫々割り当て、各サブフィール
ド毎にこれを１行分づつ順次列電極Ｄ1〜Ｄmに印加して
行く。例えば、サブフィールドＳＦ１の画素データ書込
行程Ｗｃでは、先ず、上記ＤＢ１11〜ＤＢ１ nmの内から
第１行目に対応した分、つまりＤＢ１11〜ＤＢ１1mを抽
出し、これらＤＢ１11〜ＤＢ１1m各々の論理レベルに対
応したｍ個分の画素データパルスからなる画素データパ
ルス群ＤＰ１1を生成して列電極Ｄ1〜Ｄmに印加する。
次に、ＤＢ１11〜ＤＢ１nmの第２行目に対応したＤＢ１
21〜ＤＢ１2mを抽出し、これらＤＢ１21〜ＤＢ１2m各々
の論理レベルに対応したｍ個分の画素データパルスから
なる画素データパルス群ＤＰ１2を生成して列電極Ｄ1〜
Ｄmに同時印加する。以下、同様にして、サブフィール
ドＳＦ１の画素データ書込行程Ｗｃでは、１行分毎の画
素データパルス群ＤＰ１3〜ＤＰ１nを順次列電極Ｄ1-m
に印加して行くのである。尚、アドレスドライバ６は、
ＤＢ１の論理レベルが例えば"１"である場合には高電圧
の画素データパルスを生成し、ＤＢ１の論理レベルが"
０"である場合には低電圧(０ボルト)の画素データパル
スを生成するものとする。又、サブフィールドＳＦ２の
画素データ書込行程Ｗｃでは、先ず、上記ＤＢ２11〜Ｄ
Ｂ２nmの内から第１行目に対応した分、つまりＤＢ２11
〜ＤＢ２1mを抽出し、これらＤＢ２11〜ＤＢ２1m各々の
論理レベルに対応したｍ個分の画素データパルスからな
る画素データパルス群ＤＰ２1を生成して列電極Ｄ1〜Ｄ
mに印加する。次に、ＤＢ２11〜ＤＢ２nmの第２行目に
対応したＤＢ２21〜ＤＢ２2mを抽出し、これらＤＢ２21
〜ＤＢ２2m各々の論理レベルに対応したｍ個分の画素デ
ータパルスからなる画素データパルス群ＤＰ２2を生成
して列電極Ｄ1〜Ｄmに印加する。以下、同様にして、サ
ブフィールドＳＦ２の画素データ書込行程Ｗｃでは、１
行分毎の画素データパルス群ＤＰ２3〜ＤＰ２nを順次列
電極Ｄ1〜Ｄmに印加して行くのである。
【００２７】アドレスドライバ６は、サブフィールドＳ
Ｆ３〜ＳＦ１４各々の画素データ書込行程Ｗｃにおいて
も前述した方法と同様に、ＤＢ３11〜ＤＢ３nm，……，
ＤＢ1411〜ＤＢ14nm各々から画素データパルス群ＤＰ３
1〜ＤＰ３n，……，ＤＰ１４ 1〜ＤＰ１４nを生成し、こ
れらを１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。
【００２８】ここで、第２サスティンドライバ８は、上
述した如き画素データパルス群ＤＰの各印加タイミング
と同一タイミングにて、図１１に示されるが如き負極性
の走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと
順次印加して行く。この際、走査パルスＳＰが印加され
た"行"と、高電圧の画素データパルスが印加された"列"
との交差部の放電セルにのみ放電（選択消去放電）が生
じ、その放電セル内に残存していた壁電荷が選択的に消
去される。かかる選択消去放電により、一斉リセット行
程Ｒｃにて"発光セル"の状態に初期化された放電セル
は、"非発光セル"に推移する。尚、低電圧の画素データ
パルスが印加された"列"に形成されている放電セルでは
放電が生起されず、一斉リセット行程Ｒｃにて初期化さ
れた状態、つまり"発光セル"の状態が維持される。
【００２９】次に、各サブフィールドでの発光維持行程
Ｉｃにおいては、第１サスティンドライバ７及び第２サ
スティンドライバ８は、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに
対して、交互に正極性の維持パルスＩＰX及びＩＰYを印
加する。尚、各サブフィールド内の発光維持行程Ｉcに
おいて、これら維持パルスＩＰX及びＩＰYが印加される
回数(期間)は、サブフィールドＳＦ毎に設定されてい
る。例えば、図５に示されたサブフィールドＳＦ１〜Ｓ
Ｆ１４において、サブフィールドＳＦ１での発光回数
を"４"とした場合、ＳＦ１：４、ＳＦ２：１２、ＳＦ
３：２０、ＳＦ４：３２、ＳＦ５：４０、ＳＦ６：５
２、ＳＦ７：６４、ＳＦ８：７６、ＳＦ９：８８、ＳＦ
10：１００、ＳＦ11：１１２、ＳＦ12：１２８、ＳＦ1
3：１４０、ＳＦ14：１５６なる回数(期間)の分だけ、
各サブフィールド内の発光維持行程Ｉcにおいて、維持
パルスＩＰX及びＩＰYを印加するのである。かかる維持
パルスＩＰの印加により、画素データ書込行程Ｗｃにて
壁電荷が残留したままとなっている放電セル、すなわ
ち"発光セル"は、維持パルスＩＰX及びＩＰYが印加され
る度に維持放電し、各サブフィールド毎に割り当てられ
た回数(期間)分だけその放電発光状態を維持する。よっ
て、サブフィールドＳＦ１の発光維持行程Ｉcによれ
ば、入力映像信号の低輝度成分に対する発光表示が為さ
れ、一方、サブフィールドＳＦ１４の発光維持行程Ｉc
によれば、高輝度成分に対する発光表示が為されるので
ある。
【００３０】また、図１１に示されるが如く、最後尾の
サブフィールドＳＦ１４のみにおいて実施する消去行程
Ｅでは、アドレスドライバ６が、消去パルスＡＰを発生
してこれを列電極Ｄ1〜Ｄmの各々に印加する。第２サス
ティンドライバ８は、かかる消去パルスＡＰの印加タイ
ミングと同時に消去パルスＥＰを発生してこれを行電極
Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥ
Ｐの同時印加により、ＰＤＰ１０における全放電セル内
において消去放電が生起され、全ての放電セル内に残存
している壁電荷が消滅する。すなわち、かかる消去放電
により、ＰＤＰ１０における全ての放電セルが"非発光
セル"になるのである。
【００３１】図１２は、図１１に示されるが如き発光駆
動フォーマットに基づいて実施される発光駆動の全パタ
ーンを示している。図１２に示されるように、サブフィ
ールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドで
の画素データ書込行程Ｗｃにおいてのみで、各放電セル
に対して選択消去放電を実施する(黒丸にて示す)。すな
わち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０
の全放電セル内に形成された壁電荷は、上記選択消去放
電が実施されるまでの間残留し、その間に存在するサブ
フィールドＳＦ各々での維持発光行程Ｉｃにおいて放電
発光を促す(白丸にて示す)。つまり、各放電セルは、１
フィールド期間内において選択消去放電が為されるまで
の間、発光セルとなり、その間に存在するサブフィール
ド各々での維持発光行程Ｉｃにおいて、図５に示される
が如き発光期間比にて発光を継続するのである。
【００３２】図１２に示されるように、各放電セルが発
光セルから非発光セルへと推移する回数は、１フィール
ド期間内において必ず１回以下となるようにしている。
すなわち、１フィールド期間内において一旦、非発光セ
ルに設定した放電セルを再び発光セルに復帰させるよう
な発光駆動パターンを禁止したのである。よって、画像
表示に関与していないにも拘わらず強い発光を伴う一斉
リセット動作を図５及び図１１に示されるが如く、１フ
ィールド期間内において１回だけ実施しておけば良いの
で、コントラストの低下を抑えることが出来る。
【００３３】また、１フィールド期間内において実施す
る選択消去放電は、図１２の黒丸にて示されるが如く最
高でも１回なので、その消費電力を抑えることが可能と
なるのである。更に、図１２に示されるように、１フィ
ールド期間内において発光状態にある期間と、非発光状
態となる期間とが互いに反転するような発光パターンは
存在しないので、偽輪郭を抑制出来る。
【００３４】また、上記した走査パルスＳＰについて
は、そのパルス幅がサブフィールドＳＦ１〜ＳＦ１４の
順のうちの時間的に前に位置するサブフィールドほど大
きく設定されている。これは、次のような理由のためで
ある。選択消去動作が行なわれるサブフィールドより前
のサブフィールドが発光状態で十分に維持放電発光が繰
り返されている場合（高輝度の場合）には、放電空間内
に十分なプライミング粒子が存在して選択消去放電が確
実に行なわれる。一方、選択消去動作が行なわれるサブ
フィールドの前に発光状態となるサブフィールドがな
い、或いは発光状態となるサブフィールドがあって少な
い場合（サブフィールドＳＦ１又はＳＦ２にて選択消去
放電が行なわれる低輝度の場合）には、維持放電発光の
回数が少なく、放電空間内に十分なプライミング粒子が
存在しない。このように放電空間内に十分なプライミン
グ粒子が存在しない状態で選択消去動作のサブフィール
ドを迎えると、走査パルスＳＰを印加してから実際に選
択消去放電が起きるまでに時間的な遅れが生じてしま
い、選択消去放電が不安定となり、結果として維持放電
期間において誤放電が生じ表示品質が低下する。そこ
で、走査パルスＳＰのパルス幅をサブフィールドＳＦ１
〜ＳＦ１４の順のうちの時間的に前に位置するサブフィ
ールドほど大きく、すなわち、１フィールド期間内の先
頭のサブフィールドＳＦ１（第１群のサブフィールド）
における走査パルスＳＰのパルス幅をサブフィールドＳ
Ｆ１に続くサブフィールドＳＦ２（第２群のサブフィー
ルド）、サブフィールドＳＦ３（第３群のサブフィール
ド）、……、サブフィールドＳＦ１４（第１４群のサブ
フィールド）における走査パルスＳＰのパルス幅より大
きく設定することにより、走査パルスＳＰの印加中に選
択消去放電が必ず起きるようにすることができるので、
選択消去動作の安定を確保することができる。
【００３５】また、各同一サブフィールドの走査パルス
ＳＰのパルス幅は第１モードより第２モードの方が大と
なるように設定されている。これは、次のような理由の
ためである。上述のように、入力画素データＤの平均輝
度レベルに応じて第１モード及び第２モードのいずれか
一方を選択し、各同一サブフィールドにおける維持放電
期間の発光回数（維持パルス数）を変更して輝度制御を
行なう場合、入力画素データＤの平均輝度レベルが所定
値以上になると第２モードに切り換わる。この第２モー
ドでは、第１モードに比して各同一サブフィールドにお
ける維持放電発光の回数が減少するため、第１モードに
比して維持放電発光により放電空間内に励起されるプラ
イミング粒子が減少し、画素データ書込行程における選
択消去放電が不安定となり、結果として維持放電期間に
おいて誤放電が生じ表示品質が低下する。そこで、第２
モードにおける各サブフィールドの走査パルスＳＰのパ
ルス幅を第１モードよりも長く設定する（すなわち、走
査パルスＳＰのスキャンレートが長くなる）ことによ
り、走査パルスの印加期間中に選択消去放電が必ず起き
るようにして選択消去動作の安定性を確保している。
【００３６】第２データ変換回路３４は、かかる多階調
化画素データＤSを図１３に示されるが如き変換テーブ
ルに従って、サブフィールドＳＦ１〜ＳＦ１４各々に対
応した第１〜第１４ビットからなる変換画素データ(表
示画素データ)ＨＤに変換する。なお、多階調化画素デ
ータＤSは、８ビット（２５６階調）の入力画素データ
Ｄを第１データ変換に従って２２４／２２５にし、更
に、例えば誤差拡散処理及びディザ処理の如き多階調化
処理により、夫々２ビット分が圧縮されて、計４ビット
（１５階調）のデータに変換されたものである。
【００３７】ここで、変換画素データＨＤにおける第１
〜第１４ビットの内、論理レベル"１"のビットは、その
ビットに対応したサブフィールドＳＦでの画素データ書
込行程Ｗｃにおいて選択消去放電を実施させることを示
すものである。ここで、ＰＤＰ１０の各放電セルに対応
した変換画素データＨＤは、メモリ４を介してアドレス
ドライバ６に供給される。この際、１放電セルに対応し
た変換画素データＨＤの形態は、必ず図１３に示される
が如き１５パターンの内のいずれか１となる。アドレス
ドライバ６は、変換画素データＨＤ中の第１〜第１４ビ
ット各々をサブフィールドＳＦ１〜１４各々に割り当
て、そのビット論理が論理レベル"１"である場合に限
り、該当するサブフィールドでの画素データ書込行程Ｗ
ｃにおいて高電圧の画素データパルスを発生し、これを
ＰＤＰ１０の列電極Ｄに印加する。これにより、選択消
去放電が生起されるのである。
【００３８】以上の如く、データ変換回路３０により８
ビットの画素データＤは１４ビットの変換画素データＨ
Ｄに変換されて、図１３に示されるが如き１５段階の階
調表示が実施されるようになるが、上述した如き多階調
化処理回路３３の動作により、実際の視覚上における階
調表現は２５６階調になる。以上の如く、先ず、１フィ
ールド期間内における先頭のサブフィールドのみにおい
て全ての放電セルを発光セル(選択消去アドレス法を採
用した場合)の状態に初期化する放電を生起させる。次
に、いずれか１のサブフィールドでの画素データ書込行
程のみにおいて、各放電セルを画素データに応じて非発
光セル又は発光セルに設定する。更に、各サブフィール
ドでの発光維持行程では、発光セルのみをサブフィール
ドの重み付けに対応した発光期間だけ発光させるように
している。かかる駆動方法によれば、選択消去アドレス
法の場合には、表示すべき輝度の増加につれて１フィー
ルドの先頭のサブフィールドから順に発光状態となり、
一方、選択消去アドレス法の場合には、表示すべき輝度
の増加につれて１フィールドの最後尾のサブフィールド
から順に発光状態となる。
【００３９】図１４は第１及び第２サスティンドライバ
７，８の具体的構成を電極Ｘj及び電極Ｙjについて示し
ている。電極Ｘjは電極Ｘ1〜Ｘnのうちの第ｊ行の電極
であり、電極Ｙjは電極Ｙ1〜Ｙnのうちの第ｊ行の電極
である。電極ＸjとＹjとの間はコンデンサＣ０として作
用するようになっている。第１サスティンドライバ７に
おいては、２つの電源Ｂ１，Ｂ２が備えられている。電
源Ｂ１は電圧Ｖs1（例えば、１７０Ｖ）を出力し、電源
Ｂ２は電圧Ｖr1（例えば、１９０Ｖ）を出力する。電源
Ｂ１の正端子はスイッチング素子Ｓ３を介して電極Ｘj
への接続ライン１１に接続され、負端子はアース接続さ
れている。接続ライン１１とアースとの間にはスイッチ
ング素子Ｓ４が接続されている他、スイッチング素子Ｓ
１、ダイオードＤ１及びコイルＬ１からなる直列回路
と、コイルＬ２、ダイオードＤ２及びスイッチング素子
Ｓ２からなる直列回路とがコンデンサＣ１を共通にアー
ス側に介して接続されている。なお、ダイオードＤ１は
コンデンサＣ１側をアノードとしており、ダイオードＤ
２はコンデンサＣ１側をカソードとして接続されてい
る。また、電源Ｂ２の正端子はスイッチング素子Ｓ８及
び抵抗Ｒ１を介して接続ライン１１に接続され、電源Ｂ
２の負端子はアース接続されている。
【００４０】第２サスティンドライバ８においては、４
つの電源Ｂ３〜Ｂ６が備えられている。電源Ｂ３は電圧
Ｖs1（例えば、１７０Ｖ）を出力し、電源Ｂ４は電圧Ｖ
r1（例えば、１９０Ｖ）を出力し、電源Ｂ５は電圧Ｖ
off（例えば、１４０Ｖ）を出力し、電源Ｂ６は電圧Ｖh
（例えば、１６０Ｖ、Ｖh＞Ｖoff）を出力する。電源Ｂ
３の正端子はスイッチング素子Ｓ１３を介してスイッチ
ング素子Ｓ１５への接続ライン１２に接続され、負端子
はアース接続されている。接続ライン１２とアースとの
間にはスイッチング素子Ｓ１４が接続されている他、ス
イッチング素子Ｓ１１、ダイオードＤ３及びコイルＬ４
からなる直列回路と、コイルＬ４、ダイオードＤ４及び
スイッチング素子Ｓ１２からなる直列回路とがコンデン
サＣ２を共通にアース側に介して接続されている。な
お、ダイオードＤ３はコンデンサＣ２側をアノードとし
ており、ダイオードＤ４はコンデンサＣ２側をカソード
として接続されている。
【００４１】接続ライン１２はスイッチング素子Ｓ１５
を介して電源Ｂ６の負端子への接続ライン１３に接続さ
れている。電源Ｂ４，Ｂ５各々の正端子はアース接続さ
れ、負端子はスイッチング素子Ｓ１６、そして抵抗Ｒ２
を介して接続ライン１３に接続されている。電源Ｂ５の
負端子はスイッチング素子Ｓ１７を介して接続ライン１
３に接続されている。
【００４２】電源Ｂ６の正端子はスイッチング素子Ｓ２
１を介して電極Ｙjへの接続ライン１４に接続され、接
続ライン１３と接続された電源Ｂ６の負端子はスイッチ
ング素子Ｓ２２を介して接続ライン１４に接続されてい
る。スイッチング素子Ｓ２１にはダイオードＤ５が並列
に接続され、またスイッチング素子Ｓ２２にはダイオー
ドＤ６が並列に接続されている。ダイオードＤ５は接続
ライン１４側をアノードとし、ダイオードＤ６は接続ラ
イン１４側をカソードとして接続されている。
【００４３】上記のスイッチング素子Ｓ１〜Ｓ４、Ｓ
８、Ｓ１１〜Ｓ１７，２１及びＳ２２のオンオフは駆動
制御回路２によって制御される。図１４の各スイッチン
グ素子の矢印が制御回路２からの制御信号端子である。
なお、第２サスティンドライバ８において電源Ｂ３、ス
イッチング素子Ｓ１１〜Ｓ１５、コイルＬ３、Ｌ４、ダ
イオードＤ３、Ｄ４及びコンデンサＣ２がサスティンド
ライバ部を構成し、電源Ｂ４、抵抗Ｒ２及びスイッチン
グ素子Ｓ１６がリセットドライバ部を構成し、残りの電
源Ｂ５、Ｂ６、スイッチング素子Ｓ１３、Ｓ１７、Ｓ２
１、Ｓ２２及びダイオードＤ５、Ｄ６がスキャンドライ
バ部を構成している。
【００４４】次に、かかる構成の表示装置の動作につい
て図１５のタイミングチャートを参照しつつ説明する。
図１５のタイミングチャートは第１サブフィールドだけ
を示している。表示装置の動作はリセット期間（リセッ
ト行程）、アドレス期間（画素データ書込行程）及びサ
スティン期間（発光維持行程）からなる。先ず、リセッ
ト期間になると、第１サスティンドライバ７のスイッチ
ング素子Ｓ８がオンとなり、第２サスティンドライバ８
のスイッチング素子Ｓ１６，Ｓ２２が共にオンとなる。
その他のスイッチング素子はオフである。スイッチング
素子Ｓ１６，Ｓ２２のオンにより電源Ｂ４の正端子から
スイッチング素子Ｓ１６、抵抗Ｒ２及びスイッチング素
子Ｓ２２を介して電極Ｙjに電流が流れ、またスイッチ
ング素子Ｓ８のオンにより電極Ｘjから抵抗Ｒ１、スイ
ッチング素子Ｓ８を介して電源Ｂ２の負端子に電流が流
れ込む。電極Ｘjの電位はコンデンサＣ０と抵抗Ｒ１と
の時定数により徐々に低下してリセットパルスＲＰxと
なり、電極Ｙjの電位はコンデンサＣ０と抵抗Ｒ２との
時定数により徐々に上昇してリセットパルスＲＰyとな
る。リセットパルスＲＰxは最終的に電圧−Ｖr1とな
り、リセットパルスＲＰyは最終的に電圧Ｖr1となる。
このリセットパルスＲＰxは電極Ｘ1〜Ｘnの全てに同時
に印加され、リセットパルスＲＰyも電極Ｙ1〜Ｙn毎に
生成されて電極Ｙ1〜Ｙn全てに同時に印加される。
【００４５】これらリセットパルスＲＰx及びＲＰyの同
時印加により、ＰＤＰ１０の全ての放電セルが放電励起
して荷電粒子が発生し、この放電終息後、全放電セルの
誘電体層には一様に所定量の壁電荷が形成される。スイ
ッチング素子Ｓ８，Ｓ１６はリセットパルスＲＰx及び
ＲＰyのレベルが飽和した後、リセット期間終了以前に
オフとなる。また、この時点にスイッチング素子Ｓ４、
Ｓ１４及びＳ１５がオンとなり、電極Ｘj及びＹjは共に
アースされる。これによりリセットパルスＲＰx及びＲ
Ｐyは消滅する。
【００４６】次に、アドレス期間が開始されると、スイ
ッチング素子Ｓ１４、Ｓ１５及びＳ２２がオフとなり、
スイッチング素子Ｓ１７がオンとなり、同時にスイッチ
ング素子Ｓ２１がオンとなる。これにより、電源Ｂ６と
電源Ｂ５とが直列接続された状態となるので、電源Ｂ６
の正端子の電位はＶh−Ｖoffとなる。この正電位がスイ
ッチング素子Ｓ２１を介して電極Ｙjに印加される。
【００４７】アドレス期間においてアドレスドライバ６
は映像信号に基づく各画素毎の画素データを、その論理
レベルに応じた電圧値を有する画素データパルスＤＰ1
〜ＤＰnに変換し、これを１行分毎に、上記列電極Ｄ1〜
Ｄmに順次印加する。図１５に示されるように電極Ｙj，
Ｙj+1に対しては画素データパルスＤＰj，ＤＰj+1が印
加される。
【００４８】第２サスティンドライバ８は、上記画素デ
ータパルス群ＤＰ1〜ＤＰn各々のタイミングに同期させ
て負電圧の走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加
して行く。アドレスドライバ６からの画素データパルス
ＤＰjの印加に同期してスイッチング素子Ｓ２１がオフ
となり、スイッチング素子Ｓ２２がオンとなる。これに
より電源Ｂ５の負端子の負電位−Ｖoffがスイッチング
素子Ｓ１７、そしてスイッチング素子Ｓ２２を介して電
極Ｙjに走査パルスＳＰとして印加される。そして、ア
ドレスドライバ６からの画素データパルスＤＰjの印加
の停止に同期してスイッチング素子Ｓ２１がオンとな
り、スイッチング素子Ｓ２２がオフとなり、電源Ｂ６の
正端子の電位Ｖh−Ｖoffがスイッチング素子Ｓ２１を介
して電極Ｙjに印加される。その後、電極Ｙj+1について
も図１５に示されるように、電極Ｙjと同様にアドレス
ドライバ６からの画素データパルスＤＰj+1の印加に同
期して走査パルスＳＰが印加される。
【００４９】走査パルスＳＰが印加された行電極に属す
る放電セルの内では、正電圧の画素データパルスが更に
同時に印加された放電セルにおいて放電が生じ、その壁
電荷の大半が失われる。一方、走査パルスＳＰが印加さ
れたものの正電圧の画素データパルスが印加されなかっ
た放電セルでは放電が生じないので、上記壁電荷が残留
したままとなる。この際、壁電荷が残留したままとなっ
た放電セルは発光放電セル、壁電荷が消滅してしまった
放電セルは非発光放電セルとなる。
【００５０】アドレス期間からサスティン期間に切り替
わる時には、スイッチング素子Ｓ１７，Ｓ２１はオフと
なり、代わってスイッチング素子Ｓ１４、Ｓ１５及びＳ
２２がオンとなる。スイッチング素子Ｓ４のオン状態は
継続される。サスティン期間において、第１サスティン
ドライバ７では、スイッチング素子Ｓ４のオンにより電
極Ｘjの電位はほぼ０Ｖのアース電位となる。次に、ス
イッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ
１がオンになると、コンデンサＣ１に蓄えられている電
荷によりコイルＬ１、ダイオードＤ１、そしてスイッチ
ング素子Ｓ１を介して電流が電極Ｘjに達してコンデン
サＣ０に流れ込み、コンデンサＣ０を充電させる。この
とき、コイルＬ１及びコンデンサＣ０の時定数により電
極Ｘjの電位は図１５に示されるように徐々に上昇す
る。
【００５１】次いで、スイッチング素子Ｓ１がオフとな
り、スイッチング素子Ｓ３がオンとなる。これにより、
電極Ｘjには電源Ｂ１の正端子の電位ＶS1が印加され
る。その後、スイッチング素子Ｓ３がオフとなり、スイ
ッチング素子Ｓ２がオンとなり、コンデンサＣ０に蓄積
された電荷により電極ＸjからコイルＬ２、ダイオード
Ｄ２、そしてスイッチング素子Ｓ２を介してコンデンサ
Ｃ１に電流が流れ込む。このとき、コイルＬ２及びコン
デンサＣ１の時定数により電極Ｘjの電位は図１５に示
されるように徐々に低下する。電極Ｘjの電位がほぼ０
Ｖに達すると、スイッチング素子Ｓ２がオフとなり、ス
イッチング素子Ｓ４がオンとなる。
【００５２】かかる動作によって第１サスティンドライ
バ７は図１５に示された如き正電圧の維持パルスＩＰx1
（第１維持パルス）を電極Ｘjに印加する。第２サステ
ィンドライバ８では、維持パルスＩＰx1が消滅するスイ
ッチング素子Ｓ４のオン時に同時に、スイッチング素子
Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフと
なる。スイッチング素子Ｓ１４がオンであったときには
電極Ｙjの電位はほぼ０Ｖのアース電位となっている
が、スイッチング素子Ｓ１４がオフとなり、スイッチン
グ素子Ｓ１１がオンになると、コンデンサＣ２に蓄えら
れている電荷によりコイルＬ３、ダイオードＤ３、スイ
ッチング素子Ｓ１１、スイッチング素子Ｓ１５、そして
スイッチング素子Ｓ２２を介して電流が電極Ｙjに達し
てコンデンサＣ０に流れ込み、コンデンサＣ０を充電さ
せる。このとき、コイルＬ３及びコンデンサＣ０の時定
数により電極Ｙjの電位は図１５に示されるように徐々
に上昇する。
【００５３】次いで、スイッチング素子Ｓ１１がオフと
なり、スイッチング素子Ｓ１３がオンとなる。これによ
り、電極Ｙjには電源Ｂ３の正端子の電位ＶS1がスイッ
チング素子Ｓ１３，スイッチング素子Ｓ１５、そしてス
イッチング素子Ｓ２２を介して印加される。その後、ス
イッチング素子Ｓ１３がオフとなり、スイッチング素子
Ｓ１２がオンとなり、コンデンサＣ０に蓄積された電荷
により電極Ｙjからスイッチング素子Ｓ２２、スイッチ
ング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そして
スイッチング素子Ｓ１２を介してコンデンサＣ２に電流
が流れ込む。このとき、コイルＬ４及びコンデンサＣ２
の時定数により電極Ｙjの電位は図１５に示されるよう
に徐々に低下する。電極Ｙjの電位がほぼ０Ｖに達する
と、スイッチング素子Ｓ１２がオフとなり、スイッチン
グ素子Ｓ１４がオンとなる。
【００５４】かかる動作によって第２サスティンドライ
バ８は図１５に示された如き正電圧の維持パルスＩＰy1
を電極Ｙjに印加する。なお、図１１では第１サスティ
ンドライバ７によって生成される維持パルスの全てをＩ
ＰXとし、第２サスティンドライバ７によって生成され
る維持パルスの全てをＩＰYとしたが、図１５では図１
１の各維持パルスＩＰXをＩＰx1〜ＩＰxiとし、各維持
パルスＩＰYをＩＰy1〜ＩＰyiとしている。ここで、ｉ
はサブフィールド毎に定まる整数値である。
【００５５】その維持パルスＩＰy1の電極Ｙjへの印加
後のサスティン期間の残り部分においては、維持パルス
ＩＰx2〜ＩＰxiと維持パルスＩＰy2〜ＩＰyiとが交互に
生成して電極Ｘjと電極Ｙjとに交互に印加されるので、
上記壁電荷が残留したままとなっている発光放電セルは
放電発光を繰り返しその発光状態を維持する。なお、維
持パルスＩＰx1〜ＩＰxi各々の電極Ｘjへの印加タイミ
ングは電極Ｘjに限らず行電極Ｘ1〜Ｘnの全てに同時に
印加され、維持パルスＩＰy1〜ＩＰyi各々の行電極Ｙj
への印加タイミングは電極Ｙjに限らず行電極Ｙ1〜Ｙn
の全てに同時に印加される。
【００５６】また、各サブフィールドのサスティン期間
で最初に生成される第１維持パルスＩＰx1はその後に生
成される維持パルスＩＰx2〜ＩＰxi及びＩＰy1〜ＩＰyi
に比べて大なるパルス幅を有する。駆動制御回路２は、
サスティン期間において維持パルスＩＰx1の発生と同時
にアドレスパルスの発生をアドレスドライバ６に対して
指令する。アドレスドライバ６は、制御回路２からのア
ドレスパルスの発生指令に応答して図１５に示されるよ
うにアドレスパルスＡＰを列電極Ｄ1〜Ｄmに印加する。
アドレスパルスＡＰは維持パルスＩＰx1と同一極性であ
り、維持パルスＩＰx1のパルス幅にほぼ等しい。
【００５７】アドレスパルスＡＰは図１１には示されて
いるように、各サブフィールドにおいて列電極Ｄ1〜Ｄm
に印加される。維持パルスＩＰx1の行電極Ｘ1〜Ｘnへの
印加と同時にアドレスパルスＡＰが列電極Ｄ1〜Ｄmに印
加されることにより、行電極Ｘ1〜Ｘnと列電極Ｄ1〜Ｄm
との間においては放電が生じ辛くなる。これにより、ア
ドレス期間に非発光セルと定められた放電セルの行電極
Ｘ1〜Ｘnと行電極Ｙ1〜Ｙnとの間の発光維持期間におけ
る誤放電の発生が防止される。
【００５８】図１６は、上記の図１５に示されたアドレ
スパルスＡＰの印加に代えて放電抑制パルスを行電極Ｙ
1〜Ｙnに印加するＰＤＰ駆動方法を示している。図１６
の駆動方法においては、駆動制御回路２がサスティン期
間において維持パルスＩＰx1の発生と同時に放電抑制パ
ルスの発生を第２サスティンドライバ８に対して指令す
る。第２サスティンドライバ８は、制御回路２からの放
電抑制パルスの発生指令に応答して図１６に示されるよ
うに放電抑制パルスＩＰy0を行電極Ｙ1〜Ｙn（図１６に
おいてはＹj，Ｙj+1のみを示す）に同時に印加する。放
電抑制パルスＩＰy0は維持パルスＩＰx1と同一極性であ
るが、そのパルス幅維持パルスＩＰx1と比べて極めて小
さい。
【００５９】第２サスティンドライバ８においては、放
電抑制パルスＩＰy0の発生の際には、維持パルスの発生
時と同様の動作が行われる。先ず、スイッチング素子Ｓ
１４がオフとなり、同時にスイッチング素子Ｓ１１がオ
ンとなり、行電極Ｙjへのライン１４の電圧レベルがほ
ぼ電圧ＶS1まで上昇すると、スイッチング素子Ｓ１１が
オフと同時にスイッチング素子Ｓ１３が短時間オンとな
り、電源Ｂ３による電圧ＶS1が行電極Ｙjへ印加され
る。スイッチング素子Ｓ１３がオフとなると、それと同
時にスイッチング素子１２がオンとなり、行電極Ｙjへ
のライン１４の電圧レベルが徐々に低下する。その電圧
レベルがほぼ０Ｖまで低下すると、スイッチング素子１
２がオフとなり、同時にスイッチング素子Ｓ１４がオン
となる。この結果、行電極Ｙjには放電抑制パルスＩＰ
y0が印加される。
【００６０】その他の構成及び方法は図４〜図１５に示
された通りであるので、ここでの更なる説明は省略す
る。維持パルスＩＰx1の行電極Ｘ1〜Ｘnへの印加開始と
同時に放電抑制パルスＩＰ y0が行電極Ｙ1〜Ｙnに印加さ
れることにより、行電極Ｘ1〜Ｘnと行電極Ｙ1〜Ｙnとの
間の電位差がほとんどなくなるので、行電極Ｘ1〜Ｘnと
列電極Ｄ1〜Ｄmとの間においては放電が起きた場合であ
ってもアドレス期間に非発光セルと定められた放電セル
の行電極Ｘ1〜Ｘnと行電極Ｙ1〜Ｙnとの間の発光維持期
間における誤放電の発生が防止される。
【００６１】なお、放電抑制パルスＩＰy0が維持パルス
ＩＰx1と同程度のパルス幅を有すると、アドレス期間に
発光セルと設定された放電セルの列電極に維持パルスＩ
Ｐx1を印加させても維持放電発光しなくなる可能性があ
るので、放電抑制パルスＩＰ y0のパルス幅が維持パルス
ＩＰx1のそれに比べて極めて狭くされている。図１７
は、上記の図１６に示された放電抑制パルスを発生する
構成部分を専用に有する第２サスティンドライバ８の構
成を示している。第２サスティンドライバ８は図１４に
示された構成に加えてスイッチング素子Ｓ１８及び電源
Ｂ７を有している。電源Ｂ７は電圧Ｖkを出力する。電
圧Ｖkは電圧ＶS1より低く設定されている。電源Ｂ７の
正端子はスイッチング素子Ｓ１８を介してライン１３に
接続され、負端子はアース接続されている。その他の構
成は図１４に示された構成と同一である。スイッチング
素子Ｓ１８のオンオフは駆動制御回路２によって制御さ
れる。
【００６２】駆動制御回路２はサスティン期間において
維持パルスＩＰx1の発生と同時に放電抑制パルスの発生
を第２サスティンドライバ８に対して指令する。その指
令に応答して第２サスティンドライバ８のスイッチング
素子Ｓ１８がオンとなり、スイッチング素子Ｓ１４がオ
フとなる。サスティン期間においては、図１８に示され
るように、スイッチング素子Ｓ４がオンからオンに反転
すると、スイッチング素子Ｓ１及びＳ１８が同時にオン
になり、スイッチング素子Ｓ１４がオフとなる。スイッ
チング素子Ｓ１のオンにより、コンデンサＣ１に蓄えら
れている電荷によりコイルＬ１、ダイオードＤ１、そし
てスイッチング素子Ｓ１を介して電流が電極Ｘjに達し
てコンデンサＣ０に流れ込み、コンデンサＣ０を充電さ
せるので電極Ｘjの電位は徐々に上昇する。この電極Ｘj
の電位変化は図１５及び図１６の場合でも同様である。
また、スイッチング素子１８のオンにより、電源Ｂ７の
正端子の正電位Ｖkがスイッチング素子２２を介して行
電極Ｙjへ印加される。よって、行電極Ｙjの電位は図１
８に示されるように直ちに正電位Ｖkとなる。
【００６３】スイッチング素子１８のオンは維持パルス
ＩＰx1のパルス幅の時間に比べて短く、例えば、図１８
に示されるように、スイッチング素子Ｓ１がオフに変化
し、代わってスイッチング素子Ｓ３がオンとなった後に
スイッチング素子Ｓ１８はオフとなり、同時にスイッチ
ング素子Ｓ１４はオンとなる。スイッチング素子Ｓ１８
のオフ及びスイッチング素子Ｓ１４のオンにより、行電
極Ｙjはスイッチング素子Ｓ２２、Ｓ１５及びＳ１４を
介してアース接続されるので、ほぼ０Ｖとなる。このよ
うなスイッチング素子Ｓ１４及びＳ１８の切換動作によ
り結果として図１８に示されたように振幅Ｖkの放電抑
制パルスＢＰが行電極Ｙjには形成される。
【００６４】以後の維持パルスＩＰx1〜ＩＰxi及びＩＰ
y1〜ＩＰxiの生成及び消滅は図１５及び図１６に示され
た通りである。なお、図１８には行電極Ｙ1〜Ｙnのうち
の行電極Ｙj，Ｙj+1への放電抑制パルスＢＰの印加が示
されているが、行電極Ｙ1〜Ｙn全てに放電抑制パルスＢ
Ｐが印加される。
【００６５】放電抑制パルスＢＰが行電極Ｙ1〜Ｙnに印
加されることにより、行電極Ｘ1〜Ｘnと行電極Ｙ1〜Ｙn
との間の電位差がほとんどなくなるので、行電極Ｘ1〜
Ｘnと列電極Ｄ1〜Ｄmとの間においては放電が起きた場
合であってもアドレス期間に非発光セルと定められた放
電セルの行電極Ｘ1〜Ｘnと行電極Ｙ1〜Ｙnとの間の発光
維持期間における誤放電の発生が防止される。
【００６６】なお、図１５に示されたアドレスパルスＡ
Ｐと図１６又は図８に示された放電抑制パルスＩＰy0又
はＢＰとの双方のパルスを同時に用いても良い。例え
ば、図１９に示されるように、維持パルスＩＰx1の発生
と同時に、アドレスドライバ６がアドレスパルスＡＰを
列電極Ｄ1〜Ｄmに印加させ、第２サスティンドライバ８
が放電抑制パルスＩＰy0を行電極Ｙ1〜Ｙnに印加させる
のである。
【００６７】また、上記した各実施例には、本発明を１
リセット１選択消去アドレス法に適用した例を示した
が、これに限らず、例えば、図２及び図３に示されたよ
うな従来のＮ個のサブフィールドで２N階調表示を行う
階調表示にも適用することができる。また、画素データ
書込行程において画素データパルスに応じて選択的に各
放電セル内に壁電荷を形成させるようにした選択書込ア
ドレス法の場合にも本発明を適用することができる。
【００６８】
【発明の効果】以上の如く、本発明によれば、発光維持
行程における行電極間の誤放電発光を防止して高品質な
る画像表示を行うことができる。
【図面の簡単な説明】
【図１】従来のＰＤＰ駆動方法を用いた表示装置の概略
構成を示す図である。
【図２】図１の装置の発光駆動フォーマットを示す図で
ある。
【図３】図１の装置のＰＤＰの各電極に印加される各種
駆動パルスの印加タイミングを示す図である。
【図４】本発明の駆動方法を適用した表示装置の概略構
成を示す図である。
【図５】選択消去アドレス法を採用した際の発光駆動フ
ォーマットを示す図である。
【図６】データ変換回路３０の内部構成を示す図であ
る。
【図７】ＡＢＬ回路３１の内部構成を示す図である。
【図８】データ変換回路３１２における変換特性を示す
図である。
【図９】輝度モードと各サブフィールドの維持発光行程
にて実施される発光回数比との対応関係を示す図であ
る。
【図１０】第１データ変換回路３２における変換特性を
示す図である。
【図１１】ＰＤＰの各電極に印加される各種駆動パルス
の印加タイミングを示す図である。
【図１２】図５の発光駆動フォーマットに基づいて実施
される発光駆動のパターンの一例を示す図である。
【図１３】図５の発光駆動フォーマットに基づいて実施
される発光駆動の全パターン、及びこの発光駆動を実施
する際に第２データ変換回路３４で用いられる変換テー
ブルの一例を示す図である。
【図１４】第１及び第２サスティンドライバの具体的構
成を示す回路図である。
【図１５】アドレスパルスを印加する場合の図１４の回
路の各部のタイムチャートである。
【図１６】放電抑制パルスを印加する場合の図１４の回
路の各部のタイムチャートである。
【図１７】第１及び第２サスティンドライバの具体的構
成を示す回路図である。
【図１８】放電抑制パルスを印加する場合の図１７の回
路の各部のタイムチャートである。
【図１９】アドレスパルス及び放電抑制パルスを印加す
る場合の図１４の回路の各部のタイムチャートである。
【符号の説明】
２ 駆動制御回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ ３０ データ変換回路 ３１ ＡＢＬ回路 ３２ 第１データ変換回路 ３３ 多階調化処理回路 ３４ 第２データ変換回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C058 AA11 BA02 BA35 BB25 5C080 AA05 BB05 DD09 FF12 HH05 JJ02 JJ03 JJ04 JJ05

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 各対間に容量性負荷を有する複数の行電
    極対と、前記行電極対に交差して配列されており各交差
    部にて放電セルを形成する複数の列電極とを有するプラ
    ズマディスプレイパネルを映像信号に応じて階調駆動す
    る駆動方法であって、 前記映像信号における１フィールドの表示期間を複数の
    サブフィールドで構成し、前記サブフィールド各々にお
    いて、 前記映像信号に対応して前記プラズマディスプレイパネ
    ルの放電セル各々について発光セル及び非発光セルのう
    ちのいずれか一方を示す画素データを作成し、走査パル
    スを前記複数の行電極対の一方の行電極に順次印加する
    と共に前記走査パルスに同期して前記画素データに対応
    した画素データパルスを前記列電極に印加して前記放電
    セル各々を前記画素データに対応した発光セル及び非発
    光セルのうちのいずれか一方の状態にせしめる画素デー
    タ書込行程と、 前記画素データ書込行程にて発光セルの状態となった放
    電セルのみに維持放電を生じさせるべく維持パルスを前
    記サブフィールド各々の重み付けに対応した回数だけ前
    記複数の行電極対に交互に印加する発光維持行程と、を
    実行し、 前記発光維持行程にて印加される前記維持パルス各々の
    うちの最初に印加される第１維持パルスと同時に前記列
    電極各々に前記第１維持パルスと同一極性のアドレスパ
    ルスを印加することを特徴とする駆動方法。
  2. 【請求項２】 前記第１維持パルスのパルス幅は、同一
    のサブフィールド内でそれ以降に印加される維持パルス
    各々のパルス幅に比べて大きいことを特徴とする請求項
    １記載の駆動方法。
  3. 【請求項３】 前記第１維持パルスを前記複数の行電極
    対のうちの他方の行電極各々に印加し、前記第１維持パ
    ルスと同時に前記第１維持パルスと同一極性でかつ前記
    第１維持パルスのパルス幅より狭いパルス幅の放電抑制
    パルスを前記複数の行電極対の一方の行電極各々に印加
    することを特徴とする請求項１記載の駆動方法。
  4. 【請求項４】 前記放電抑制パルスの電圧値は、前記維
    持パルスの電圧値より小さいことを特徴とする請求項３
    記載の駆動方法。
  5. 【請求項５】 各対間に容量性負荷を有する複数の行電
    極対と、前記行電極対に交差して配列されており各交差
    部にて放電セルを形成する複数の列電極とを有するプラ
    ズマディスプレイパネルを映像信号に応じて階調駆動す
    る駆動方法であって、 前記映像信号における１フィールドの表示期間を複数の
    サブフィールドで構成し、前記サブフィールド各々にお
    いて、 前記映像信号に対応して前記プラズマディスプレイパネ
    ルの放電セル各々について発光セル及び非発光セルのう
    ちのいずれか一方を示す画素データを作成し、走査パル
    スを前記複数の行電極対の一方の行電極に順次印加する
    と共に前記走査パルスに同期して前記画素データに対応
    した画素データパルスを前記列電極に印加して前記放電
    セル各々を前記画素データに対応した発光セル及び非発
    光セルのうちのいずれか一方の状態にせしめる画素デー
    タ書込行程と、 前記画素データ書込行程にて発光セルの状態となった放
    電セルのみに維持放電を生じさせるべく維持パルスを前
    記サブフィールド各々の重み付けに対応した回数だけ前
    記複数の行電極対に交互に印加する発光維持行程と、を
    実行し、 前記発光維持行程にて印加される前記維持パルス各々の
    うちの前記複数の行電極対のうちの他方の行電極各々に
    最初に印加される第１維持パルスと同時に前記第１維持
    パルスと同一極性でかつ前記第１維持パルスのパルス幅
    より狭いパルス幅の放電抑制パルスを前記複数の行電極
    対の一方の行電極各々に印加することを特徴とする駆動
    方法。
  6. 【請求項６】 前記放電抑制パルスの電圧値は、前記維
    持パルスの電圧値より小さいことを特徴とする請求項５
    記載の駆動方法。
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