JP4639070B2

JP4639070B2 - プラズマディスプレイパネルの駆動方法

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Publication number: JP4639070B2
Application number: JP2004323337A
Authority: JP
Inventors: ソニクキム
Original assignee: LG Electronics Inc
Current assignee: LG Electronics Inc
Priority date: 2003-11-08
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Description

本発明は、プラズマディスプレイパネルに係り、さらに詳しくは、プラズマディスプレイパネルの駆動方法に関する。

プラズマディスプレイパネル（Plasma Display Panel：以下、「ＰＤＰ」という）は、Ｈｅ＋Ｘｅ、Ｎｅ＋ＸｅまたはＨｅ＋Ｎｅ＋Ｘｅガスの放電時に発生する１４７ｎｍの紫外線によって蛍光体を発光させることにより、文字またはグラフィックを含む画像を表示する。このようなＰＤＰは、薄膜化と大型化が容易であるうえ、最近の技術開発に励まされて大きく向上した画質を提供する。特に、３電極交流面放電型ＰＤＰは、放電時に表面に蓄積された壁電荷を用いて、放電に必要な電圧を低下させ、放電によって発生するスパッタリングから電極を保護するので、低電圧駆動と長寿命の利点を有する。

図１を参照すれば、３電極交流面放電型ＰＤＰの放電セルは、上部基板１０上に形成されたスキャン電極３０Ｙ及びサステイン電極３０Ｚと、下部基板１８上に形成されたアドレス電極２０Ｘと、を備える。

スキャン電極３０Ｙとサステイン電極３０Ｚのそれぞれは、透明電極１２Ｙ、１２Ｚと、透明電極１２Ｙ、１２Ｚの線幅より小さい線幅を有し、透明電極の一側端に形成される金属バス電極１３Ｙ、１３Ｚと、を含む。透明電極１２Ｙ、１２Ｚは、通常インジウムスズ酸化物（Indiuｍ-Tin-Oxide:ＩＴＯ）で上部基板１０上に形成される。金属バス電極１３Ｙ、１３Ｚは、通常クロムＣｒなどの金属で透明電極１２Ｙ、１２Ｚ上に形成され、高抵抗の透明電極１２Ｙ、１２Ｚによる電圧降下を減らす役割を果す。スキャン電極３０Ｙとサステイン電極３０Ｚが形成された上部基板１０には、上部誘電体層１４と保護膜１６が積層される。上部誘電体層１４にはプラズマ放電時に発生した壁電荷が蓄積される。保護膜１６は、プラズマ放電時に発生したスパッタリングによる上部誘電体層１４の損傷を防止すると共に２次電子の放出效率を高める。この保護膜１６としては通常酸化マグネシウムＭｇＯが利用される。

アドレス電極２０Ｘは、スキャン電極３０Ｙ及びサステイン電極３０Ｚと交差する方向に形成される。アドレス電極２０Ｘが形成された下部基板１８上には下部誘電体層２２と隔壁２４が形成される。下部誘電体層２２と隔壁２４の表面には蛍光体層２６が形成される。隔壁２４は、アドレス電極２０Ｘに並んで形成され、放電セルを物理的に区分し、放電によって生成された紫外線と可視光が隣接した放電セルに漏洩することを防止する。蛍光体層２６は、プラズマ放電時に発生した紫外線によって励起・発光して赤色、緑色または青色のいずれか一つの可視光線を発生する。上／下部基板１０、１８と隔壁２４との間に設けられた放電セルの放電空間には、放電のためのＨｅ＋Ｘｅ、Ｎｅ＋ＸｅまたはＨｅ＋Ｎｅ＋Ｘｅなどの不活性混合ガスが注入される。

このような３電極交流面放電型ＰＤＰは、画像の階調（Gray Level）を具現するために一つのフレームを、発光回数の異なる複数のサブフィールドに分けて駆動している。各サブフィールドは、放電を一様に起こすためのリセット期間と、放電セルを選択するためのアドレス期間と、放電回数によって階調を具現するサステイン期間と、にさらに分けられる。２５６階調で画像を表示しようとする場合、１／６０秒に該当するフレーム期間（１６.６７ｍｓ）は、図２のように８個のサブフィールドＳＦ１〜ＳＦ８に分けられる。８個のサブフィールドＳＦ１〜ＳＦ８のそれぞれは、リセット期間、アドレス期間及びサステイン期間にさらに分けられる。各サブフィールドのリセット期間及びアドレス期間は各サブフィールド毎に同一である反面、サステイン期間及びその放電回数は各サブフィールドにおいて２^ｎ（但し、ｎ＝０，１，２，３，４，５，６，７）の割合で増加する。このように各サブフィールドにおけるサステイン期間が変わることにより、画像の階調を具現できるようになる。

このようなＰＤＰの駆動方法は、アドレス放電によって選択される放電セルの発光可否によって選択的書き込み（Selective writing）方式と、選択的消去（Selective erasing）方式とに大別される。

このうち、選択的消去方式では、全画面を書き込み放電させて全画面を点灯した後に、アドレス期間中に選択された放電セルを消灯する。次いで、サステイン期間中には、アドレス放電によって選択されない放電セルのみをサステイン放電させることにより、画像を表示する。

実際、選択的消去方式では、図３のようにフレーム毎に一回だけ全面書き込みを行い、サブフィールドＳＦ１〜ＳＦ１０毎に不要な放電セルを消して行く。具体的には、一番目のサブフィールドＳＦ１はリセット期間、全面書き込み期間、消去アドレス期間及びサステイン期間を含み、残りのサブフィールドＳＦ２〜ＳＦ１０は消去アドレス期間及びサステイン期間のみを含む。このように１フレーム内で一回だけ全面書き込み放電を行うと、１フレーム内で発生する不要な光（すなわち、全面書き込み放電によって生成される光）が最小化され、コントラストの向上をきたす。

また、選択的消去方式では、全面書き込み期間を含まない残りのサブフィールドＳＦ２〜ＳＦ１０で安定した消去アドレス放電を行えるように、サブフィールドＳＦ１〜ＳＦ９のサステイン期間中に図４のようなサステインパルスが供給される。

図４を参照すれば、まず、開始サステインパルスＷＩＳＵＳがスキャン電極ラインＹ（またはサステイン電極ラインＺ）に印加される。ここで、開始サステインパルスＷＩＳＵＳは、正常サステインパルスＮＳＵＳに比べてパルス幅が長く設定されるので、正常サステインパルスＮＳＵＳがサステイン期間の初めに印加される時よりもオンセル内の壁電荷の量をさらに増加させることで、サステイン放電を安定化する。この開始サステインパルスＷＩＳＵＳに次いで、サステイン電極ラインＺ及びスキャン電極ラインＹに正常サステインパルスＮＳＵＳが交互に供給される。

ここで、最後の正常サステインパルスＮＳＵＳがサステイン電極ラインＺに印加されるため、放電セルには図５ａのように壁電荷が形成される。具体的には、スキャン電極ラインＹには負極性（−）の壁電荷が形成され、サステイン電極ラインＺには正極性（＋）の壁電荷が形成される。

その後、正常サステインパルスＮＳＵＳに比べてパルス幅が長く設定された最後のサステインパルスＷＦＳＵＳが、スキャン電極ラインＹに印加される。ここで、最後のサステインパルスＷＦＳＵＳのパルス幅が長く設定されるため、強いサステイン放電が発生する。

したがって、図５ｂのように、正常サステイン放電の発生時よりも多くの壁電荷が放電セル内に形成される。具体的には、スキャン電極ラインＹには正常サステイン放電の発生時よりも多くの負極性（−）の壁電荷が形成され、サステイン電極ラインＺには正常サステイン放電の発生時よりも多くの正極性（＋）の壁電荷が形成される。最後のサステインパルスＷＦＳＵＳによって生成された壁電荷は、次のアドレス期間の消去放電時に利用される。

しかし、従来には最後のサステインパルスＷＦＳＵＳによって次のアドレス期間の消去放電に必要な十分な壁電荷が形成されない。これを詳しく説明すれば、最後のサステインパルスＷＦＳＵＳが印加される前に放電セルには、図５aのように正常サステインパルスＮＳＵＳによって少量の壁電荷が形成される。このように少量の壁電荷が放電セルに形成された状態で最後のサステインパルスＷＦＳＵＳが印加されるので、最後のサステインパルスＷＦＳＵＳによって形成される壁電荷の量が限定され、これにより次のアドレス期間の消去放電に必要な十分な壁電荷が形成されない。したがって、従来の選択的消去方式では、消去アドレス期間中に所望の壁電荷が選択されないため、サステイン期間中に誤放電が発生するという問題点がある。とりわけ、このような誤放電問題は、パネルが低温の−５０℃以上０℃以下の環境下で駆動されるときにさらに深刻になる。具体的には、低温環境では粒子の動きが鈍化してしまうため、最後のサステインパルスＷＦＳＵＳによって所望の壁電荷が形成されなく、これにより誤放電問題がさらに深刻になる。

一方、選択的書き込み方式では、リセット期間中にすべてのセルを消灯し、アドレス期間中に点灯すべきオンセル（on-cells）を選択する。また、選択的書き込み方式では、サステイン期間中、アドレス放電によって選択されたオンセルの放電を維持させることにより、画像を表示する。

一般に、選択的書き込み方式は、選択的消去方式に比べて階調表現範囲がさらに広いという長所がある一方、選択的消去方式に比べてアドレス期間が長いという短所もある。これに対して、図３に示すような選択的消去方式は、高速駆動に有利であるという長所がある一方、表現可能な階調が限定されるという短所もある。

このような選択的書き込み方式と選択的消去方式のそれぞれの長所よりもさらに優れた長所を有するいわゆる「ＳＷＳＥ方式」によるＰＤＰ駆動方法は、既に公知されている。

しかし、このような「ＳＷＳＥ方式」を用いても選択的消去方式にて駆動される場合、特に低温で駆動される場合は、上述した如く消去アドレス期間中に所望の放電セルが選択されないという恐れがある。

本発明は、かかる従来の問題点を解決するためのもので、その目的は、誤放電を防止するようにしたプラズマディスプレイパネルの駆動方法を提供することにある。

本発明の第１実施形態に係るプラズマディスプレイパネルの駆動方法は、サステイン期間中にスキャン電極ライン及びサステイン電極ラインに交互に第１サステインパルスを印加する段階と、サステイン期間中に最後のサステインパルスとしての、第１サステインパルスより長いパルス幅を持つ第２サステインパルスを印加する段階と、第２サステインパルスが印加される前に、スキャン電極ライン及びサステイン電極ラインのいずれか一つの電極ラインに壁電荷強化パルスを印加する段階と、を含む。

前記壁電荷強化パルスの供給時に壁電荷強化パルスに同期されるように、壁電荷強化パルスが印加されないスキャン電極ライン及びサステイン電極ラインのいずれか一つの電極ラインに同期パルスを印加する段階をさらに含むことを特徴とする。

前記同期パルスは、矩形波であることを特徴とする。

前記同期パルスは、第１サステインパルスと同一の電圧値に設定されることを特徴とする。

前記壁電荷強化パルスは、負極性の電位を持つことを特徴とする。

前記壁電荷強化パルスは、所定の勾配で降下するランプ波であることを特徴とする。

前記壁電荷強化パルスは、−８０Ｖ以上−６０Ｖ以下の電圧まで降下することを特徴とする。

前記壁電荷強化パルスは、−７２Ｖ以上−６８Ｖ以下の電圧まで降下することを特徴とする。

前記壁電荷強化パルスの印加時間は、２μｓ以上３μｓ以下の間で設定されることを特徴とする。

前記壁電荷強化パルスは、１フレームに含まれたすべてのサブフィールドのサステイン期間中に印加されることを特徴とする。

前記壁電荷強化パルスは、１フレームに含まれた複数のサブフィールドの中から最後のサブフィールドを除いた残りのサブフィールドのサステイン期間中に印加されることを特徴とする。

前記壁電荷強化パルスは、パネルが低温環境での駆動時にのみ供給されることを特徴とする。

本発明の第２実施形態に係るプラズマディスプレイパネルの駆動方法は、少なくとも一つ以上の選択的書き込みサブフィールド及び選択的消去サブフィールドのサステイン期間中、スキャン電極ライン及びサステイン電極ラインに交互に第１サステインパルスを印加する段階と、サステイン期間中に最後のサステインパルスとしての、第１サステインパルスより長いパルス幅を持つ第２サステインパルスを印加する段階と、第２サステインパルスが印加される前に、スキャン電極ライン及びサステイン電極ラインのいずれか一つの電極ラインに壁電荷強化パルスを印加する段階と、を含む。

前記同期パルスは、矩形波であることを特徴とする。

前記壁電荷強化パルスは、選択的消去サブフィールドのサステイン期間及び、選択的消去サブフィールドの前に位置する最後の選択的書き込みサブフィールドのサステイン期間中に印加されることを特徴とする。

前記壁電荷強化パルスは、最後の選択的消去サブフィールドを除いた残りの選択的消去サブフィールドのサステイン期間及び、選択的消去サブフィールドの前に位置する最後の選択的書き込みサブフィールドのサステイン期間中に印加されることを特徴とする。

前記壁電荷強化パルスは、パネルの低温環境での駆動時にのみ供給されることを特徴とする。

本発明の第１、第２実施形態に係るプラズマディスプレイパネルの駆動方法によれば、最後のサステインパルスによって強いサステイン放電が発生することから、次の消去アドレス期間に必要な十分な壁電荷を形成することができ、これにより誤放電を防止することができる。

＜第１実施形態＞
以下、本発明の実施形態を添付図を参照して詳しく説明する。

図６は、本発明の第１実施形態に係るプラズマディスプレイパネルの駆動方法を説明するための選択的消去方式の駆動波形を示す図である。

図６を参照すれば、選択的消去方式の一番目のサブフィールドはリセット期間、全面書き込み期間、消去アドレス期間及びサステイン期間を含み、残りのサブフィールドは消去アドレス期間及びサステイン期間のみを含む。

すなわち、１フレームの一番目のサブフィールドでは全体放電セルに全面書き込み放電を起こし、残りのサブフィールドでは不要な放電セルを消して行きながらデータに対応する画像を表示する。

一番目のサブフィールドのリセット期間及び全面書き込み期間中には多様な形態のパルスが印加される。本発明では、容易に説明するために、一般的に利用されるランプパルスＲＰ及び全面書き込みパルスＷＰを用いてリセット期間及び全面書き込み期間の動作を説明する。

一番目のサブフィールドのリセット期間中にスキャン電極ラインＹにランプパルスＲＰが供給される。スキャン電極ラインＹにランプパルスＲＰが供給されると、すべての放電セルでランプ放電が発生し、このランプ放電によって所定の壁電荷が形成される。この時、スキャン電極ラインＹには負極性（−）の壁電荷が形成され、サステイン電極ラインＺには正極性（＋）の壁電荷が形成される。

一番目のサブフィールドの全面書き込み期間中にサステイン電極ラインＺ及びスキャン電極ラインＹに全面書き込みパルスＷＰが印加される。ここで、全面書き込みパルスＷＰは、リセット期間に形成された壁電荷の電圧値と足し合わせられるようにサステイン電極ラインＺに先に印加される。このようにサステイン電極ラインＺ及びスキャン電極ラインＹに全面書き込みパルスＷＰが印加されると、サステイン放電に必要な十分な壁電荷が放電セルに形成される。

その後、消去アドレス期間中には、消去データパルスＳＥＤがアドレス電極ラインＸに印加されると同時に、消去スキャンパルスＳＥＳＣＮがスキャン電極ラインＹに印加される。そうすると、消去データパルスＳＥＤ及び消去スキャンパルスＳＥＳＣＮが同時に供給された放電セルで消去アドレス放電が発生し、全面書き込み期間中に形成された壁電荷が除去される。

サステイン期間の開始時点では開始サステインパルスＷＩＳＵＳがサステイン電極ラインＺに供給される。ここで、開始サステインパルスＷＩＳＵＳは、正常サステインパルスＮＳＵＳに比べてパルス幅が長く設定されるので、強いサステイン放電を起こし、これによってオンセル、すなわち消去アドレス放電が起こらない放電セル内の壁電荷の量をさらに増加させることにより、サステイン放電を安定化する。

前記開始サステインパルスＷＩＳＵＳに次いで、サステイン電極ラインＺ及びスキャン電極ラインＹに交互に正常サステインパルスＮＳＵＳが供給される。このような正常サステインパルスＮＳＵＳはオンセル内でサステイン放電を起こす。ここで、最後の正常サステインパルスＮＳＵＳがスキャン電極ラインＹに印加されるので、放電セルには図７ａのように壁電荷が形成される。具体的には、スキャン電極ラインＹには負極性（−）の壁電荷が形成され、サステイン電極ラインＺには正極性（＋）の壁電荷が形成される。

その後、スキャン電極ラインＹに第１壁電荷強化パルスＳＲ１が印加され、第１壁電荷強化パルスＳＲ１と同期されるようにサステイン電極ラインＺに第２壁電荷強化パルスＳＲ２が印加される。ここで、第１壁電荷強化パルスＳＲ１はランプパルスで印加され、第２壁電荷強化パルスＳＲ２は矩形波で印加される。ここで、第２壁電荷強化パルスＳＲ２は印加されないこともある。

第１壁電荷強化パルスＳＲ１及び第２壁電荷強化パルスＳＲ２が印加されると、オンセルに形成された壁電荷と電圧値とが足し合わせられて強化放電が発生する。ここで、第１壁電荷強化パルスＳＲ１及び第２壁電荷強化パルスＳＲ２が同時に印加されるため、スキャン電極ラインＹとサステイン電極ラインＺとの間に高い電圧差発生して強い強化放電が起こる。また、第１壁電荷強化パルスＳＲ１がランプパルスで印加されるため、強化放電によって図７ｂのように多量の壁電荷がオンセルに形成される。ここで、本発明では、オンセルに多量の壁電荷が充分に形成できるように、第１壁電荷強化パルスＳＲ１の電圧を−８０Ｖ以上−６０Ｖ以下の間で、好ましくは−７２Ｖ以上−６８Ｖ以下の間で設定する。そして、第２壁電荷強化パルスＳＲ２の電圧値は、サステインパルスＮＳＵＳの電圧値と同一に設定する。また、本発明では、第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２の印加時間を２μｓ以上３μｓ以下の間で設定する。実験的に第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２の印加時間が３μｓ超過に設定されると、あまりにも多くの壁電荷が形成されて自己消去（Self-erasing）放電が発生することがあり、２μｓ未満に設定されると、十分な壁電荷が形成されないことがある。

その後、長いパルス幅を持つ最後のサステインパルスＷＦＳＵＳがスキャン電極ラインＹに印加される。このように長いパルス幅を持つ最後のサステインパルスＷＦＳＵＳが印加されると、強いサステイン放電が発生しても多くの壁電荷が形成される。特に、最後のサステインパルスＷＦＳＵＳは、第１及び第２強化パルスＳＲ１、ＳＲ２によって形成された多量の壁電荷の電圧と足し合わせられるので、図７ｃのような次のサブフィールドの消去アドレス期間に必要な十分な壁電荷を形成することができる。

その次に、第１サブフィールドを除いた残りのサブフィールドの期間中には、消去アドレス期間及びサステイン期間を繰り返しながらデータに対応する画像を表示する。ここで、第１壁電荷強化パルスＳＲ１及び第２壁電荷強化パルスＳＲ２はすべてのサブフィールドのサステイン期間中に印加できる。換言すれば、第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２がすべてのサブフィールドのサステイン期間に供給され、次のサブフィールドの消去アドレス期間に安定した消去放電を行えるような十分な壁電荷を形成することができる。また、第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２は、最後のサブフィールドを除いた残りのサブフィールドのサステイン期間中に印加できる。実際、最後のサブフィールドの次には次のフレームの第１サブフィールドが位置するため、第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２が印加されないことがある。即ち、最後のサブフィールドで第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２を印加しなくとも、続く次フレームの第１サブフィールドでは、消去アドレス放電が行われる前に全面書き込みが行われ、確実に消去アドレス放電を行うことができるためである。

一方、第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２は、パネルが低温、すなわち−５０℃以上０℃以下の温度範囲の環境下で駆動される時に限って印加される。言い換えれば、パネルの低温より高い温度、即ち上記温度範囲よりも高い温度でのパネルの駆動時には第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２を印加せず、低温でのパネルの駆動時にのみ第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２を印加する。上記温度範囲よりも高い温度でのパネル駆動時に第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２を印加すると、壁電荷が過剰になることがあるからである。なお、ここで、駆動時の温度とは、プラズマディスプレイパネル又はプラズマディスプレイパネルを供えたプラズマディスプレイ装置の周囲温度である。

このように、第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２が低温環境で供給されると、パネルは低温で安定した駆動が可能である。

＜第２実施形態＞
以下、本発明の実施形態を添付図を参照して詳しく説明する。

図８は、本発明の第２実施形態に係るプラズマディスプレイパネルの駆動方法によって１フレーム内に選択的消去サブフィールド及び選択的書き込みサブフィールドが配置されることを示す図である。

図８を参照すれば、ＳＷＳＥ方式における１フレームは、少なくとも一つ以上のサブフィールドを含む選択的書き込みサブフィールドＷＳＦと、少なくとも一つ以上のサブフィールドを含む選択的消去サブフィールドＥＳＦと、を含む。

選択的書き込みサブフィールドＷＳＦはｍ（ただし、ｍは０より大きい正の定数）個のサブフィールドＳＦ１〜ＳＦｍを含む。ｍ番目のサブフィールドＳＦｍを除いた第１〜第ｍ−１サブフィールドＳＦ１〜ＳＦｍ−１のそれぞれは、全画面のセルに一定量の壁電荷が一様に形成されている状態にするための初期化期間と、書き込み放電を用いてオンセルを選択するための書き込みアドレス期間と、選択されたオンセルに対してサステイン放電を起こすサステイン期間と、サステイン放電後にセル内の壁電荷を消去させるための消去期間と、に分けられて駆動される。

選択的書き込みサブフィールドＷＳＦの最後のサブフィールドである第ｍサブフィールドＳＦｍは、リセット期間、書き込みアドレス期間及びサステイン期間に分けられる。選択的書き込みサブフィールドＷＳＦにおいて、リセット期間、書き込みアドレス期間及び消去期間は各サブフィールドＳＦ１〜ＳＦｍ毎に同一に設定される反面、サステイン期間は予め設定された輝度加重値が同一にまたは異なるように設定される。

選択的消去サブフィールドＥＳＦはｎ−ｍ（ただし、ｎはｍより大きい正の定数）個のサブフィールドＳＦｍ＋１〜ＳＦｎを含む。第ｍ＋１〜第ｎサブフィールドＳＦｍ＋１〜ＳＦnのそれぞれは、消去放電を利用してオフセルを選択するための消去アドレス期間と、オンセルに対してサステイン放電を起こすためのサステイン期間と、に分けられる。選択的消去サブフィールドＥＳＦのサブフィールドＳＦｍ＋１〜ＳＦnにおいて、消去アドレス期間は同一に設定される一方、サステイン期間は輝度相対比によって同一にまたは異なるように設定される。

図９は、本発明の第２実施形態に係るプラズマディスプレイパネルの駆動方法を説明するための選択的消去方式及び選択的書き込み方式の駆動波形を示す図である。

図９を参照すれば、選択的書き込みサブフィールドＷＳＦのリセット期間では、すべてのスキャン電極ラインＹに上昇ランプパルスＲＰＳＵ及び降下ランプパルスＲＰＳＤが印加される。上昇ランプ波形ＲＰＳＵがスキャン電極ラインＹに印加されると、セットアップ放電が発生し、放電セルに壁電荷が均一に形成される。そして、降下ランプパルスＲＰＳＤがスキャン電極ラインＹに印加されると、セットダウン放電が発生し、セットアップ放電によって過剰に形成された壁電荷の一部が消去される。一方、スキャン電極ラインＹに降下ランプパルスＲＰＳＤが印加される時、サステイン電極ラインＺには正極性の直流電圧Ｖaが供給される。

書き込みアドレス期間では、負極性の書き込みスキャンパルスＳＷＳＣＮがスキャン電極ラインＹに順次印加されると同時に、書き込みスキャンパルスＳＷＳＣＮに同期されるように書き込みデータパルスＳＷＤがアドレス電極ラインＸに印加される。そうすると、書き込みスキャンパルスＳＷＳＣＮ及び書き込みデータパルスＳＷＤの電圧と以前に蓄積されたセル内の壁電圧とが加えられることにより、書き込みデータパルスＳＷＤが印加されるセル内で書き込み放電が発生してオンセルが選択される。そして、書き込み放電によってスキャン電極ラインＹ上には正極性の壁電荷が蓄積され、サステイン電極ラインＺとアドレス電極ラインＸ上には負極性の壁電荷が蓄積される。このように形成された壁電荷は、サステイン期間中にサステイン放電を起こすための外部印加電圧、すなわちサステイン電圧を低下させる。

サステイン期間の初期にスキャン電極ラインＹに開始サステインパルスＷＩＳＵＳ１が印加される。開始サステインパルスＷＩＳＵＳ１は、正常サステインパルスＮＳＵＳに比べてパルス幅が長く設定され、正常サステインパルスＮＳＵＳがサステイン期間の初めに印加される時よりもオンセル内の壁電荷の量をさらに増加させることにより、サステイン放電を安定化する。この開始サステインパルスＷＩＳＵＳ１に次いで、サステイン電極ラインＺ及びスキャン電極ラインＹに交互に正常サステインパルスＮＳＵＳが供給される。そして、選択的消去サブフィールドＥＳＦの先行サブフィールドである第ｍサブフィールドＳＦｍを除いた第１〜第ｍ−１サブフィールドＳＦ１〜ＳＦｍ−１で消去パルスＥＲＳが供給されることにより、オンセルをオフにする。

一方、選択的書き込みサブフィールドＷＳＦの最後のサブフィールドである第ｍサブフィールドＳＦｍの最後のサステインパルスＷＦＳＵＳは、正常サステインパルスＮＳＵＳに比べてパルス幅が長く設定され、次いでの選択的消去サブフィールド期間に必要な壁電荷を形成する。ここで、最後のサステインパルスＷＦＳＵＳが供給される前にスキャン電極ラインＹに第１壁電荷強化パルスＳＲ１が印加され、第１壁電荷強化パルスＳＲ１と同期されるようにサステイン電極ラインＺに第２壁電荷強化パルスＳＲ２が印加される。ここで、第１壁電荷強化パルスＳＲ１はランプパルスで印加されて、第２壁電荷強化パルスＳＲ２は矩形波で印加される。

第１壁電荷強化パルスＳＲ１及び第２壁電荷強化パルスＳＲ２が印加されると、オンセルに形成された壁電荷と電圧値とが足し合わせられて強化放電が発生する。ここで、第１壁電荷強化パルスＳＲ１及び第２壁電荷強化パルスＳＲ２が同時に印加されるので、スキャン電極ラインＹとサステイン電極ラインＺとの間に高い電圧差が発生して、強い強化放電が起こる。また、第１壁電荷強化パルスＳＲ１がランプパルスで印加されるので、強化放電によって図７ｂと同様に多量の壁電荷がオンセルに形成される。ここで、本発明では、オンセルに多量の壁電荷が充分に形成できるように、第１壁電荷強化パルスＳＲ１の電圧を−８０Ｖ以上−６０Ｖ以下の間、好ましくは−７２Ｖ以上−６８Ｖ以下の間で設定する。そして、第２壁電荷強化パルスＳＲ２の電圧値はサステインパルスＮＳＵＳの電圧値と同一に設定する。また、本発明では、第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２の印加時間は２μｓ以上３μｓ以下の間で設定される。

このように最後のサステインパルスＷＦＳＵＳが供給される前に第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２が印加されると、最後のサステインパルスＷＦＳＵＳによって強いサステイン放電が起こり、これにより図７ｃのように次のサブフィールドの消去アドレス期間に必要な十分な壁電荷を形成することができる。

その後、次いでの選択的消去サブフィールドＥＳＦのアドレス期間では、消去書き込みスキャンパルスＳＥＳＣＮがスキャン電極ラインＹに順次供給されると同時に、消去スキャンパルスＳＥＳＣＮに同期される消去データパルスＳＥＤがアドレス電極ラインＸに印加される。そうすると、以前のオンセルに形成された十分な壁電荷の電圧値と、消去書き込みスキャンパルスＳＥＳＣＮ及び消去データパルスＳＥＤの電圧値とが足し合わせられて、消去データパルスＳＥＤが印加されるオンセル内で消去放電が発生する。この消去放電により、オンセル内の壁電荷はサステイン電圧が印加されても放電が起こらない程度に消去される。

次いでのサステイン期間では、サステイン電極ラインＺに、安定したサステイン放電を行えるように、長いパルス幅を持つ開始サステインパルスＷＩＳＵＳ２が印加される。次いで、スキャン電極ラインＹ及びサステイン電極ラインＺに交互に正常サステインパルスＮＳＵＳが印加され、オンセル内でサステイン放電が起こる。以後、最後のサステインパルスＷＦＳＵＳがスキャン電極ラインＹに印加され、次いでの消去アドレス期間に必要な壁電荷を形成する。ここで、最後のサステインパルスＷＦＳＵＳが供給される前に、第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２がスキャン電極ラインＹ及びサステイン電極ラインＺにそれぞれ印加され、オンセル内に多くの壁電荷を形成するので、最後のサステインパルスＷＦＳＵＳによって次の消去アドレス期間に必要な十分な壁電荷が形成される。

一方、本発明で供給される第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２は、最後の選択的書き込みサブフィールドＳＦｍのサステイン期間及び、すべての選択的消去サブフィールドＥＳＦのサステイン期間中に印加される。ここで、最後の選択的消去サブフィールドＳＦnのサステイン期間中には第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２が印加されないこともある。言い換えれば、最後の選択的消去サブフィールドＳＦnのサステイン期間の次には次のフレームの一番目のサブフィールドＳＦ１が位置するので、第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２を印加して壁電荷を強化する必要がない。実際、最後の選択的消去サブフィールドＳＦnのサステイン期間中の第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２の供給可否は、設計者の好みによって決定することができる。

また、本発明における第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２は、パネルの低温、−５０℃以上０℃以下の温度範囲の環境下での駆動時にのみ印加される。換言すれば、低温よりも高い温度、即ち上記温度範囲よりも高い温度でのパネル駆動時には、第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２を印加せず、低温でのパネルの駆動時にのみ第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２を印加する。上記温度範囲よりも高い温度でのパネル駆動時に第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２を印加すると、壁電荷が過剰になることがあるからである。なお、ここで、駆動時の温度とは、プラズマディスプレイパネル又はプラズマディスプレイパネルを供えたプラズマディスプレイ装置の周囲温度である。

このように第１及び第２壁電荷強化パルスＳＲ１、ＳＲ２が低温環境で供給されると、パネルを低温で安定して駆動することができる。

従来の３電極交流面放電型プラズマディスプレイパネルの放電セルの構造を示す斜視図である。従来のプラズマディスプレイパネルの輝度加重値の一例を示す図である。従来の選択的消去方式の１フレームを示す図である。図３に示したサステイン期間中に印加される駆動波形を示す図である。図５ａ及び図５ｂはサステイン期間中に形成される壁電荷を示す図である。本発明の第１実施形態に係るプラズマディスプレイパネルの駆動方法を説明するための、選択的消去サブフィールド期間に供給される駆動波形を示す図である。図７ａ〜図７ｃは図６に示したサステイン期間中に形成される壁電荷を示す図である。本発明に係るプラズマディスプレイパネルの駆動時に１フレーム内に選択的消去サブフィールド及び選択的書き込みサブフィールドが配置されることを示す図である。本発明の第２実施形態に係るプラズマディスプレイパネルの駆動方法を説明するための、選択的消去サブフィールド及び選択的書き込みサブフィールド期間に供給される駆動波形を示す図である。

Claims

選択的消去方式にて駆動されるプラズマディスプレイパネルの駆動方法において、
サステイン期間中にスキャン電極ライン及びサステイン電極ラインに交互に第１サステインパルスを印加する段階と、
前記サステイン期間中に最後のサステインパルスとして、前記第１サステインパルスより長いパルス幅を持つ第２サステインパルスを印加する段階と、
前記第２サステインパルスが印加される前に、前記スキャン電極ラインに電圧が所定の勾配で降下するランプ波形を含む第１壁電荷強化パルスを印加する段階と、を含むことを特徴とするプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスの供給時に前記第１壁電荷強化パルスに同期されるように、第２壁電荷強化パルスを前記サステイン電極ラインに印加する段階をさらに含むことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
前記第２壁電荷強化パルスは、前記第１壁電荷強化パルスとは逆極性の矩形波であることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
前記第２壁電荷強化パルスは、前記第１サステインパルスと同一の電圧値に設定されることを特徴とする請求項２又は３記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、負極性の電位を持つことを特徴とする請求項１乃至４何れか記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、−８０Ｖ以上−６０Ｖ以下の電圧まで降下することを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、−７２Ｖ以上−６８Ｖ以下の電圧まで降下することを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスの印加時間は、２μｓ以上３μｓ以下の間で設定されることを特徴とする請求項１乃至７何れか記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、１フレームに含まれたすべてのサブフィールドのサステイン期間中に印加されることを特徴とする請求項１乃至８何れか記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、１フレームに含まれた複数のサブフィールドの中から最後のサブフィールドを除いた残りのサブフィールドのサステイン期間中に印加されることを特徴とする請求項１乃至８何れか記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、第１温度以下でのパネルの駆動時にのみ供給されることを特徴とする請求項１乃至１０何れか記載のプラズマディスプレイパネルの駆動方法。
前記第１温度は０℃であることを特徴とする、請求項１１記載のプラズマディスプレイパネルの駆動方法。
１フレームが複数の選択的書き込みサブフィールド及び選択的消去サブフィールドを含むプラズマディスプレイパネルの駆動方法において、
少なくとも一つ以上の選択的書き込みサブフィールド及び選択的消去サブフィールドのサステイン期間中に、スキャン電極ライン及びサステイン電極ラインに交互に第１サステインパルスを印加する段階と、
前記サステイン期間中に最後のサステインパルスとして、前記第１サステインパルスより長いパルス幅を持つ第２サステインパルスを印加する段階と、
前記第２サステインパルスが印加される前に、前記スキャン電極ラインに電圧が所定の勾配で降下するランプ波形を含む第１壁電荷強化パルスを印加する段階と、を含むことを特徴とするプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスの供給時に前記第１壁電荷強化パルスに同期されるように、第２壁電荷強化パルスを前記サステイン電極ラインに印加する段階をさらに含むことを特徴とする請求項１３記載のプラズマディスプレイパネルの駆動方法。
前記第２壁電荷強化パルスは、前記第１壁電荷強化パルスとは逆極性の矩形波であることを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
前記第２壁電荷強化パルスは、前記第１サステインパルスと同一の電圧値に設定されることを特徴とする請求項１４又は１５記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、負極性の電位を持つことを特徴とする請求項１３乃至１６何れか記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、−８０Ｖ以上−６０Ｖ以下の電圧まで降下することを特徴とする請求項１７記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、−７２Ｖ以上−６８Ｖ以下の電圧まで降下することを特徴とする請求項１８記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスの印加時間は、２μｓ以上３μｓ以下の間で設定されることを特徴とする請求項１３乃至１９何れか記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、前記選択的消去サブフィールドのサステイン期間及び、前記選択的消去サブフィールドの前に位置する最後の選択的書き込みサブフィールドのサステイン期間中に印加されることを特徴とする請求項１３乃至２０何れか記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、最後の選択的消去サブフィールドを除いた残りの選択的消去サブフィールドのサステイン期間及び、前記選択的消去サブフィールドの前に位置する最後の選択的書き込みサブフィールドのサステイン期間中に印加されることを特徴とする請求項１３乃至２０何れか記載のプラズマディスプレイパネルの駆動方法。
前記第１壁電荷強化パルスは、第１温度以下でのパネルの駆動時にのみ供給されることを特徴とする請求項１３乃至２２何れか記載のプラズマディスプレイパネルの駆動方法。
前記第１温度は０℃であることを特徴とする、請求項２３記載のプラズマディスプレイパネルの駆動方法。
選択的消去方式にて駆動されるプラズマディスプレイパネルの駆動方法において、
サステイン期間中にスキャン電極ライン及びサステイン電極ラインに交互に第１サステインパルスを印加する段階と、
前記サステイン期間中に最後のサステインパルスとして、前記第１サステインパルスより長いパルス幅を持つ第２サステインパルスを印加する段階と、
前記第２サステインパルスが印加される前に、電圧が降下した後上昇する第１壁電荷強化パルスを、前記スキャン電極ラインに印加する段階と、
前記第１壁電荷強化パルスに同期されるように、電圧が上昇した後降下する第２壁電荷強化パルスを、前記サステイン電極ラインに印加する段階と、を含むことを特徴とするプラズマディスプレイパネルの駆動方法。
１フレームが複数の選択的書き込みサブフィールド及び選択的消去サブフィールドを含むプラズマディスプレイパネルの駆動方法において、
少なくとも一つ以上の選択的書き込みサブフィールド及び選択的消去サブフィールドのサステイン期間中に、スキャン電極ライン及びサステイン電極ラインに交互に第１サステインパルスを印加する段階と、
前記サステイン期間中に最後のサステインパルスとして、前記第１サステインパルスより長いパルス幅を持つ第２サステインパルスを印加する段階と、
前記第２サステインパルスが印加される前に、電圧が降下した後上昇する第１壁電荷強化パルスを、前記スキャン電極ラインに印加する段階と、
前記第１壁電荷強化パルスに同期されるように、電圧が上昇した後降下する第２壁電荷強化パルスを、前記サステイン電極ラインに印加する段階と、を含むことを特徴とするプラズマディスプレイパネルの駆動方法。