JP7063213B2 - 映像信号処理装置、ディザパターン生成方法、及びディザパターン生成プログラム - Google Patents
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Description
本発明は、水平方向のドット数をH、垂直方向のライン数をV、フレーム方向の数をFとし、H×Vのドット数は4を超える数であり、H×Vのドット数よりなる2次元的なブロックは各ドットにnビットのいずれかの値であるディザ値が設定された1つの2次元的なディザパターンとされており、前記2次元的なディザパターンがフレーム方向に数Fで配列したH×V×Fのドット数よりなる3次元的なブロックで構成された3次元的なディザパターンを有するディザデータを記憶する記憶装置と、フレーム方向の数Fの2次元的なディザパターンがフレーム周期Fで順に選択され、入力された第1のビット数を有する映像信号のフレームにおけるH×Vのドット数よりなる2次元的なブロックごとに、選択されたディザパターンを加算する加算器と、前記加算器の出力におけるオーバフローをリミット処理し、前記第1のビット数のうちの下位のnビットを削減した第2のビット数を有する映像信号を出力する下位ビット削減部とを備え、前記3次元的なブロックの各ドットに対応する前記記憶装置のアドレスには、nビットのディザ値の最小値から最大値までの各値が書き込まれており、前記記憶装置にnビットのディザ値の各値が書き込まれる際に、新たにディザ値を書き込むことができる各対象アドレスを中心とした3次元的な第1の領域内における、既にディザ値が書き込まれている書き込み済みアドレスの数を求める第1の処理と、前記第1の領域よりも水平方向、垂直方向、及びフレーム方向に広い前記各対象アドレスを中心とした3次元的な第2の領域内における、書き込み済みアドレスの粗密の程度を示す時空間密度値を求める第2の処理と、前記3次元的なブロックの各ドットに対応する全てのアドレスに対するディザ値が書き込まれた前記対象アドレスの割合が所定の上限以内であり、前記第1の処理によって求められた前記第1の領域内における書き込み済みアドレスの数が0を超えるとき、前記第1の領域内における書き込み済みアドレスの数に応じて、前記対象アドレスにおいて求められた前記時空間密度値を増大させる第3の処理と、前記第3の処理を実行させた上で、全ての前記対象アドレスのうち、前記時空間密度値が最小のアドレスを選択する第4の処理と、前記第4の処理によって前記時空間密度値が最小のアドレスとして選択された前記対象アドレスにディザ値を書き込む第5の処理とが、nビットのディザ値の最小値から最大値までの各値が値を1ずつずらしながら順に前記記憶装置に書き込まれるように繰り返されることにより、前記3次元的なブロックの各ドットにnビットのディザ値の各値が割り当てられている映像信号処理装置を提供する。
本発明は、水平方向のドット数をH、垂直方向のライン数をV、フレーム方向の数をFとし、H×Vのドット数は4を超える数であり、H×Vのドット数よりなるブロックは各ドットにnビットのいずれかの値であるディザ値が設定された1つの2次元的なディザパターンとされており、前記2次元的なディザパターンがフレーム方向に数Fで配列したH×V×Fのドット数よりなる3次元的なブロックで構成された3次元的なディザパターンを生成するディザパターン生成方法であり、前記3次元的なブロックの各ドットに対応する記憶装置内のアドレスのうち、新たにディザ値を書き込むことができる各対象アドレスを中心とした3次元的な第1の領域内における、既にディザ値が書き込まれている書き込み済みアドレスの数を求め、前記第1の領域よりも水平方向、垂直方向、及びフレーム方向に広い前記各対象アドレスを中心とした3次元的な第2の領域内における、書き込み済みアドレスの粗密の程度を示す時空間密度値を求め、前記3次元的なブロックの各ドットに対応する全てのアドレスに対するディザ値が書き込まれた前記対象アドレスの割合が所定の上限以内であり、求められた前記第1の領域内における書き込み済みアドレスの数が0を超えるとき、前記第1の領域内における書き込み済みアドレスの数に応じて、前記対象アドレスにおいて求められた前記時空間密度値を増大させ、前記時空間密度値が増大されなかった前記対象アドレス及び前記時空間密度値が増大された前記対象アドレスを含む全ての前記対象アドレスのうち、前記時空間密度値が最小のアドレスを選択し、前記時空間密度値が最小のアドレスとして選択された前記対象アドレスにディザ値を書き込み、前記書き込み済みアドレスの数を求める処理と、前記時空間密度値を求める処理と、前記時空間密度値を増大させる処理と、前記時空間密度値が最小のアドレスを選択する処理と、前記時空間密度値が最小のアドレスとして選択された前記対象アドレスにディザ値を書き込む処理とを、nビットのディザ値の最小値から最大値までの各値が値を1ずつずらしながら順に前記記憶装置に書き込まれるように繰り返して、前記記憶装置に、前記3次元的なディザパターンを有するディザデータを記憶させるディザパターン生成方法を提供する。
を実行させるディザパターン生成プログラムを提供する。
条件1:1つのディザパターン内でディザ値0~255が極力均一に分散していること、
条件2:ディザパターンDp1~Dp8の各位置におけるフレーム方向のディザ値が極力分散した値であること、
である。
条件3:ディザパターンが加算されたR信号、G信号、及びB信号のフレーム内においてブロックの境界が視認されず、ブロックの境界における視覚的な違和感がほとんどないこと、
条件4:ディザパターンDp1~Dp8よりなる3次元的なブロックが加算されたR信号、G信号、及びB信号のフレーム方向において、ディザパターンのフレーム周期の境界がほとんど視認されず、フレーム方向の周期性(具体的にはフリッカ妨害)をほとんど認識できないこと、
である。
図5は、ディザパターン生成部20が、第1実施形態のディザパターン生成方法、または、第1実施形態のディザパターン生成プログラムを実行してディザパターンを生成する処理を示している。
図7は、ディザパターン生成部20が、第2実施形態のディザパターン生成方法、または、第2実施形態のディザパターン生成プログラムを実行してディザパターンを生成する処理を示している。
上述した第1及び第2実施形態においては、対象アドレスの隣接アドレスを、図6または図8のように定義したが、図9のように定義してもよい。図9においては、対象アドレスAtgtを中心とした水平及び垂直方向にpのp×pのアドレスと、対象アドレスAtgtのフレーム方向に隣接した前及び後に位置するp×pのアドレスとが、対象アドレスAtgtを中心とした3次元的な所定の領域を構成している。pは3以上の整数である。
図10において、ディザパターン生成部20は、ステップS41にて、RAM30の2048個の全てのアドレスにディザ値0を書き込む。ディザパターン生成部20は、ステップS42にて、カウンタをリセットしてカウント値を0とし、ディザ値を255に設定する。
20 ディザパターン生成部
30 RAM(記憶装置)
41~43 加算器
51~53 下位ビット削減部
Claims (9)
- 水平方向のドット数をH、垂直方向のライン数をV、フレーム方向の数をFとし、H×Vのドット数は4を超える数であり、H×Vのドット数よりなる2次元的なブロックは各ドットにnビットのいずれかの値であるディザ値が設定された1つの2次元的なディザパターンとされており、前記2次元的なディザパターンがフレーム方向に数Fで配列したH×V×Fのドット数よりなる3次元的なブロックで構成された3次元的なディザパターンを有するディザデータを記憶する記憶装置と、
フレーム方向の数Fの2次元的なディザパターンがフレーム周期Fで順に選択され、入力された第1のビット数を有する映像信号のフレームにおけるH×Vのドット数よりなる2次元的なブロックごとに、選択されたディザパターンを加算する加算器と、
前記加算器の出力におけるオーバフローをリミット処理し、前記第1のビット数のうちの下位のnビットを削減した第2のビット数を有する映像信号を出力する下位ビット削減部と、
を備え、
前記3次元的なブロックの各ドットに対応する前記記憶装置のアドレスには、nビットのディザ値の最小値から最大値までの各値が書き込まれており、
前記記憶装置にnビットのディザ値の各値が書き込まれる際に、新たにディザ値を書き込むことができる各対象アドレスを中心とした3次元的な第1の領域内における、既にディザ値が書き込まれている書き込み済みアドレスの数を求める第1の処理と、
前記第1の領域よりも水平方向、垂直方向、及びフレーム方向に広い前記各対象アドレスを中心とした3次元的な第2の領域内における、書き込み済みアドレスの粗密の程度を示す時空間密度値を求める第2の処理と、
前記3次元的なブロックの各ドットに対応する全てのアドレスに対するディザ値が書き込まれた前記対象アドレスの割合が所定の上限以内であり、前記第1の処理によって求められた前記第1の領域内における書き込み済みアドレスの数が0を超えるとき、前記第1の領域内における書き込み済みアドレスの数に応じて、前記対象アドレスを除外アドレスに設定する第3の処理と、
前記第3の処理によって除外アドレスに設定された前記対象アドレスを除く全ての前記対象アドレスのうち、前記時空間密度値が最小のアドレスを選択する第4の処理と、
前記第4の処理によって前記時空間密度値が最小のアドレスとして選択された前記対象アドレスにディザ値を書き込む第5の処理と、
が、nビットのディザ値の最小値から最大値までの各値が値を1ずつずらしながら順に前記記憶装置に書き込まれるように繰り返されることにより、前記3次元的なブロックの各ドットにnビットのディザ値の各値が割り当てられている
映像信号処理装置。 - 水平方向のドット数をH、垂直方向のライン数をV、フレーム方向の数をFとし、H×Vのドット数は4を超える数であり、H×Vのドット数よりなる2次元的なブロックは各ドットにnビットのいずれかの値であるディザ値が設定された1つの2次元的なディザパターンとされており、前記2次元的なディザパターンがフレーム方向に数Fで配列したH×V×Fのドット数よりなる3次元的なブロックで構成された3次元的なディザパターンを有するディザデータを記憶する記憶装置と、
フレーム方向の数Fの2次元的なディザパターンがフレーム周期Fで順に選択され、入力された第1のビット数を有する映像信号のフレームにおけるH×Vのドット数よりなる2次元的なブロックごとに、選択されたディザパターンを加算する加算器と、
前記加算器の出力におけるオーバフローをリミット処理し、前記第1のビット数のうちの下位のnビットを削減した第2のビット数を有する映像信号を出力する下位ビット削減部と、
を備え、
前記3次元的なブロックの各ドットに対応する前記記憶装置のアドレスには、nビットのディザ値の最小値から最大値までの各値が書き込まれており、
前記記憶装置にnビットのディザ値の各値が書き込まれる際に、新たにディザ値を書き込むことができる各対象アドレスを中心とした3次元的な第1の領域内における、既にディザ値が書き込まれている書き込み済みアドレスの数を求める第1の処理と、
前記第1の領域よりも水平方向、垂直方向、及びフレーム方向に広い前記各対象アドレスを中心とした3次元的な第2の領域内における、書き込み済みアドレスの粗密の程度を示す時空間密度値を求める第2の処理と、
前記3次元的なブロックの各ドットに対応する全てのアドレスに対するディザ値が書き込まれた前記対象アドレスの割合が所定の上限以内であり、前記第1の処理によって求められた前記第1の領域内における書き込み済みアドレスの数が0を超えるとき、前記第1の領域内における書き込み済みアドレスの数に応じて、前記対象アドレスにおいて求められた前記時空間密度値を増大させる第3の処理と、
前記第3の処理を実行させた上で、全ての前記対象アドレスのうち、前記時空間密度値が最小のアドレスを選択する第4の処理と、
前記第4の処理によって前記時空間密度値が最小のアドレスとして選択された前記対象アドレスにディザ値を書き込む第5の処理と、
が、nビットのディザ値の最小値から最大値までの各値が値を1ずつずらしながら順に前記記憶装置に書き込まれるように繰り返されることにより、前記3次元的なブロックの各ドットにnビットのディザ値の各値が割り当てられている
映像信号処理装置。 - 前記第1の領域は、少なくとも、前記2次元的なディザパターン内の前記対象アドレスの上、下、左、及び右に位置するアドレスと、前記対象アドレスのフレーム方向に隣接した前及び後に位置するアドレスとを含む領域である請求項1または2に記載の映像信号処理装置。
- 前記第1の領域は、pを3以上の整数として、前記2次元的なディザパターン内の前記対象アドレスを中心とした水平方向にp、垂直方向にpのp×pのアドレスと、前記対象アドレスのフレーム方向に隣接した前及び後に位置するp×pのアドレスとを含む領域である請求項1または2に記載の映像信号処理装置。
- 前記3次元的なブロックの各ドットに対応する全てのアドレスのうち、ディザ値が書き込まれた前記対象アドレスの割合が第1の割合以下である場合には、前記第1の処理によって求められた書き込み済みアドレスの数が少なくとも第1の数であれば、前記対象アドレスを前記除外アドレスに設定し、
前記全てのアドレスのうち、ディザ値が書き込まれた前記対象アドレスの割合が前記第1の割合を超えて第2の割合以下である場合には、前記第1の処理によって求められた書き込み済みアドレスの数が少なくとも前記第1の数より大きい第2の数であれば、前記対象アドレスを前記除外アドレスに設定する
請求項1に記載の映像信号処理装置。 - 前記第3の処理は、前記対象アドレスにおいて求められた前記時空間密度値に1を超える係数を乗算することによって前記時空間密度値を増大させる処理であり、
前記3次元的なブロックの各ドットに対応する全てのアドレスのうち、ディザ値が書き込まれた前記対象アドレスの割合が第1の割合以下である場合には、前記第1の処理によって求められた書き込み済みアドレスの数が少なくとも第1の数であれば、前記対象アドレスにおいて求められた前記時空間密度値に第1の係数を乗算し、
前記全てのアドレスのうち、ディザ値が書き込まれた前記対象アドレスの割合が前記第1の割合を超えて第2の割合以下である場合には、前記第1の処理によって求められた書き込み済みアドレスの数が少なくとも前記第1の数より大きい第2の数であれば、前記対象アドレスにおいて求められた前記時空間密度値に前記第1の係数より大きい第2の係数を乗算する
請求項2に記載の映像信号処理装置。 - 水平方向のドット数をH、垂直方向のライン数をV、フレーム方向の数をFとし、H×Vのドット数は4を超える数であり、H×Vのドット数よりなるブロックは各ドットにnビットのいずれかの値であるディザ値が設定された1つの2次元的なディザパターンとされており、前記2次元的なディザパターンがフレーム方向に数Fで配列したH×V×Fのドット数よりなる3次元的なブロックで構成された3次元的なディザパターンを生成するディザパターン生成方法であり、
前記3次元的なブロックの各ドットに対応する記憶装置内のアドレスのうち、新たにディザ値を書き込むことができる各対象アドレスを中心とした3次元的な第1の領域内における、既にディザ値が書き込まれている書き込み済みアドレスの数を求め、
前記第1の領域よりも水平方向、垂直方向、及びフレーム方向に広い前記各対象アドレスを中心とした3次元的な第2の領域内における、書き込み済みアドレスの粗密の程度を示す時空間密度値を求め、
前記3次元的なブロックの各ドットに対応する全てのアドレスに対するディザ値が書き込まれた前記対象アドレスの割合が所定の上限以内であり、求められた前記第1の領域内における書き込み済みアドレスの数が0を超えるとき、前記第1の領域内における書き込み済みアドレスの数に応じて、前記対象アドレスを除外アドレスに設定し、
除外アドレスに設定された前記対象アドレスを除く全ての前記対象アドレスのうち、前記時空間密度値が最小のアドレスを選択し、
前記時空間密度値が最小のアドレスとして選択された前記対象アドレスにディザ値を書き込み、
前記書き込み済みアドレスの数を求める処理と、前記時空間密度値を求める処理と、前記除外アドレスに設定する処理と、前記時空間密度値が最小のアドレスを選択する処理と、前記時空間密度値が最小のアドレスとして選択された前記対象アドレスにディザ値を書き込む処理とを、nビットのディザ値の最小値から最大値までの各値が値を1ずつずらしながら順に前記記憶装置に書き込まれるように繰り返して、前記記憶装置に、前記3次元的なディザパターンを有するディザデータを記憶させる
ディザパターン生成方法。 - 水平方向のドット数をH、垂直方向のライン数をV、フレーム方向の数をFとし、H×Vのドット数は4を超える数であり、H×Vのドット数よりなるブロックは各ドットにnビットのいずれかの値であるディザ値が設定された1つの2次元的なディザパターンとされており、前記2次元的なディザパターンがフレーム方向に数Fで配列したH×V×Fのドット数よりなる3次元的なブロックで構成された3次元的なディザパターンを生成するディザパターン生成方法であり、
前記3次元的なブロックの各ドットに対応する記憶装置内のアドレスのうち、新たにディザ値を書き込むことができる各対象アドレスを中心とした3次元的な第1の領域内における、既にディザ値が書き込まれている書き込み済みアドレスの数を求め、
前記第1の領域よりも水平方向、垂直方向、及びフレーム方向に広い前記各対象アドレスを中心とした3次元的な第2の領域内における、書き込み済みアドレスの粗密の程度を示す時空間密度値を求め、
前記3次元的なブロックの各ドットに対応する全てのアドレスに対するディザ値が書き込まれた前記対象アドレスの割合が所定の上限以内であり、求められた前記第1の領域内における書き込み済みアドレスの数が0を超えるとき、前記第1の領域内における書き込み済みアドレスの数に応じて、前記対象アドレスにおいて求められた前記時空間密度値を増大させ、
前記時空間密度値が増大されなかった前記対象アドレス及び前記時空間密度値が増大された前記対象アドレスを含む全ての前記対象アドレスのうち、前記時空間密度値が最小のアドレスを選択し、
前記時空間密度値が最小のアドレスとして選択された前記対象アドレスにディザ値を書き込み、
前記書き込み済みアドレスの数を求める処理と、前記時空間密度値を求める処理と、前記時空間密度値を増大させる処理と、前記時空間密度値が最小のアドレスを選択する処理と、前記時空間密度値が最小のアドレスとして選択された前記対象アドレスにディザ値を書き込む処理とを、nビットのディザ値の最小値から最大値までの各値が値を1ずつずらしながら順に前記記憶装置に書き込まれるように繰り返して、前記記憶装置に、前記3次元的なディザパターンを有するディザデータを記憶させる
ディザパターン生成方法。 - コンピュータに、水平方向のドット数をH、垂直方向のライン数をV、フレーム方向の数をFとし、H×Vのドット数は4を超える数であり、H×Vのドット数よりなるブロックは各ドットにnビットのいずれかの値であるディザ値が設定された1つの2次元的なディザパターンとされており、前記2次元的なディザパターンがフレーム方向に数Fで配列したH×V×Fのドット数よりなる3次元的なブロックで構成された3次元的なディザパターンを生成する処理を実行させるディザパターン生成プログラムであり、
前記3次元的なブロックの各ドットに対応する記憶装置内のアドレスのうち、新たにディザ値を書き込むことができる各対象アドレスを中心とした3次元的な第1の領域内における、既にディザ値が書き込まれている書き込み済みアドレスの数を求める第1の処理と、
前記第1の領域よりも水平方向、垂直方向、及びフレーム方向に広い前記各対象アドレスを中心とした3次元的な第2の領域内における、書き込み済みアドレスの粗密の程度を示す時空間密度値を求める第2の処理と、
前記3次元的なブロックの各ドットに対応する全てのアドレスに対するディザ値が書き込まれた前記対象アドレスの割合が所定の上限以内であり、前記第1の処理で求められた前記第1の領域内における書き込み済みアドレスの数が0を超えるとき、前記第1の領域内における書き込み済みアドレスの数に応じて、前記対象アドレスを除外アドレスに設定する第3の処理と、
除外アドレスに設定された前記対象アドレスを除く全ての前記対象アドレスのうち、前記時空間密度値が最小のアドレスを選択する第4の処理と、
前記第4の処理で前記時空間密度値が最小のアドレスとして選択された前記対象アドレスにディザ値を書き込む第5の処理と、
前記第1~第5の処理を、nビットのディザ値の最小値から最大値までの各値が値を1ずつずらしながら順に前記記憶装置に書き込まれるように繰り返して、前記記憶装置に、前記3次元的なディザパターンを有するディザデータを記憶させる第6の処理と、
を実行させるディザパターン生成プログラム。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005107532A (ja) | 2003-09-30 | 2005-04-21 | Sharp Corp | ディザーパターンアレイの形成方法およびシステム |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005107532A (ja) | 2003-09-30 | 2005-04-21 | Sharp Corp | ディザーパターンアレイの形成方法およびシステム |
JP2005321442A (ja) | 2004-05-06 | 2005-11-17 | Pioneer Electronic Corp | ディスプレイ装置のディザ処理回路 |
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