JPS623474B2 - - Google Patents
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- JPS623474B2 JPS623474B2 JP57100708A JP10070882A JPS623474B2 JP S623474 B2 JPS623474 B2 JP S623474B2 JP 57100708 A JP57100708 A JP 57100708A JP 10070882 A JP10070882 A JP 10070882A JP S623474 B2 JPS623474 B2 JP S623474B2
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- Japan
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- blurring
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- bits
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- 238000000034 method Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 description 19
- 238000004364 calculation method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000013144 data compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003909 pattern recognition Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/20—Image preprocessing
- G06V10/36—Applying a local operator, i.e. means to operate on image points situated in the vicinity of a given point; Non-linear local filtering operations, e.g. median filtering
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Description
本発明は、漢字等の文字、図形認識において、
ぼかし処理を与えるぼかし処理回路に関するもの
である。 例えば、漢字認識装置において、入力文字に対
して候補となる文字を抽出するために、入力パタ
ーンをぼかし処理することが行なわれている（例
えば、中田和男編「パターン認識とその応用」コ
ロナ社参照）。 このぼかし処理（データ圧縮）について、入力
文字42×48ビツトを８×８×４ビツトに圧縮する
例について、第１図により説明する。 第１図において、ａ（ｉ，ｊ）は入力パター
ン、ｗ（ｋ，ｌ）はぼかし関数を示し、ｂ（ｉ，
ｊ）は、ぼかしパターンを示す。 すなわち、入力パターンａ（ｉ，ｊ）に対し
て、ぼかし関数ｗ（ｋ，ｌ）をたたみ込みぼかし
パターンｂ（ｉ，ｊ）を得る。 式であらわすと以下の通りである。 物理的なイメージで説明すると、ぼかし関数ｗ
（ｋ，ｌ）を入力パターンａ（ｉ，ｊ）に対して
第１図のように対応させ、１度に７×９ビツトの
領域をカバーし、領域内の積分を行うことにより
ｂ（ｉ，ｊ）の１点を得る。ｉ方向およびｊ方向
に順次ｗ（ｋ，ｌ）を移動させて８×８個の点に
おけるｂ（ｉ，ｊ）を得る。７×９ビツトの領域
をぼかして１絵素（４ビツト）を得るわけであ
る。 従来のこのようなぼかし処理回路として、入力
パターンａ（ｉ，ｊ）とぼかし関数ｗ（ｋ，ｌ）
のたたみ込みを７×９ビツトの領域で得るため、
各ビツト毎にたたみ込みのための回路を並列に設
け、同時に解を得るものがあるが、このような従
来の回路では、ハードウエアが著しく増加すると
いう欠点があつた。 また、上述した処理をソフトウエアで実行する
ことも考えられるが、この場合はソフトウエアの
処理量が多く、高速化の妨げとなつていた。 本発明は、このような欠点を除去するために、
ぼかし関数の対称性に着目し、たたみ込みを並直
列処理するようにしたぼかし処理回路を提供する
ものである。 第２図は本発明によるぼかし処理の手順を説明
する図である。 図において、７×９ビツトの領域（ｌ，ｋ）
〔但し、ｌ＝１，……，７、ｋ＝１，……，９〕
で、入力パターンａ（ｉ，ｊ）とぼかし関数ｗ
（ｋ，ｌ）のたたみ込みを得るため、斜線で示す
９ビツト単位で並列計算を行ない、それを７回に
互つて順次計算を行ない、それらの和を求めるの
であるが、９ビット単位で計算した値は、あらか
じめ定めておくことが出来るので、入力パターン
のたたみ込みを行うべき領域（この場合は、７×
９ビツト領域）の９ビツト（例えば、00110001）
をアドレスとして、計算結果を記憶しておく。９
ビツトのアドレスとして考えられる通りは高々29
＝512通りであり、これらすべてについてたたみ
込んだ値を記憶しておけばよい。 具体的には、ｌ＝１に相当するＷ（ｋ，１）と
ａ*（ｋ，１）よりWa*（１）が求まつてお
り、以下、ｌ＝２からｌ＝７までのWa*（ｌ）
を加算すればよい。 第２図において、Wa*（ｌ）は（１）式の部
分和であり、
ぼかし処理を与えるぼかし処理回路に関するもの
である。 例えば、漢字認識装置において、入力文字に対
して候補となる文字を抽出するために、入力パタ
ーンをぼかし処理することが行なわれている（例
えば、中田和男編「パターン認識とその応用」コ
ロナ社参照）。 このぼかし処理（データ圧縮）について、入力
文字42×48ビツトを８×８×４ビツトに圧縮する
例について、第１図により説明する。 第１図において、ａ（ｉ，ｊ）は入力パター
ン、ｗ（ｋ，ｌ）はぼかし関数を示し、ｂ（ｉ，
ｊ）は、ぼかしパターンを示す。 すなわち、入力パターンａ（ｉ，ｊ）に対し
て、ぼかし関数ｗ（ｋ，ｌ）をたたみ込みぼかし
パターンｂ（ｉ，ｊ）を得る。 式であらわすと以下の通りである。 物理的なイメージで説明すると、ぼかし関数ｗ
（ｋ，ｌ）を入力パターンａ（ｉ，ｊ）に対して
第１図のように対応させ、１度に７×９ビツトの
領域をカバーし、領域内の積分を行うことにより
ｂ（ｉ，ｊ）の１点を得る。ｉ方向およびｊ方向
に順次ｗ（ｋ，ｌ）を移動させて８×８個の点に
おけるｂ（ｉ，ｊ）を得る。７×９ビツトの領域
をぼかして１絵素（４ビツト）を得るわけであ
る。 従来のこのようなぼかし処理回路として、入力
パターンａ（ｉ，ｊ）とぼかし関数ｗ（ｋ，ｌ）
のたたみ込みを７×９ビツトの領域で得るため、
各ビツト毎にたたみ込みのための回路を並列に設
け、同時に解を得るものがあるが、このような従
来の回路では、ハードウエアが著しく増加すると
いう欠点があつた。 また、上述した処理をソフトウエアで実行する
ことも考えられるが、この場合はソフトウエアの
処理量が多く、高速化の妨げとなつていた。 本発明は、このような欠点を除去するために、
ぼかし関数の対称性に着目し、たたみ込みを並直
列処理するようにしたぼかし処理回路を提供する
ものである。 第２図は本発明によるぼかし処理の手順を説明
する図である。 図において、７×９ビツトの領域（ｌ，ｋ）
〔但し、ｌ＝１，……，７、ｋ＝１，……，９〕
で、入力パターンａ（ｉ，ｊ）とぼかし関数ｗ
（ｋ，ｌ）のたたみ込みを得るため、斜線で示す
９ビツト単位で並列計算を行ない、それを７回に
互つて順次計算を行ない、それらの和を求めるの
であるが、９ビット単位で計算した値は、あらか
じめ定めておくことが出来るので、入力パターン
のたたみ込みを行うべき領域（この場合は、７×
９ビツト領域）の９ビツト（例えば、00110001）
をアドレスとして、計算結果を記憶しておく。９
ビツトのアドレスとして考えられる通りは高々29
＝512通りであり、これらすべてについてたたみ
込んだ値を記憶しておけばよい。 具体的には、ｌ＝１に相当するＷ（ｋ，１）と
ａ*（ｋ，１）よりWa*（１）が求まつてお
り、以下、ｌ＝２からｌ＝７までのWa*（ｌ）
を加算すればよい。 第２図において、Wa*（ｌ）は（１）式の部
分和であり、
【式】に相当す
る。したがつて、Wa*（１）〜Wa*（７）はｌ
＝１〜７に対するWa*（ｌ）である。また、第
３図は本発明によるぼかし処理回路の一実施例の
構成を示すもので、入力パターンが２値のデータ
の場合である。 第３図で、３１は入力パターンメモリ用データ
ラツチ、３２は入力パターンメモリ、３３はカウ
ントアツプ機能付の入力パターンメモリアドレス
ラツチ、３４はたたみ込み演算用入力データラツ
チ、３６〜３９はたたみ込み演算用テーブル
ROM、４０はマルチプレクサ、４１は加算器、
４２は出力ラツチ、４３はたたみ込み演算結果正
規用のROM、４４はデータバツフア、４５は制
御部、３５はテーブルROM切り換え用のマルチ
プレクサコントロールROM、４６はデータバス
である。 本ぼかし処理回路は、中央処理装置（CPU）
のデータバス４６に接続され、図示されていない
大容量メモリからのデータを入力し処理する。ぼ
かし処理回路は、CPUの制御により支配され
る。すなわち、CPUからの制御信号CSを制御部
４５に入力し、そこから各種のクロツク，φを出
力する。 入力データは前述の大容量メモリ内の連続した
アドレスに記憶されており、順次１ワードずつ読
み出され、データラツチ３１にラツチされる。入
力パターンメモリ３２は１文字分のバツフアであ
り、第１図で示した42×48ビツト＋αを記憶させ
るもので、別途データバス４６より入力されたア
ドレス情報すなわちアドレスラツチ３３の出力に
より、パターンメモリ３２のアドレスが制御され
てそのメモリ３２にデータラツチ３１の出力が書
き込まれ、結局、大容量メモリからの入力パター
ンが１文字分入力される。 ここでデータラツチ３１はパラレルイン−シリ
アルシフトのレジスタで、データバス４６より受
け取つた16ビツトのデータを１ビツトずつ入力パ
ターンメモリ３２に送り、異つたアドレスに書込
む。このようにして、パターンメモリ３２に入力
されたパターンは、１ビツトずつ入力データラツ
チ３４に読出されて、９ビツト毎にテーブル
ROM３６〜３９をルツクアツプしてたたみ込み
演算を施こす。 すなわちCPUの制御により、パターンメモリ
３２の適当なアドレスすなわちｗ（ｋ，ｌ）をａ
（ｉ，ｊ）に対応させるようなアドレスを指定
し、そのアドレスより９ワードすなわち９ビツト
分のデータを読出す。一般に、ぼかし関数ｗ
（ｋ，ｌ）は対称性を有しており、ｗ（ｋ，１）
とｗ（ｋ，７）、ｗ（ｋ，２）とｗ（ｋ，６）、ｗ
（ｋ，３）とｗ（ｋ，５）はそれぞれ等しく、全
てを４個のぼかし関数ｗ（ｋ，１）〜ｗ（ｋ，
４）で表わすことができる。そこで、本実施例で
はたたみ込み演算用テーブルROM３６〜３９を
４個設け、それぞれのROMに任意の入力パター
ンにぼかし関数を掛けて得られるたたみ込み結果
を記憶させておく。すなわち、任意の入力パター
ンをアドレスとし、そのアドレスに対応するたた
み込み結果を記憶しておく。したがつて、データ
ラツチ３４の入力データをアドレスとして、それ
に対応するたたみ込み結果がROM３６〜３９の
いずれかから読み出される。 このときROM３５はぼかし関数ｗ（ｋ，ｌ）
の所望各列に対応したぼかし関数演算用のROM
３６〜３９のいずれかを選択するためのROM
で、データラツチ３１にセツトされたパラメータ
によりコントロールされる。 出力ラツチ４２の内容はイニシヤルリセツトさ
れており、入力データラツチ３４にデータが９ビ
ツト確定する度に、ルツクアツプされたROM３
６〜３９内容と加算器４１で７回加算され、第２
図に示したように、たたみ込み演算を実行する。 出力ラツチ４２には、７×９ビツトの領域でた
たみ込まれた演算結果８ビツトが入つており、こ
れを後段の処理のために４ビツトに正規化するた
めにROM４３を用いる。 上述したように、ぼかし関数が左右対称の場合
には、テーブルROMが４個必要であるが、さら
に工夫すれば、すなわち、ぼかし関数を第２図の
形とすれば、テーブルROMは２個だけでよい。 第４図は本発明によるぼかし処理回路の他の実
施例を示すもので、入力パターンを多値化した例
である。 ２値のデータに対するぼかし処理回路に対し
て、入力パターンは42×48ビツトで構成された
が、多値の時には１ポイントに対して複数ビツト
を要し、この場合は１ポイントを４ビツトと考え
ると、入力パターンは42×48×４ビツトで構成さ
れる。 この入力パターンに対してぼかし処理を行なう
わけであり、前述の大容量メモリ内の連続したア
ドレスに格納されている入力パターンをCPUの
制御により、順次１ワードずつ読出して、データ
バス４６を介して、ぼかし処理回路用の入力パタ
ーンメモリ３２′のためのデータラツチ３１′にセ
ツトする。 このとき、このデータラツチ３１′にセツトさ
れるデータは４ポイント分で、第４図のように重
みづけられているものとする。 入力パターンメモリ３２′は、入力パターン１
文字文（42×48＋α）×４ビツトを格納するもの
であり、各々の重みに対して、メモリを配置して
いる。 すなわち、データラツチ３１′にセツトされた
４ポイントのデータのうちで、まず最初に先頭の
１ポイントの４ビツトのデータを、別途データバ
ス４６より指定されたアドレス情報すなわちアド
レスラツチ３３の出力によりパターンメモリ３
２′に書込む。 次にデータラツチ３１′の内容を４ビツトシフ
トし、次のポイントのデータを３２′の次のアド
レスに転送する。 この様にしてパターンメモリ３２′に書き込ま
れたパターンは、各重みに対して配置された、た
たみ込み演算用入力データラツチ３４′に１ポイ
ントずつ読出されて、９ポイント毎にROM４
０′をテーブルツクアツプする。 この時、多値データのぼかし処理で特徴的なこ
とは、図示したように各ポイント毎に４ビツトの
データに対してぼかし関数を乗じた結果をROM
４０′よりルツクアツプし、加算器群４６により
各ポイントの積和をとる。すなわち、加算器４１
には一列分の積和が求まる。 出力ラツチ４２は、イニシヤルリセツトされて
おり、データラツチ３４′にデータが９ポイント
確定する度に求められた一列分の積和と加算器４
１により７回加算されて、第２図に図示した演算
を実行する。 なお、第４図で、４７は４ビツトカウンタで、
ROM４０′のアドレス上位４ビツトを切換え、各
列に対するぼかし関数とデータの積を与える。す
なわちイニシヤル時にカウンタ４７はリセツトさ
れて、以下順次に＋１し、分割された各アドレス
領域を指定し、各々の領域に格納されたぼかし関
数とデータの積をROM４０′より出力させる。し
たがつて、第２図に示すように、たたみ込み領域
が７列からなる場合は、カウンタ４７で原理的に
は７個の上位アドレスを指定する必要があるが、
領域の対称性を考慮した場合、４個または２個の
上位アドレス指定で済むことになり、それだけ、
ROM４０′の容量を減らすことができる。 ７×９の領域でたたみ込まれた演算結果を
ROM４３で正規化し、バツフア４４を介して
CPUのデータバス４６に転送する。 上述したように、本発明によれば、次のような
効果が得られる。 (1) ソフトウエアでぼかし処理をやる時に比し、
スピードアツプが図れるとともに、ソフトウエ
アのステツプ数が減少する。 (2) ぼかし関数の対称性を利用しテーブルルツク
アツプ用のROMの数を減らしている。 (3) 純並列演算方式でないためにハードウエアが
少ない。
＝１〜７に対するWa*（ｌ）である。また、第
３図は本発明によるぼかし処理回路の一実施例の
構成を示すもので、入力パターンが２値のデータ
の場合である。 第３図で、３１は入力パターンメモリ用データ
ラツチ、３２は入力パターンメモリ、３３はカウ
ントアツプ機能付の入力パターンメモリアドレス
ラツチ、３４はたたみ込み演算用入力データラツ
チ、３６〜３９はたたみ込み演算用テーブル
ROM、４０はマルチプレクサ、４１は加算器、
４２は出力ラツチ、４３はたたみ込み演算結果正
規用のROM、４４はデータバツフア、４５は制
御部、３５はテーブルROM切り換え用のマルチ
プレクサコントロールROM、４６はデータバス
である。 本ぼかし処理回路は、中央処理装置（CPU）
のデータバス４６に接続され、図示されていない
大容量メモリからのデータを入力し処理する。ぼ
かし処理回路は、CPUの制御により支配され
る。すなわち、CPUからの制御信号CSを制御部
４５に入力し、そこから各種のクロツク，φを出
力する。 入力データは前述の大容量メモリ内の連続した
アドレスに記憶されており、順次１ワードずつ読
み出され、データラツチ３１にラツチされる。入
力パターンメモリ３２は１文字分のバツフアであ
り、第１図で示した42×48ビツト＋αを記憶させ
るもので、別途データバス４６より入力されたア
ドレス情報すなわちアドレスラツチ３３の出力に
より、パターンメモリ３２のアドレスが制御され
てそのメモリ３２にデータラツチ３１の出力が書
き込まれ、結局、大容量メモリからの入力パター
ンが１文字分入力される。 ここでデータラツチ３１はパラレルイン−シリ
アルシフトのレジスタで、データバス４６より受
け取つた16ビツトのデータを１ビツトずつ入力パ
ターンメモリ３２に送り、異つたアドレスに書込
む。このようにして、パターンメモリ３２に入力
されたパターンは、１ビツトずつ入力データラツ
チ３４に読出されて、９ビツト毎にテーブル
ROM３６〜３９をルツクアツプしてたたみ込み
演算を施こす。 すなわちCPUの制御により、パターンメモリ
３２の適当なアドレスすなわちｗ（ｋ，ｌ）をａ
（ｉ，ｊ）に対応させるようなアドレスを指定
し、そのアドレスより９ワードすなわち９ビツト
分のデータを読出す。一般に、ぼかし関数ｗ
（ｋ，ｌ）は対称性を有しており、ｗ（ｋ，１）
とｗ（ｋ，７）、ｗ（ｋ，２）とｗ（ｋ，６）、ｗ
（ｋ，３）とｗ（ｋ，５）はそれぞれ等しく、全
てを４個のぼかし関数ｗ（ｋ，１）〜ｗ（ｋ，
４）で表わすことができる。そこで、本実施例で
はたたみ込み演算用テーブルROM３６〜３９を
４個設け、それぞれのROMに任意の入力パター
ンにぼかし関数を掛けて得られるたたみ込み結果
を記憶させておく。すなわち、任意の入力パター
ンをアドレスとし、そのアドレスに対応するたた
み込み結果を記憶しておく。したがつて、データ
ラツチ３４の入力データをアドレスとして、それ
に対応するたたみ込み結果がROM３６〜３９の
いずれかから読み出される。 このときROM３５はぼかし関数ｗ（ｋ，ｌ）
の所望各列に対応したぼかし関数演算用のROM
３６〜３９のいずれかを選択するためのROM
で、データラツチ３１にセツトされたパラメータ
によりコントロールされる。 出力ラツチ４２の内容はイニシヤルリセツトさ
れており、入力データラツチ３４にデータが９ビ
ツト確定する度に、ルツクアツプされたROM３
６〜３９内容と加算器４１で７回加算され、第２
図に示したように、たたみ込み演算を実行する。 出力ラツチ４２には、７×９ビツトの領域でた
たみ込まれた演算結果８ビツトが入つており、こ
れを後段の処理のために４ビツトに正規化するた
めにROM４３を用いる。 上述したように、ぼかし関数が左右対称の場合
には、テーブルROMが４個必要であるが、さら
に工夫すれば、すなわち、ぼかし関数を第２図の
形とすれば、テーブルROMは２個だけでよい。 第４図は本発明によるぼかし処理回路の他の実
施例を示すもので、入力パターンを多値化した例
である。 ２値のデータに対するぼかし処理回路に対し
て、入力パターンは42×48ビツトで構成された
が、多値の時には１ポイントに対して複数ビツト
を要し、この場合は１ポイントを４ビツトと考え
ると、入力パターンは42×48×４ビツトで構成さ
れる。 この入力パターンに対してぼかし処理を行なう
わけであり、前述の大容量メモリ内の連続したア
ドレスに格納されている入力パターンをCPUの
制御により、順次１ワードずつ読出して、データ
バス４６を介して、ぼかし処理回路用の入力パタ
ーンメモリ３２′のためのデータラツチ３１′にセ
ツトする。 このとき、このデータラツチ３１′にセツトさ
れるデータは４ポイント分で、第４図のように重
みづけられているものとする。 入力パターンメモリ３２′は、入力パターン１
文字文（42×48＋α）×４ビツトを格納するもの
であり、各々の重みに対して、メモリを配置して
いる。 すなわち、データラツチ３１′にセツトされた
４ポイントのデータのうちで、まず最初に先頭の
１ポイントの４ビツトのデータを、別途データバ
ス４６より指定されたアドレス情報すなわちアド
レスラツチ３３の出力によりパターンメモリ３
２′に書込む。 次にデータラツチ３１′の内容を４ビツトシフ
トし、次のポイントのデータを３２′の次のアド
レスに転送する。 この様にしてパターンメモリ３２′に書き込ま
れたパターンは、各重みに対して配置された、た
たみ込み演算用入力データラツチ３４′に１ポイ
ントずつ読出されて、９ポイント毎にROM４
０′をテーブルツクアツプする。 この時、多値データのぼかし処理で特徴的なこ
とは、図示したように各ポイント毎に４ビツトの
データに対してぼかし関数を乗じた結果をROM
４０′よりルツクアツプし、加算器群４６により
各ポイントの積和をとる。すなわち、加算器４１
には一列分の積和が求まる。 出力ラツチ４２は、イニシヤルリセツトされて
おり、データラツチ３４′にデータが９ポイント
確定する度に求められた一列分の積和と加算器４
１により７回加算されて、第２図に図示した演算
を実行する。 なお、第４図で、４７は４ビツトカウンタで、
ROM４０′のアドレス上位４ビツトを切換え、各
列に対するぼかし関数とデータの積を与える。す
なわちイニシヤル時にカウンタ４７はリセツトさ
れて、以下順次に＋１し、分割された各アドレス
領域を指定し、各々の領域に格納されたぼかし関
数とデータの積をROM４０′より出力させる。し
たがつて、第２図に示すように、たたみ込み領域
が７列からなる場合は、カウンタ４７で原理的に
は７個の上位アドレスを指定する必要があるが、
領域の対称性を考慮した場合、４個または２個の
上位アドレス指定で済むことになり、それだけ、
ROM４０′の容量を減らすことができる。 ７×９の領域でたたみ込まれた演算結果を
ROM４３で正規化し、バツフア４４を介して
CPUのデータバス４６に転送する。 上述したように、本発明によれば、次のような
効果が得られる。 (1) ソフトウエアでぼかし処理をやる時に比し、
スピードアツプが図れるとともに、ソフトウエ
アのステツプ数が減少する。 (2) ぼかし関数の対称性を利用しテーブルルツク
アツプ用のROMの数を減らしている。 (3) 純並列演算方式でないためにハードウエアが
少ない。
第１図はぼかし処理の説明図、第２図は本発明
によるぼかし処理の一例の説明図、第３図は本発
明によるぼかし処理回路の一実施例の構成図、第
４図は本発明によるぼかし処理回路の他の実施例
の構成図である。 ａ（ｉ，ｊ）は入力パターン、ｗ（ｋ，ｌ）は
ぼかし関数、３６〜３９はたたみ込み演算用テー
ブルROM、４１は加算器である。
によるぼかし処理の一例の説明図、第３図は本発
明によるぼかし処理回路の一実施例の構成図、第
４図は本発明によるぼかし処理回路の他の実施例
の構成図である。 ａ（ｉ，ｊ）は入力パターン、ｗ（ｋ，ｌ）は
ぼかし関数、３６〜３９はたたみ込み演算用テー
ブルROM、４１は加算器である。
Claims (1)
- １ Ｍ行Ｎ列の２次元画像データを単位にぼかし
関数をたたみ込んでぼかし処理を行なう画像のぼ
かし処理装置において、上記Ｍ行Ｎ列の２次元画
像データを格納する手段と、該画像データに対し
所定の領域ごとに順次ぼかし処理を行うために該
領域を分割した部分に対応した上記画像データを
アドレスにし、該アドレスに対応したぼかし関数
をたたみ込んだ結果を記憶する複数個の記憶手段
と、上記領域に対する上記分割した部分の位置に
応じて上記複数個の記憶手段を選択する手段と、
該選択された記憶手段から上記画像データをアド
レスとして読み出された所定値を上記領域ごとに
加算する手段とを有することを特徴とする画像の
ぼかし処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100708A JPS581275A (ja) | 1982-06-14 | 1982-06-14 | 画像のぼかし処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100708A JPS581275A (ja) | 1982-06-14 | 1982-06-14 | 画像のぼかし処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581275A JPS581275A (ja) | 1983-01-06 |
| JPS623474B2 true JPS623474B2 (ja) | 1987-01-24 |
Family
ID=14281175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100708A Granted JPS581275A (ja) | 1982-06-14 | 1982-06-14 | 画像のぼかし処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581275A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139975U (ja) * | 1986-02-28 | 1987-09-03 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237360U (ja) * | 1985-08-22 | 1987-03-05 | ||
| JPS62256178A (ja) * | 1986-04-30 | 1987-11-07 | Fanuc Ltd | 画像演算装置 |
| US5237656A (en) * | 1986-04-30 | 1993-08-17 | Fanuc Ltd. | Image processing apparatus using look-up tables |
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1982
- 1982-06-14 JP JP57100708A patent/JPS581275A/ja active Granted
Patent Citations (2)
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|---|---|---|---|---|
| JPS62139975U (ja) * | 1986-02-28 | 1987-09-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS581275A (ja) | 1983-01-06 |
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