JPH0417471B2

JPH0417471B2 -

Info

Publication number: JPH0417471B2
Application number: JP57033314A
Authority: JP
Inventors: Takashi Kondo; Yoshuki Yoshino; Mitsuo Tabata; Masatsugu Kidode
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-03-03
Filing date: 1982-03-03
Publication date: 1992-03-26
Also published as: JPS58151683A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は画像中の注目した画素のデータと同時
にその周囲の画素データをアクセスすることので
きる画像処理に適した実用性の高い画像記憶装置
に関する。

〔発明の技術的背景とその問題点〕

近時、与えられた画像の特徴を抽出認識して画
像処理することが注目されている。この場合、上
記画像中の注目した小領域の画素データを選択的
に抽出して画像処理することが多く行われる。し
かして従来、このような画像抽出は、例えば特公
昭56−15543号に開示されるように、連続したｎ
行（垂直走査）分のデータを予めｎ個のレジスタ
に取出し、水平走査における連続したｍ個のアド
レスを順次指定することにより、ｍ×ｎ画素から
なる小領域の画素データを選択的に抽出して行わ
れている。

然し乍ら、ｎ個のレジスタに取出されたｎ行の
データ中のｍ画素のデータを繰返しアクセスする
場合には非常に効率が良いが、一般にこのように
同一データを繰返してアクセスすることは稀であ
る。また画像処理対象とする注目画素の位置がラ
ンダムに変化する場合、その都度頻繁にｎ個のレ
ジスタに連続するｎ行のデータを引出すことが必
要である。この為、その平均アクセス時間が長く
なり、効率良く画像処理することができないと云
う問題を有していた。

一方、特公昭56−40861号公報には2mn個の記
憶モジユールを用いて、画像の１×mn，mn×
１，ｍ×ｎからなる任意の小領域の画素データを
同時アクセスして抽出することが示されている。

ところが、このようなデータアクセスを可能と
する上記方式では、画像処理において殆んど必要
性のない１×mn，mn×１の小領域抽出を行うの
で、独立した記憶モジユールを非常に多く必要と
する。しかも画素と記憶モジユールとの対応が複
雑なので、その制御部を含めて装置構成が非常に
複雑化し、実用性の点で問題がある。更には、画
像処理において良く用いられる間引き抽出された
画素からなる小領域の画素データを同時アクセス
することができないと云う問題を有している。つ
まり、例えば１画素おきに抽出された画素データ
からなる粗画像を、同時アクセスにより簡易に且
つ高速に得ることができない。この為、効率の良
い画像処理に用いることが不適当であつた。

〔発明の目的〕

本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、任意に設定され
る行および列方向にそれぞれ所定の間隔ｄで選択
されたｍ×ｎ画素からなる小領域の画素データ
を、必要最小限の独立した記憶モジユールから簡
易に同時アクセスして読出すことのできる実用性
の高い画像記憶装置を提供することにある。

〔発明の概要〕

本発明は、１画像中の注目画素を中心とした周
囲の画素により構成される小領域を、行および列
方向にそれぞれ所定の間隔ｄ（ｄ：ｍおよびｎと
素の数）で選択されたｍ×ｎ画素により構成し、
このような小領域のｍ×ｎ画素を、各画素（ｉ，
ｊ）に対してｉ／ｍ，ｊ／ｎの余り値より求めら
れる記憶モジユールの指定データに基づいてｍ×
ｎ個の記憶モジユールに分散対応させて格納し、
これら記憶モジユールを同時にアクセスして小領
域の画像を簡単に選択的に読み出すことを可能に
したものである。

〔発明の効果〕

従つて、本発明によれば間隔ｄをｍおよびｎと
素の数の範囲で任意に選択することにより、行お
よび列方向について任意の間隔ｄのｍ×ｎ画素の
小領域画像に対して並列アクセスを実現できるこ
とになり、行および列方向について間隔ｄのｍ×
ｎ画素の小領域画像に対する近傍演算を幅広く実
現することができる。また独立した記憶モジユー
ルの数もその処理に必要なｍ×ｎからなる必要最
小限の個数でよく、装置を簡易に構成でき、実用
的利点が絶大である。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例につき
説明する。

第１図乃至第３図は、本発明におけるｍ×ｎ画
素からなる小領域の概念と、ｍ×ｎ個の記憶モジ
ユールに対するアドレス制御の概念を示す図であ
る。ｍ×ｎ画素からなる小領域は、例えば１画像
中の画素ｉ，ｊに注目したとき、上記画素ｉ，ｊ
を中心とした周囲の画素によつて構成される。こ
の小領域は行および列方向にそれぞれ連続したｍ
×ｎ画素からなる場合もあるが、第１図に例示す
るように１画素おきに選択して設定される場合も
ある。一般的には予め設定された任意の整数をｄ
としたとき、ｄ画素間隔で選択されるｍ×ｎ画素
により小領域が設定される。第１図に示す例では
２，３なる画素に注目し、この画素２，３を中心
として１画素おきからなる周囲８画素を選択して
３×３画素からなる小領域が設定されている。

一方、このようにして設定された小領域の画素
データを格納する記憶モジユールは、２系統のア
ドレス信号によつて制御される２次元配列された
ｍ×ｎ個の独立な記憶モジユールにより実現され
る。このような記憶モジユール群は、例えば通常
の大容量記憶モジユールを、そのアドレス・ビツ
トを分割することによつて実現できる。そして、
これらの各記憶モジユールのアドレス信号と入力
出データとを制御して、画素ｉ，ｊのデータを記
憶モジユールMI_i，MJ_jのアドレスAI_i，AI_jに記
憶することにより、前記ｍ×ｎ画素からなる小領
域の画素データをｍ×ｎ個の記憶モジユールに分
散対応させて格納することが可能となる。尚、上
記記憶モジユールの指定データMI_i，MJ_jおよび
そのアドレス・データAI_i，AJ_jは次のようにして
与えられる。

MI_i＝MOD（ｉ，ｍ） MJ_j＝MOD（ｊ，ｎ） AI_i＝ｉ／ｍ AJ_j＝ｊ／ｎ但し、MOD（ｘ，ｙ）は、値ｘを値ｙで除し
たときの余りを示し、またｘ／ｙは整数演算によ
る商を示している。この場合、小領域の行および
列方向の画素の間隔ｄは、ｍおよびｎと素の数で
ないと、指定データMI_i，MJ_jに同一記憶モジユ
ールを指定することがあるため、間隔ｄは、ｍお
よびｎと素の数とすることが必要である。従つて
今、１画像が10×10画素により形成され、ｍ＝ｎ
＝３なる連続した３×３画素の小領域の画素デー
タ毎に記憶モジユールおよびそのアドレスを制御
して上記各記憶モジユールに分散対応させて格納
する場合、次のようになる。即ち、画素ｉ，ｊに
対する記憶モジユールの指定データMI_i，MJ_jは
第２図に示すように３×３個の一単位として繰返
し設定される。また画素ｉ，ｊに対してそれぞれ
指定された画素モジユールにおける指定アドレ
ス・データAI_i，AJ_jは第３図に示すように与えら
れる。具体的には画素４，７のデータは、第２図
に示されるテーブルから明らかなように記憶モジ
ユール１，１に供給され、この記憶モジユール
１，１のアドレス１，２に格納されることにな
る。このアドレス１，２については第３図のテー
ブルによつて示される。このようにして、ｍ×ｎ
画素からなる小領域の画素データは、ｍ×ｎ個の
記憶モジユールにそれぞれ対応して、これらの共
通したアドレスに格納されることになる。従つ
て、アクセス・アドレスを指定指示することによ
り、上記小領域の画素データをｍ×ｎ個の記憶モ
ジユールより同時アクセスして読出すことが可能
となる。

さて、上述したアドレスのアクセス制御を行つ
て画像記憶する本装置は、例えば第４図に示す如
く構成される。この第４図はｍ×ｎが、３×３と
して与えられる場合を示している。

２次元配列された３×３個の記憶モジユール
（メモリ）１₀₀，１₀₁，〜１₂₂は横アドレスAI制御
回路２および縦アドレスAJ制御回路３によりそ
れぞれ制御されるようになつている。上記アドレ
ス制御回路２，３は画像中の注目したアドレス
ｉ，ｊのデータ、および小領域を形成する画素間
の距離ｄなるデータ入力してそれぞれ独立に動作
するものである。そして、これらの各メモリ１
₀₀，１₀₁，〜１₂₂には、入力データ並べ換え回路
４を介して入力画素データDinが入力され、また
メモリ１₀₀，１₀₁，〜１₂₂より読出された画素デ
ータDoutは出力データ並べ換え回路５を介して
出力されるようになつている。これらのデータ並
べ換え回路４，５は、前記アドレス制御回路２，
３で求められる余りのデータMOD（ｉ，ｍ）、
MOD（ｊ，ｎ）とデータｄ−１を入力して、上
記したデータの並べ換えを行うものである。この
データの並べ換えについては、後で詳述する。ま
た、第４図には特に示されないが、本装置には、
画像の書込みと読出しとを切換制御する
READ／WRITE信号が与えられる。この信号に
よつてメモリ１₀₀，１₀₁，〜１₂₂に対してデータ
を書込むか、あるいはメモリ１₀₀，１₀₁，〜１₂₂
からデータを読出すかの制御が行われるが、アド
レス制御回路２，３の動作については何ら変るこ
とがない。またメモリ１₀₀，１₀₁，〜１₂₂は、そ
れぞれ独立した２系統のアドレスを有するもの
で、一般的には通常のRAMにより構成される。
前記アドレス制御回路２，３は、上記２系統のア
ドレスをそれぞれ独立に、１系統ずつアドレス制
御するものである。

ところで、アドレス制御回路２，３は次のよう
に構成される。但し、これらのアドレス制御回路
２，３は演算データｉ，ｊを異にし、且つ出力デ
ータの横方向アドレスか縦方向アドレスかを異に
するだけで同様に構成されるものであるから、こ
こでは第５図に示す横アドレス制御回路２につい
て説明する。今、注目した画素ｉ，ｊのデータが
与えられると、その横座標のデータｉは加算回路
１１および減算回路１２に与えられ、小領域を構
成する画素間の距離を示すデータｄがそれぞれ加
減算される。これによつて、上記注目画素ｉ，ｊ
と同時に読出される周囲の画素の横座標（ｉ＋
ｄ）、（ｉ−ｄ）がそれぞれ求められる。２つのデ
ータセレクタ１３，１４は、減算器１５を介して
マイナス１された前記画素間距離のデータ（ｄ−
１）をセレクト信号として、上記加算回路１１、
減算回路１２で求められたデータ（ｉ＋ｄ）、（ｉ
−ｄ）を選択している。つまり、これらのデータ
（ｉ＋ｄ）と（ｉ−ｄ）とを選択することにより、
横座標のデータｉに対して３（＝ｍ）を法として
（＋１）のモジユール列に記憶された座標のデー
タと（−１）のモジユール列に記憶された座標の
データとに分けられる。即ち、セレクタ１３によ
りモジユール列（＋１）にある座標のデータが抽
出され、セレクタ１４によりモジユール列（−
１）にある座標のデータが抽出されるようになつ
ている。

除算回路１６，１７，１８は前記与えられた横
座標のデータｉ、セレクタ１３，１４により選択
されたデータ（ｉ＋ｄ）、（ｉ−ｄ）をそれぞれ入
力し、これを横方向画素数ｍで除し、これによつ
てそれぞれの列におけるデータのメモリ内におけ
る横座標アドレスを求めている。この場合、除算
回路１６，１７，１８にてｉ／ｍ、（ｉ−ｄ）／
ｍ、（ｉ＋ｄ）／ｍなる演算が行われることにな
る。このとき、除算回路１６はその余りのデータ
MOD（ｉ，ｍ）も求めており、このデータMOD
（ｉ，ｍ）はセレクト信号としてマルチプレクサ
１９，２０，２１に与えられるようになつてい
る。このセレクト信号に従つて、前記除算回路１
６，１７，１８にてそれぞれ求められた商の値
ｉ／ｍ、（ｉ−ｄ）／ｍ、（ｉ＋ｄ）／ｍが、前記
第３図に示すアドレスの区分設定に従つて振分け
られる。これによりメモリ１₀₀，１₀₁，〜１₀₂に
対するアドレスAI₀のデータ、メモリ１₁₀，１₁₁，
〜１₁₂に対するアドレスAI₁のデータ、そしてメ
モリ１₂₀，１₂₁，b₂₂に対するアドレスAI₂のデー
タが、それぞれ振分けられて出力されるようにな
つている。このことは、各メモリ１₀₀，１₀₁，〜
１₂₂のアクセス・アドレスが、注目した画素を基
にしてｍ進制御されることを意味する。

尚、縦アドレス制御回路３でも同様にしてその
縦アドレスのアクセス制御が行われる。

従つて、この縦アドレス制御回路３では、ｎ進
制御されることになる。

以上のアドレス制御により、注目した画素
（ｉ，ｊ）とこれを中心として画素距離ｄを隔て
た周囲の画素（ｉ±ｄ，ｊ±ｄ）からなる小領域
のデータがメモリ１₀₀，１₀₁，〜１₂₂に分散対応
させられている。そして、このアドレス制御の下
でのデータ並べ換え回路４，５による画素データ
の並べ換えにより、注目画素（ｉ，ｊ）との相対
位置に従つて並べられた画素データの対応付けが
なされるようになつている。

今、出力データ並べ換え回路５について説明す
ると、同回路５は第６図に示すように３つの横方
向並べ換え回路２２，２３，２４および３つの縦
方向並べ換え回路２５，２６，２７によつて構成
される。これらの並べ換え回路２２，２３〜２７
は、それぞれ同じ回路構成により実現することが
できる。横方向並ぺ換え回路２２に着目すると、
同回路２２は、前記商のデータMOD（ｉ，ｍ）
をセレクト信号として、３つの出力データO₀₀，
O₁₀，O₂₀を振分ける３つのマルチプレクサ３１，
３２，３３と、前記データ（ｄ−１）をセレクト
信号として、注目した画素の位置データｉに対し
て３（＝ｍ）を法として（＋１）、（−１）である
データを振分けるデータ・セレクタ３４，３５に
よつて構成される。他のデータ並べ換え回路２
３，２４〜２７も同時に構成される。

かくして今、注目する画素ｉ，ｊが３，４で示
され、また画素間距離ｄが２で示されるとき、上
記画素ｉ，ｊを中心とする３×３画素からなる小
領域は、第８図に示す対応関係で表わすことがで
きる。尚、第８図、大カツコ〔〕内に示される
データは、上から（i′，j′）、（MI，MJ）、（AI，
AJ）を示している。つまり、同時アクセスされ
る９画素の信号の画像中での座標が（i′，j′）で
示され、それが記憶される記憶モジユールが
（MI，MJ）、そして各モジユール内におけるデー
タ格納アドレスが（AI，AJ）で示される。

つまり、注目した画素を中心とするｍ×ｎ画素
からなる小領域の画素データをｍ×ｎ個の記憶モ
ジユールに分散対応させ、且つこれらの記憶モジ
ユールを同時アクセスして上記小領域の画像を読
出すことが可能となる。

以上のように本装置によれば、１画像中の注目
画素を中心とした周囲の画素により構成される小
領域を、行および列方向にそれぞれ所定の間隔ｄ
（ｄ：ｍおよびｎと素の数）で選択されたｍ×ｎ
画素により構成し、このような小領域のｍ×ｎ画
素を、各画素（ｉ，ｊ）に対してｉ／ｍ，ｊ／ｎ
の余り値より求められる記憶モジユールの指定デ
ータに基づいてｍ×ｎ個の記憶モジユールに分散
対応させて格納し、これら記憶モジユールを同時
にアクセス可能にしたので、注目画像を基準とす
る小領域の画像データを簡単に選択的に読み出す
ことができ、また、このような小領域画像に対す
る近傍演算処理を幅広く実現することができる。

尚、本発明は上記実施例に限定されるものでは
ない。例えば同時アクセスする画素データの画素
間隔ｄを１に固定化する場合には、第５図に示す
除算回路１７，１８を省略し、除算回路１６にて
（ｉ−１）に対してのみ除算を行つたのち、他の
値については上記除算結果に±１を加えて求める
ようにすればよい。その他、本発明はその要旨を
逸脱しない範囲で種々変形して実施することがで
きる。

【図面の簡単な説明】

図は本発明の一実施例を示すもので、第１図は
設定された小領域の例を示す図、第２図は画素と
記憶モジユールとの対応関係を示す図、第３図は
画素と各記憶モジユールにおける格納アドレスと
の対応関係を示す図、第４図は実施例装置の全体
的なブロツク構成図、第５図は実施例における横
アドレス制御回路の構成図、第６図は実施例にお
ける出力データ並べ換え回路の構成図、第７図は
第６図に示す出力データ並べ換え回路における横
方向並べ換え回路の構成図、第８図は注目した小
領域の画素と記憶モジユールとアドレスとの対応
関係を示す図である。１₀₀，１₀₁，〜１₂₂……記憶モジユール、２，
３……アドレス制御回路、４，５……データ並べ
換え回路、１１……加算回路、１２……減算回
路、１３，１４……データ・セレクタ、１５……
減算器、１６，１７，１８……除算回路、１９，
２０，２１……マルチ・プレクサ、２２，２３〜
２７……並べ換え回路、３１，３２，３３……マ
ルチ・プレクサ、３４，３５……データ・セレク
タ。

Claims

【特許請求の範囲】

１同時アクセス可能なｍ×ｎ個（ｍ，ｎ：任意
の正の整数）の記憶モジユールと、１画像を分割
して設定され且つ行および列方向にそれぞれ所定
の間隔ｄ（ｄ：ｍおよびｎと素の数）で選択され
たｍ×ｎ画素からなる小領域の画素データを指定
データに基づいて上記記憶モジユールに分散対応
させて格納する手段と、前記各記憶モジユールの
アクセス・アドレスをそれぞれ同時にｍ進および
ｎ進制御してアクセスする手段とを具備し、前記
記憶モジユールの指定データを、前記小領域の各
画素（ｉ，ｊ）に対してｉ／ｍ，ｊ／ｎの余り値
より求めるようにしたことを特徴とする画像記憶
装置。