JPH07264395A

JPH07264395A - 画像縮小装置

Info

Publication number: JPH07264395A
Application number: JP6051520A
Authority: JP
Inventors: Tomoo Tsuda; 智夫津田
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-03-23
Filing date: 1994-03-23
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】２値画像の画像縮小に要する時間を、回路を
増大させることなく短縮させる。【構成】画素の行、列番号を保持する制御部と、参照
画素を抽出しサブアドレスとするサブアドレス生成部
と、参照画素の情報を格納する記憶装置と、該記憶装置
へのアドレスを生成するアドレス生成部とを備え、画素
の行、列番号により、記憶装置使用中には原画像の入力
を留保するように制御し、多段階縮小を同時に行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理において２値
画像を縮小する画像縮小装置に関する。

【０００２】

【従来の技術】画像中のm ×n 画素を１画素に置き換え
て、画素数を原画像の１／m ×１／nとした縮小画像を
生成することを画像の縮小という。この画像縮小は静止
画像通信や出力解像度の異なるプリンタに同じ画像デー
タベースから画像を出力する際などに行われている。

【０００３】以下、画像縮小の例を図を用いて説明す
る。図１において、例えば１６×１６画素の原画像１０
に対しa 、b 、e 、f の４画素から１画素q を生成し、
同様に４画素c 、d 、g 、h から１画素r を、４画素i
、j 、m 、n から１画素s を、４画素k 、l 、o 、p
から１画素t を生成することにより、原画像を１／２×
１／２に縮小した８×８画素の縮小画像１２（これを１
段階縮小画像という）が得られる。

【０００４】次に、この８×８画素の１段階縮小画像１
２に対し、q 、r 、s 、t の４画素から１画素u を生成
し、以下同様に４画素から１画素を生成することによ
り、４×４画素の縮小画像１４（これを２段階縮小画像
という）が得られる。この操作を続けることにより、多
段階（Ｎ段階）縮小画像が得られる。

【０００５】ここで、原画像から縮小画像を得る際、例
えば図２に示すように、４画素e 、f 、h 、i から１画
素Ｚを決定する場合に、e 、f 、h 、i のみからＺを決
定するのではなく、周囲の画素a 、b 、c 、d 、g 及び
既に決定されているＷ、Ｘ、Ｙ等を参照画素として用い
ている。

【０００６】従来、単一の記憶装置を用いた画像縮小装
置で多段階の縮小を行うには、例えば、図３に示すよう
に、ループを構成し、原画像から１階縮小画像を生成
し、この生成画像に対し再び縮小を行い、２階縮小画像
を生成し、といった手順を必要回数繰り返していた。

【０００７】あるいは、図４に示すように、図３の縮小
装置を複数個直列に接続し多段階縮小を行っていた。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
図３のような方法では、回路規模は小さいが低速であ
り、図４のような方法では、図３の場合よりは高速では
あるが回路規模が大きくなるという問題点があった。

【０００９】又、いずれの場合でも、従来の画像縮小装
置では、同時に１段階の縮小しか行わず、必要な回数縮
小を繰り返していた（必要回数を１台の縮小装置で繰り
返してやるか、複数台の縮小装置を用意して別々にや
る）ため、処理時間がかかるという問題があった。

【００１０】本発明は、前記従来の問題点を解決するべ
くなされたもので、多段階の縮小を、回路規模を極端に
増加させることなく高速に行うことのできる画像縮小装
置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、２値画像を縮
小する画像縮小装置において、各画像の画素の行番号及
び列番号を保持している制御部と、制御部の生成する信
号により注目画素を含む複数の周囲の画素と、既に縮小
された縮小画素の複数の周囲の画素とを参照しサブアド
レスとするサブアドレス生成部と、前記参照画素のパタ
ーンに対応する縮小値が格納されている記憶装置と、制
御部の生成する信号によりサブアドレスを組合わせ、前
記記憶装置へのアドレスを生成するアドレス生成部とを
備え、多段階の縮小を同時に行うことにより、前記目的
を達成したものである。

【００１２】本発明は又、前記多段階の縮小の際、m ×
n 画素を一画素に縮小するとき、ある段階での縮小画像
の画素の行番号及び列番号がそれぞれm の倍数−１及び
n の倍数−１のときに、前記記憶装置から縮小画素を読
み出し、原画像の画素の行番号がm の倍数−１であり、
且つ前記記憶装置が使用中であり、該記憶装置から読み
出される画素の行番号及び列番号がそれぞれm の倍数−
１及びn の倍数−１であるとき、原画像の入力を留保す
るようにしたことにより、同様に前記目的を達成したも
のである。

【００１３】

【作用】本発明によれば、各画像の画素の行番号と列番
号を保持しておき、注目画素を含む複数の周囲の画素
と、既に縮小された縮小画素の複数の周囲の画素とを、
参照画素として参照しサブアドレスとし、制御部の生成
する信号によりサブアドレスを組合せ、記憶装置へのア
ドレスを生成し、該記憶装置より、前記参照画素のパタ
ーンに対応する縮小値を読み出して縮小を行う多段階の
縮小を同時に行うようにしたものである。

【００１４】又、前記多段階の縮小の際、m ×n 画素を
１画素に縮小するとき、ある段階での縮小画像の画素の
行番号及び列番号がそれぞれm の倍数−１及びn の倍数
−１のときに、前記記憶装置から縮小画素を読み出し、
原画像の画素の行番号がm の倍数−１であり、且つ前記
記憶装置が使用中であり、該記憶装置から読み出される
画素の行番号及び列番号がそれぞれm の倍数−１及びn
の倍数−１であるとき、原画像の入力を留保するように
したため、原画像を記憶装置に入力する際に、記憶装置
が使用中で衝突することなく多段階の縮小を同時に効率
良く行うことができる。

【００１５】

【実施例】以下図面を参照して、本発明の実施例を詳細
に説明する。

【００１６】図５は、本実施例の画像縮小装置の概略を
示すブロック線図である。図５において、２０は各画像
の画素の行番号、列番号を保持している制御部、２２は
原画像と縮小画像の必要となる部分を保持するＦＩＦＯ
メモリーを持ち、制御部の生成する制御信号により各画
素から参照画素を参照しサブアドレスとするサブアドレ
ス生成部、２４は参照画素のパターンに対応する縮小値
が格納されているＲＯＭ、２６は制御部の生成する選択
信号により、サブアドレスを組合わせてＲＯＭ２４への
アドレスを生成するアドレス生成部である。

【００１７】又、図６は、原画像における走査方向を示
す説明図であり、走査は左から右、上から下へと行われ
る。又、原画像をＩ₀とし、Ｉ₀をＮ回縮小して生成し
たＮ階縮小画像Ｉ_Nとし、Ｉ_Nのa 行、b 列目の画素を
Ｉ_N（a ，b ）で表わす。

【００１８】以下、１６×１６画素の原画像Ｉ₀を１／
２×１／２の縮小で３段階縮小する場合を例にとり、本
実施例の作用を説明する。

【００１９】図７は、本実施例の作用を示すタイミング
チャートである。図７において、Ｉ ₀、Ｉ₁、Ｉ₂、Ｉ
₃に示される（a ，b ）の表現は、入力されている画素
の行番号がa 、列番号がb であることを示している。

【００２０】図７最上段のクロック信号（１）〜（１
１）の順に以下説明をする。ここでは、１６×１６画素
の最後の行の処理について説明する。

【００２１】（１）において、Ｉ₀の１５行、０列目の
画素（１５，０）が入力される。ここでは何も起きな
い。

【００２２】（２）において、Ｉ₀（１５，１）が入力
される。これは行、列ともに奇数（即ち２の倍数−１）
だが、次に生成するＩ₁が（７，０）であり、この列が
０で奇数ではないのでＲＯＭＢＵＳＹ＝１とはならな
い。そこで、ＲＯＭ２４をアクセスしてＩ₁（７，０）
を生成する。

【００２３】（３）において、Ｉ₀（１５，２）と、今
生成されたＩ₁（７，０）が入力される。ここではあと
何も起きない。

【００２４】（４）において、Ｉ₀（１５，３）が入力
される。ここでは、未だＲＯＭＢＵＳＹ＝０なので、
ＲＯＭ２４をアクセスしてＩ₁（７，１）を生成する。

【００２５】（５）において、Ｉ₁（７，１）が、行、
列共に奇数なのでＲＯＭＢＵＳＹ＝１にする。ここ
で、次のＩ₀（１５，４）は、列番号が奇数ではないの
で、ＲＯＭＢＵＳＹ＝１であるが、Ｉ₀（１５，４）
は入力が許される。又、Ｉ₁（７，１）が入力される。
次にＲＯＭ２４をアクセスしてＩ₂（３，０）が生成さ
れる。

【００２６】（６）〜（８）も上と同様である。

【００２７】（９）において、Ｉ₀（１５，８）、Ｉ₁
（７，３）が入力される。ここで次に生成するＩ₂が
（３，１）で行、列共に奇数なので、ＲＯＭＢＵＳＹ
＝１とする。次にＲＯＭ２４をアクセスしてＩ₂（３，
１）を生成する。

【００２８】（１０）において、Ｉ₀（１５，９）を入
力しようとするが、ＲＯＭＢＵＳＹ＝１なので、入力
が禁止される。そこで、Ｉ₂（３，１）が入力され、Ｒ
ＯＭ２４をアクセスしてＩ₃（１，０）を生成し、ＲＯ
ＭＢＵＳＹ＝０とする。

【００２９】（１１）において、ＲＯＭＢＵＳＹ＝０
であるので、Ｉ₀（１５，９）が入力される。次にＲＯ
Ｍ２４をアクセスしてＩ₁（７，４）を生成する。

【００３０】ここで、ＲＯＭＢＵＳＹ信号を用いて行
ったように、Ｉ₀の入力制御がないと、（１０）におい
てＩ₀が入力され、ＲＯＭアクセス時に衝突が発生して
しまう。

【００３１】以上のようにして、多段階縮小が１つの縮
小装置で同時に行われる。

【００３２】又、m ×n 画素を１画素にする画像縮小に
おいて、前記衝突を避けるためのＲＯＭＢＵＳＹ信号
を生成する処理と原画像の入力制御方法について、以下
フローチャートを用いて説明する。

【００３３】図８は、ＲＯＭＢＵＳＹ信号を生成する
処理を表わすフローチャートであり、図９は、原画像の
入力を制御する方法を示すフローチャートである。

【００３４】図８のステップ１００において、Ｉ
_N（行，列）を入力し、次のステップ１０２において、
Ｉ_Nの行及び列が、それぞれm 及びn の倍数−１かどう
か判定し、ＹＥＳなら次のステップ１０４へ進み、ＮＯ
ならステップ１００へ戻る。ステップ１０４において、
次に生成されるＩ_N+1の行及び列がそれぞれm 及びn の
倍数−１かどうか判定し、ＹＥＳなら次のステップ１０
６でＲＯＭＢＵＳＹ＝１として次のステップ１０８へ
進む。又ステップ１０４の判定でＮＯの場合もステップ
１０８へ進む。ステップ１０８では、ＲＯＭをアクセス
してＩ_N+1（行，列）を入力し、次のステップ１１０で
ＲＯＭＢＵＳＹ＝０とする。

【００３５】又、入力制御処理については、図９のステ
ップ１２０において、行、列はそれぞれm 、n の倍数−
１かどうか判定し、ＮＯならステップ１２４へ行き、Ｉ
₀（行，列）を入力する。又、ステップ１２０の判定
で、ＹＥＳなら次のステップ１２２で更にＲＯＭＢＵ
ＳＹ＝１かどうか判定し、ＹＥＳならＮＯになるまで入
力を留保し、ＮＯになったら次のステップ１２４におい
てＩ₀（行，列）を入力する。

【００３６】本実施例の装置により、１６×１６画素で
構成される原画像を、４段階で縮小した結果１クロック
につき１画素を入力するとして、２６１クロックで全縮
小を終了した。同じ画像を従来方法で縮小すると３４０
クロックを要する。

【００３７】

【発明の効果】以上説明したとおり、本発明によれば、
ＲＯＭサイズは小さいまま、多段階縮小を同時に行うよ
うにしたため、回路規模を極端に増加させることなく画
像縮小に要する時間を大幅に短縮させることができると
いう優れた効果を有する。

【図面の簡単な説明】

【図１】画像の縮小を示す説明図

【図２】同じく画像の縮小を示す説明図

【図３】従来の多段階画像縮小方法を示す説明図

【図４】同じく従来の多段階画像縮小方法を示す説明図

【図５】本実施例による画像縮小装置の概略を示すブロ
ック線図

【図６】画像処理における走査方向を示す説明図

【図７】本実施例の作用を示すタイミングチャート

【図８】本実施例によるＲＯＭＢＵＳＹ信号を生成す
る処理を示すフローチャート

【図９】本実施例による原画像の入力を制御する方法を
示すフローチャート

【符号の説明】

２０…制御部２２…サブアドレス生成部２４…ＲＯＭ２６…アドレス生成部

Claims

【特許請求の範囲】

【請求項１】２値画像を縮小する画像縮小装置におい
て、各画像の画素の行番号及び列番号を保持している制御部
と、注目画素を含む複数の周囲の画素と、既に縮小された縮
小画素の複数の周囲の画素とを、参照画素として参照し
サブアドレスとするサブアドレス生成部と、前記参照画素のパターンに対応する縮小値が格納されて
いる記憶装置と、制御部の生成する信号によりサブアドレスを組合わせ、
前記記憶装置へのアドレスを生成するアドレス生成部と
を備え、多段階の縮小を同時に行うことを特徴とする画像縮小装
置。
【請求項２】請求項１において、前記多段階の縮小の
際、m ×n 画素を一画素に縮小するとき、ある段階での縮小画像の画素の行番号及び列番号がそれ
ぞれ（m の倍数−１）及び（n の倍数−１）のときに、前記記憶装置から縮小画素を読み出し、原画像の画素の行番号が（m の倍数−１）であり、且つ
前記記憶装置が使用中であり、該記憶装置から読み出さ
れる画素の行番号及び列番号がそれぞれ（m の倍数−
１）及び（n の倍数−１）であるとき、原画像の入力を留保するようにしたことを特徴とする画
像縮小装置。