JP2989193B2 - 画像メモリインターリーブ入出力回路 - Google Patents
画像メモリインターリーブ入出力回路Info
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- JP2989193B2 JP2989193B2 JP1011630A JP1163089A JP2989193B2 JP 2989193 B2 JP2989193 B2 JP 2989193B2 JP 1011630 A JP1011630 A JP 1011630A JP 1163089 A JP1163089 A JP 1163089A JP 2989193 B2 JP2989193 B2 JP 2989193B2
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- Japan
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- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、道路料金機械の車両番号認識装置に適用さ
れる画像処理装置に関する。
れる画像処理装置に関する。
〔従来の技術〕 車両番号認識等の高速化が要求される画像処理装置に
於ては、一般的にパイプライン演算型画像処理装置が使
用される。
於ては、一般的にパイプライン演算型画像処理装置が使
用される。
第３図にパイプライン演算型画像処理装置の一例を示
す。
す。
カメラ12により入力されたデータは、A/D変換器13で
ディジタル信号に変換され、画像メモリ５へ書込まれ
る。
ディジタル信号に変換され、画像メモリ５へ書込まれ
る。
画像メモリ５に書込まれた画像データは、計算機14の
指令により順次読出され、演算器15によって画像処理を
施された後、再び画像メモリ５に書込まれる。
指令により順次読出され、演算器15によって画像処理を
施された後、再び画像メモリ５に書込まれる。
処理された画像は、D/A変換器16でアナログ映像信号
に変換されモニタテレビ17に表示される。
に変換されモニタテレビ17に表示される。
第５図に従来技術によるパイプライン演算型画像処理
装置の画像メモリ入出力回路の一例を示し、 第６図に、第５図の画像メモリ入出力回路のタイミン
グチャートを示す。
装置の画像メモリ入出力回路の一例を示し、 第６図に、第５図の画像メモリ入出力回路のタイミン
グチャートを示す。
第５図においてリードアドレス発生回路１は、演算器
への出力データのリードアドレスRA0,RA1,RA2…をクロ
ック18に同期して発生する。
への出力データのリードアドレスRA0,RA1,RA2…をクロ
ック18に同期して発生する。
ライトアドレス発生回路２は演算器からの入力データ
のライトアドレスWA0,WA1,WA2…をクロック18に同期し
て発生する。
のライトアドレスWA0,WA1,WA2…をクロック18に同期し
て発生する。
リード／ライト制御回路４は、画像メモリのリード信
号22、ライト信号23及びリード／ライト切換え信号24を
発生する。リード／ライト切換え信号24は１クロックサ
イクルの前半でHI、後半でLOとなり、画像メモリ５は１
クロックサイクルの前半でライト動作、後半でリード動
作を行う。
号22、ライト信号23及びリード／ライト切換え信号24を
発生する。リード／ライト切換え信号24は１クロックサ
イクルの前半でHI、後半でLOとなり、画像メモリ５は１
クロックサイクルの前半でライト動作、後半でリード動
作を行う。
アドレスセレクタ３は、リード／ライト切換え信号24
がLOの時には、リードアドレス19を、また切換え信号が
HIの時にはライトアドレス20を画像メモリアドレスバス
21に出力する。
がLOの時には、リードアドレス19を、また切換え信号が
HIの時にはライトアドレス20を画像メモリアドレスバス
21に出力する。
データ切換え回路８は、リード／ライト切換え信号24
がLOの時には画像メモリデータバス29上のリードデータ
RD0,RD1,RD2…をデータ出力用フリップフロップ11へ出
力する。また切換え信号がHIの時には、演算器15からの
入力データWD0,WD1,WD2…を画像メモリデータバスへ出
力する。
がLOの時には画像メモリデータバス29上のリードデータ
RD0,RD1,RD2…をデータ出力用フリップフロップ11へ出
力する。また切換え信号がHIの時には、演算器15からの
入力データWD0,WD1,WD2…を画像メモリデータバスへ出
力する。
データ出力用フリップフロップ11は、画像メモリから
送られてきたデータRD0,RD1,RD2…をクロック18に同期
させて、演算器へ出力する。
送られてきたデータRD0,RD1,RD2…をクロック18に同期
させて、演算器へ出力する。
前述の従来技術に於ては、１回のリード及びライト動
作で１画素分のデータしか扱っていないので、１回の転
送サイクルの間に画像メモリのリードとライト２つの動
作を実施しなければならない。この為転送クロックのス
ピードをメモリリードライトサイクルタイム以上に上げ
ることはできない。
作で１画素分のデータしか扱っていないので、１回の転
送サイクルの間に画像メモリのリードとライト２つの動
作を実施しなければならない。この為転送クロックのス
ピードをメモリリードライトサイクルタイム以上に上げ
ることはできない。
又、演算器への入出力の数を増やすに従い、処理スピ
ードが遅くなる。例えば演算器ヘ２系統のデータを出力
し演算器から２系統のデータを受け取る場合には、１回
の転送サイクル間に２回のメモリリード動作と２回のメ
モリライト動作が必要になる。
ードが遅くなる。例えば演算器ヘ２系統のデータを出力
し演算器から２系統のデータを受け取る場合には、１回
の転送サイクル間に２回のメモリリード動作と２回のメ
モリライト動作が必要になる。
本発明はこれらの問題を解決した装置を提供すること
を目的とする。
を目的とする。
本発明に係る画像メモリインターリーブ入出力回路
は、リードアドレス発生回路と、ライトアドレス発生回
路と、前記リードアドレス発生回路から出力されるリー
ドアドレスとライトアドレス発生回路から出力されるラ
イトアドレスとを選択するアドレスセレクタと、このア
ドレスセレクタを介してアドレスが指定され、偶数番目
のデータと奇数番目のデータをそれぞれ別個に扱う少な
くとも１組のメモリブロックからなる画像メモリと、こ
の画像メモリに対する入出力データを切換えるデータ切
換回路と、前記画像メモリのメモリブロックからデータ
切換回路を介して入力される画像データをシリアルデー
タに変換して演算器に出力するパラレル／シリアル変換
回路と、前記演算器から入力される画像データをパラレ
ルデータに変換し、前記データ切換回路を介して前記画
像メモリの各ブロックに出力するシリアル／パラレル変
換回路と、前記画像メモリのリード信号、ライト信号を
発生すると共に、前記アドレスセレクタ、データ切換回
路、パラレル／シリアル変換回路及びシリアル／パラレ
ル変換回路に対するリード／ライト切換信号を発生する
リード／ライト制御回路とを具備し、 前記リード／ライト制御回路は、各メモリサイクル内で
１クロックサイクル毎にリード信号とライト信号とを切
換え、前記画像メモリの各ブロックに対して同時にデー
タの読出しと書込みを行うことを特徴とする。
は、リードアドレス発生回路と、ライトアドレス発生回
路と、前記リードアドレス発生回路から出力されるリー
ドアドレスとライトアドレス発生回路から出力されるラ
イトアドレスとを選択するアドレスセレクタと、このア
ドレスセレクタを介してアドレスが指定され、偶数番目
のデータと奇数番目のデータをそれぞれ別個に扱う少な
くとも１組のメモリブロックからなる画像メモリと、こ
の画像メモリに対する入出力データを切換えるデータ切
換回路と、前記画像メモリのメモリブロックからデータ
切換回路を介して入力される画像データをシリアルデー
タに変換して演算器に出力するパラレル／シリアル変換
回路と、前記演算器から入力される画像データをパラレ
ルデータに変換し、前記データ切換回路を介して前記画
像メモリの各ブロックに出力するシリアル／パラレル変
換回路と、前記画像メモリのリード信号、ライト信号を
発生すると共に、前記アドレスセレクタ、データ切換回
路、パラレル／シリアル変換回路及びシリアル／パラレ
ル変換回路に対するリード／ライト切換信号を発生する
リード／ライト制御回路とを具備し、 前記リード／ライト制御回路は、各メモリサイクル内で
１クロックサイクル毎にリード信号とライト信号とを切
換え、前記画像メモリの各ブロックに対して同時にデー
タの読出しと書込みを行うことを特徴とする。
画像メモリを複数のメモリブロックで構成し、となり
合う複数の画素データを別々のメモリブロックに受け持
たせる。
合う複数の画素データを別々のメモリブロックに受け持
たせる。
複数のメモリブロックから同時にデータを読み出し、
読み出したデータをパラレル／シリアル変換回路でシリ
アルデータに変換し、順番に演算器へ転送する。
読み出したデータをパラレル／シリアル変換回路でシリ
アルデータに変換し、順番に演算器へ転送する。
演算器から転送されてきたデータは、複数画素分のデ
ータをまとめてシリアル／パラレル変換回路でパラレル
データに変換し、複数のメモリブロックへ同時に書き込
む。
ータをまとめてシリアル／パラレル変換回路でパラレル
データに変換し、複数のメモリブロックへ同時に書き込
む。
画像メモリを複数のブロックに分け、複数の画像デー
タを同時にリードライトすることにより、画像データの
転送クロックサイクルをメモリリードライトサイクル以
上に上げる。
タを同時にリードライトすることにより、画像データの
転送クロックサイクルをメモリリードライトサイクル以
上に上げる。
本発明の実施例を第１図〜第４図に示す。
第１図には、本発明によるパイプライン演算型画像処
理の画像メモリ入出力回路の実施例を示し、 第２図には、その画像メモリ入出力回路のタイミング
チャートを示す。
理の画像メモリ入出力回路の実施例を示し、 第２図には、その画像メモリ入出力回路のタイミング
チャートを示す。
第１図においてリードアドレス発生回路１では、演算
器への出力データのリードアドレスRA0,RA1,2…を２ク
ロックに１回発生する。
器への出力データのリードアドレスRA0,RA1,2…を２ク
ロックに１回発生する。
ライトアドレス発生回路２では、演算器からの入力デ
ータのライトアドレスWA0,WA1,WA2…を２クロックに１
回発生する。
ータのライトアドレスWA0,WA1,WA2…を２クロックに１
回発生する。
リード／ライト制御回路４では、画像メモリ５のリー
ド信号22、ライト信号23及びリード／ライト切換え信号
24を発生する。リード／ライト切換え信号24は、１クロ
ックサイクル間はLO、次のクロックサイクル間はHIとな
る繰り返し信号である。
ド信号22、ライト信号23及びリード／ライト切換え信号
24を発生する。リード／ライト切換え信号24は、１クロ
ックサイクル間はLO、次のクロックサイクル間はHIとな
る繰り返し信号である。
アドレスセレクタ３ではリード／ライト切換え信号24
がLOの時にはリードアドレス19を、また切換え信号24が
HIの時にはライトアドレス20を画像メモリアドレスバス
21に出力する。
がLOの時にはリードアドレス19を、また切換え信号24が
HIの時にはライトアドレス20を画像メモリアドレスバス
21に出力する。
画像メモリ５はブロック６、ブロック７の２つのブロ
ックから成り、ブロック６は画像メモリデータバス25
を、ブロック７は画像メモリデータバス26を持つ。ブロ
ック６は偶数番目の転送データRD0,RD2…及びWD0,WD2…
を取り扱う。ブロック７は奇数番目の転送データRD1,RD
3…及びWD1,WD3…を取り扱う。
ックから成り、ブロック６は画像メモリデータバス25
を、ブロック７は画像メモリデータバス26を持つ。ブロ
ック６は偶数番目の転送データRD0,RD2…及びWD0,WD2…
を取り扱う。ブロック７は奇数番目の転送データRD1,RD
3…及びWD1,WD3…を取り扱う。
データ切換え回路８では、リード／ライト切換え信号
24がLOの時には、画像メモリデータバス25上のリードデ
ータRD0,RD2,RD4…と画像メモリデータバス26上のリー
ドデータRD1,RD3,RD5…をパラレル／シリアル交換回路
９に出力する。またリード／ライト切換え信号24がHIの
時には、シリアル／パラレル変換回路10からのデータWD
0,WD2,WD4…とWD1,WD3,WD5…を画像メモリデータバス2
5,26へ出力する。
24がLOの時には、画像メモリデータバス25上のリードデ
ータRD0,RD2,RD4…と画像メモリデータバス26上のリー
ドデータRD1,RD3,RD5…をパラレル／シリアル交換回路
９に出力する。またリード／ライト切換え信号24がHIの
時には、シリアル／パラレル変換回路10からのデータWD
0,WD2,WD4…とWD1,WD3,WD5…を画像メモリデータバス2
5,26へ出力する。
パラレル／シリアル変換回路９では画像メモリ５から
送られてくる１組のデータ（RD0,RD1），（RD2,RD3），
（RD4,RD5）…をシリアルデータに変換し順次演算器に
出力する。
送られてくる１組のデータ（RD0,RD1），（RD2,RD3），
（RD4,RD5）…をシリアルデータに変換し順次演算器に
出力する。
シリアル／パラレル変換回路10では、演算器から送ら
れてくるシリアルデータWD0,WD1,WD2…を２つずつまと
めて（WD0,WD1），（WD2,WD3），（WD4,WD5）…画像メ
モリデータバス25,26へ出力する。
れてくるシリアルデータWD0,WD1,WD2…を２つずつまと
めて（WD0,WD1），（WD2,WD3），（WD4,WD5）…画像メ
モリデータバス25,26へ出力する。
本発明回路では、画像データの画像メモリから演算器
への転送時及び演算器から画像メモリへの転送時に第４
図に示す様に、画像メモリ５中の連続する領域へ画像デ
ータ30のリードライトが行われる。
への転送時及び演算器から画像メモリへの転送時に第４
図に示す様に、画像メモリ５中の連続する領域へ画像デ
ータ30のリードライトが行われる。
この特徴を利用して、画像メモリを複数のメモリブロ
ックで構成し、となり合う複数の画像データを別々のメ
モリブロックに保存し、複数のデータを同時に画像メモ
リへリードライトするインターリーブ処理を行うことに
より、画像データの転送クロックサイクルをメモリリー
ドライトサイクル以上に上げる。
ックで構成し、となり合う複数の画像データを別々のメ
モリブロックに保存し、複数のデータを同時に画像メモ
リへリードライトするインターリーブ処理を行うことに
より、画像データの転送クロックサイクルをメモリリー
ドライトサイクル以上に上げる。
本発明は前述のように構成されているので、以下に記
載されるような効果を奏する。
載されるような効果を奏する。
（１） 複数の画素データを同時にリード／ライトする
ことにより、画像データの転送クロックサイクルをメモ
リリードサイクル以上に上げることが可能になる。
ことにより、画像データの転送クロックサイクルをメモ
リリードサイクル以上に上げることが可能になる。
（２） 演算器への入出力の数が増えた場合でも、画像
メモリのブロック数を増やすことにより転送クロックを
落とさずに済む。
メモリのブロック数を増やすことにより転送クロックを
落とさずに済む。
第１図は本発明回路の実施例を示す図、第２図は本発明
回路の実施例のタイミングチャートを示す図、第３図は
パイプライン演算処理装置の構成図、第４図は画像メモ
リデータスキャンの説明図、第５図は従来の回路を示す
図、第６図は従来の回路のタイミングチャートを示す図
である。 １……リードアドレス発生回路、２……ライトアドレス
発生回路、３……アドレスセレクタ、４……リード／ラ
イト制御回路、５……画像メモリ、８……データ切換え
回路、９……パラレル／シリアル変換回路、10……シリ
アル／パラレル変換回路。
回路の実施例のタイミングチャートを示す図、第３図は
パイプライン演算処理装置の構成図、第４図は画像メモ
リデータスキャンの説明図、第５図は従来の回路を示す
図、第６図は従来の回路のタイミングチャートを示す図
である。 １……リードアドレス発生回路、２……ライトアドレス
発生回路、３……アドレスセレクタ、４……リード／ラ
イト制御回路、５……画像メモリ、８……データ切換え
回路、９……パラレル／シリアル変換回路、10……シリ
アル／パラレル変換回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−126387（ＪＰ，Ａ) 特開 昭60−61853（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 1/60
Claims (1)
- 【請求項１】リードアドレス発生回路と、ライトアドレ
ス発生回路と、前記リードアドレス発生回路から出力さ
れるリードアドレスとライトアドレス発生回路から出力
されるライトアドレスとを選択するアドレスセレクタ
と、このアドレスセレクタを介してアドレスが指定さ
れ、偶数番目のデータと奇数番目のデータをそれぞれ別
個に扱う少なくとも１組のメモリブロックからなる画像
メモリと、この画像メモリに対する入出力データを切換
えるデータ切換回路と、前記画像メモリのメモリブロッ
クからデータ切換回路を介して入力される画像データを
シリアルデータに変換して演算器に出力するパラレル／
シリアル変換回路と、前記演算器から入力される画像デ
ータをパラレルデータに変換し、前記データ切換回路を
介して前記画像メモリの各ブロックに出力するシリアル
／パラレル変換回路と、前記画像メモリのリード信号、
ライト信号を発生すると共に、前記アドレスセレクタ、
データ切換回路、パラレル／シリアル変換回路及びシリ
アル／パラレル変換回路に対するリード／ライト切換信
号を発生するリード／ライト制御回路とを具備し、 前記リード／ライト制御回路は、各メモリリードライト
サイクル内で１クロックサイクル毎にリード信号とライ
ト信号とを切換え、前記画像メモリの各ブロックに対し
て同時にデータの読出しと書込みを行うことを特徴とす
る画像メモリインターリーブ入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011630A JP2989193B2 (ja) | 1989-01-20 | 1989-01-20 | 画像メモリインターリーブ入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011630A JP2989193B2 (ja) | 1989-01-20 | 1989-01-20 | 画像メモリインターリーブ入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191076A JPH02191076A (ja) | 1990-07-26 |
| JP2989193B2 true JP2989193B2 (ja) | 1999-12-13 |
Family
ID=11783257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011630A Expired - Fee Related JP2989193B2 (ja) | 1989-01-20 | 1989-01-20 | 画像メモリインターリーブ入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2989193B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153681A (ja) * | 1986-12-18 | 1988-06-27 | Nec Corp | イメ−ジ入力装置 |
| JPS63192170A (ja) * | 1987-02-05 | 1988-08-09 | Furuno Electric Co Ltd | 画像メモリ−回路 |
-
1989
- 1989-01-20 JP JP1011630A patent/JP2989193B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02191076A (ja) | 1990-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |