JPH01145778A

JPH01145778A - 自由な流れのパイプライン・バスを有する像処理装置

Info

Publication number: JPH01145778A
Application number: JP63220287A
Authority: JP
Inventors: Dwight E Brown; ドワイト　ユージン　ブラウン; Mark S Laughery; マーク　スチーブン　ラフェリイ; Thomas A Lang; トーマス　アンソニー　ラング
Original assignee: Minnesota Mining and Manufacturing Co
Current assignee: 3M Co
Priority date: 1987-09-03
Filing date: 1988-09-02
Publication date: 1989-06-07
Also published as: EP0306305B1; DE3852592D1; EP0306305A2; AU614300B2; DE3852592T2; AU2171388A; US4845663A; EP0306305A3; CA1312143C

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はディジタル像処理装置に関する。杵に、本発明
はバイゾ２イン式アーキテクチャ内における高速１象デ
ータおよびアドレスの自由な流れを可能にするディジタ
ル像処理装置に関する。

何年かにもわたって、多くの異なる形のディジタル像処
理装置が開発され、医療撮像、遠隔感知、およびグラフ
インク・アートのようないろいろな分野に使用されてい
る。しかしこの開発は王とし子を持つ新しい処理装置の
発展に回けられてきた。

像処理装置にあるいろいろな素子の中で情報転送に関連
する技術にはほとんど変化がなかった。

ディジタル像処理装置におい℃は、並列ディジタル・デ
ータが像処理装置内の１つの素子からもう１つの素子に
流れるバイシライン・アーキテクチャを使用するのが普
通である。このパイプライン・アーキテクチャが高速デ
ータ転送の機会を提供するのは、データがパイプ２イン
像処理装置内の１つの素子から次の素子へ並列に転送さ
れるからである。処理装置内の各素子またをニブロック
は、専用の機能を果たすとともにその結果を処理装置内
の次の素子に沿って送る。しかし、この先行技術のパイ
プライン像処理アーキテクチャは、実行し得る像処理機
能の複雑な計算に実際上の制限がある。普通、処理装置
はビデオ・モニタに同期されるが、これによりパイプラ
ン処理ブロックのどれでも１つにおいて処理タスクが消
費し得る最大時間は実際上の制限を受ける。それは順次
、像処理装置によって実行し得る複雑な計算に制限を課
丁。ＶＭＢおよびマルチパスのような標準のバスは極め
て複雑な計算の像機能を処理することができるが、高性
能像処理装置に必要な高速転送を持続することはできな
い。

本発明は、像処理装置のいろいろな構成部品がアドレス
およびデータをパイプライン・バスにより並列に転送す
ることによって相互に通信する像処理装置である。

像処理装置にはディジタル像データを記憶する像記憶装
置と、鐵データの処理機能を果たす強度処理装置と、ア
ドレスを発生させるアドレス発生装置とが含まれている
。これらの構成部品のすべてはパイプライン・バスによ
り相互に通信する。

したがって本発明では、パイプライン・バスは超高速の
アドレスおよびデータ転送を可能にする初期接続手順書
を使用するが、パイプライン・バスをどんな処理能力で
も実行させる開始／停止自由な流れ形式を有する。これ
がバイシライン式１象処理で重要なのは、複雑な計算が
操作ごとに変わるからである。本発明により、パイプラ
イン・バスは高速転送を無制限に持続させるという犠牲
を払わずに、実行される操作にかかわらずパイプライン
・バスに接続されるすべての構成部品に自由な流れを与
える。

本発明の実施列を付図に関して以下に詳しく説明する。

１、　ディジタル１象処理装置１０第１図は本発明のパイプライン・バス・アーキテクチャ
ヲ使用するビデオ・レートの、自由な流れのバイシライ
ン式は処理装置であるディジタル像処理装置１０を示す
。第１図に示される実施例では、ディジタル像処理装置
１０はマイクロコンピュータ制御器１２、入力インター
７エース１４、像記憶装置１６、アドレス発生器１８、
強度処理装置２０、表示フォーマツタ２２、ビデオ表示
装置２４、および出力インターフェース２６を備工てい
る。像処理装置１０の構成部品間の通旧は王として２つ
の別々なバス、丁なわち標準バス２８とパイプライン・
バス３０により提供されている。

標準バス２８は、（ＶＭＥ！Ｅたはマルチパスのような
］工業規格形のコンピュータ・バスであることか望まし
く、かつマイクロコンピュータ制御器１４とディジクル
簡処理装置１０の他の構成部品との＋ｈｊの制御情報の
通信に使用される。

他方では、ディジタル像データの高速転６ｔｓパイプラ
イン・バス３０により供給される。汝でさらに詳しく説
明するが、パイプライン・バス３０はパイプライン・ア
ドレス（ＰＡ）バス３４、パイプライン・データ（ＦＤ
）バス３６、およびマスタ・タイミング（ＭＴ）バス３
８を含み、これらは第２Ａ図〜第２Ｃ図にそれぞれ示さ
れている。

ディジタル像処理装置１０の構成部品の中での鐵データ
の転送はすべてパイプライン・バス３０により行われる
。

マイクロコンピュータ制御器１２は、ディジタル像処理
装置１０と使用者との間のインターフェースを提供する
。マイクロコンピュータ制御器１２に供給される特定の
使用者指令により、それは標準バス２８を通じて個々の
構成部品に信号を送り、それらに所望の像処理タスクを
実行させる。

入力インターフェース１４は、ディジタル像を表わす高
速の各線ごとの入力像データ、または他の入力像データ
を受ける。入力データは例えば、コンピュータからまた
はデータ記憶装置から得られる。

像記憶装置１６は、ディジタル像な記憶する読み／書き
記憶装置である。入力インターフェース１４からの入力
データは像記憶装置１６に書き込まれる（強度処理装置
２０からの処理済ｆ尿データとして）。微データは像記
憶装置１６から読み出されて、強度処理装置２００Å力
を供給するとともに表示２オーマツタ２２および出力イ
ンターフェース２６への出力を供給する。

アドレス発生器１８は、ディジタル像データを例えば像
記憶装置１６から処理用の強度処理装置２０に転送させ
るように、像記憶装置１６をアドレスするアドレスのス
トリームをパイプライン・バス３０を通じて発生させる
。さらに、アドレス発生器１８は機能アドレス線３２を
通じて強度処理装置２０と直接通信し、強度処理装置２
０によって実行される機能像処理操作を制御する。

表示フォーマツタ２２は、ディジタル像データを、ビデ
オ表示装置２４と駆動する表示駆動１３号に変換する。

１つの実施例では、ビデオ表示装置２４はマスタ走査ビ
デオ・モニタであり、表示フォーマツタ２２は表示装置
の個々のピクセルを表わすディジタル像データを、ビデ
オ表示装置２４により使用されるアナログ・ビデオ信号
に変換する。表示フォーマツタ２２は、ディジタル１象
処理装置１０の残部に関してビデオ表示装置２４の非同
期動作を与えることが望ましい。ビデオ表示装置２４の
ビデオ同期速度に操作を同期させる必安をなく丁ことに
より、パイプライン・バス３０を通じてデータの自由な
流れの停止／開始転送が可能となる。

出力インターフェース２６はディジタル像処理装置を、
データの高速の線ごとの転送により他のディジタル装置
と通信させることができる。出力インターフェース２６
によつ℃送信されているデータの形式は、１つの実施例
では、入力インターフェース１４により受信されている
データの形式％式％強度処理装置２０は、像記憶装置１１６から受信された
入力データおよびアドレス発生器１８から受信された機
能アドレスに基づくパイプジイン像ピクセル強度計算を
実行する。好適な実施列では、強度処理装［１２０は適
応有限インパルス・レスポンス（Ｐ工Ｒ）フィルタを用
いて、広範囲の異なる強度計算を実行する。

パイプライン・バス３０を通じてデータ転送の効率を増
進させるために、像データは副像ブロックによって転送
される。各ブロックは空間連続ピクセルのＮ×Ｎ四方で
ある。これから説明される本発明の好適な実施例では、
副像ブロックは４×４ブロツクであり、丁なわち各ブロ
ックは１６ピクセルを表わ丁。

像記憶装置１６の内部で像データの各個別ピクセルをア
ドレスする代わりに、単一アドレス３１０のみが要求さ
れる。本発明の好適な実施例では、このアドレス３１０
は各４×４ぎクセル・ブロックの左上方のピクセル、丁
なわち纂６図に概略で示されるような３０８を表わす。

単一アドレス３０８と共に１６ｉクセルをアドレスする
ことによって、高速でより効率的なデータの転送が達成
される。本発明の１つの実施例では、敏大４回の操作（
続出しまたは誉込み〕はおのおの毎秒２．５メガ操作で
実行され、各操作は１６ピクセル・ブロックのアドレス
指定な表わ丁。これは操作画たり毎秒４０メガ・ピクセ
ルの速度和相当し、全部で毎秒１６０メガ・ピクセルと
なる。

詳しく説明する好適な実施例では、各ピクセルは８ビツ
トによって表わされる。４Ｘ４ピクセル四方は４つの３
２ビット順序語としてパイプライ・バス３０を通じて送
信される。「語０」は４×４ブロツクの最下行３１２を
表わし、最下行の４個の８ビツト・ピクセルにより形成
される６２ビット語である。同様に「語１」、「語２」
および「語３」は４個の８ビツト・ざクセルの行によっ
て形成される３２ビット語である。「語３」はブロック
の最下行を表わす。

２、　パイプライン・バス３０パイプライン・バス３０は３Ａ部分、すなわパイプライ
ン・アドレス（ＦＡ）バス３４、パイプライン・データ
（Ｉ’Ｄ）バス３６．およびマスタ・タイミング（ＭＴ
）バス３Ｂを有する。パイプライン・バス３０に接続す
べきｗ成部品の数、および特定の処理要求により、２個
以上のＦＡパス３４ならび［２個以上のＦＤババス４が
供給される。説明しようとする好適な実施例では、パイ
プライン・バス３０は２個のＰＡババス４Ａおよび３４
Ｂと、６個のＦＤババス６Ａ−３６Ｆとを含んでいる。

第２Ａ図のＦＡババス４および第２Ｂ図のＰＤパス３６
は、パイプライン・バス３０にある各ＰＡおよびＦＤバ
バス代表的なものである。

ＦＡババス４はビット・マツプ・データの像記憶装置１
６にある物理アドレスを運ぶとともにそのデータ用の制
御および径路指定情報を運ぶ。

ＦＡババス４は、ＰＤババス６の１個以上を通じて生じ
る操作を開始する。ＦＡババス４は、その構造上の開始
およ終了点でハイ論理状態に終る３状態バスである。

ＦＡババス４のバス・サイクルは第４図に示される通り
、２個のシステム・クロックに相当てる。

バス・サイクルは、単一アドレスｂ”＝　Ｆ　Ａバス３
４に定住している持続時間である。

第４図に示されるようなシステム・サイクル４２２は、
持続時間が４バス・サイクル（４１０−４１３）の周期
である。システム・サイクル（４２２）はＦＡバス３４
０周周期化定める。システム・サイクル（４２２）の各
バス・サイクル（４１０−４１３）はバス・サイクル０
（４０）、バス・サイクル１（４１１）、バス・サイク
ル２（４１２）、またはバス・サイクル３（４１３）ｈ
して表わされる。

ＦＡババス４を使用する構成部品は、ＰＡマスクまたは
ＦＡスレーブのどちらかである。ＰＡマスクはＦＡババ
ス４のデータ源である。ＦＡスレーブはＦＡババス４の
データ受取器である。すべてのＦＡスレーデ・レスポン
スは、ＰＡマスタが操作を開始したシステム・サイクル
（４２２）の後で２つのシステム・サイクル（４２２）
を生じる。

ＰＡババス４は固定の４対１時分割多重バスであり、固
定マスクは全システム・サイクル（４２２）の各バス・
サイクル（４１０−４１３）を作動させる。

換言すれば、各Ｉ’Ａマスクは各゛システム・サイクル
（４２２）において指定される時間スロット（ハス・サ
イクル（４１０−４１３）の１つ）を有する。

第２Ａ図に示される通り、ＦＡババス４は２６本のアド
レス線と９本の制御線とを含む合計６５本の線を有する
。ｒＸＪ物理アドレス線ＸＰＱ−ｘ　ｐ１２　（２１０
）オよびｒＹＪ物理７ｆＶス線ＹＰＱ−ＹＰ１２（２１
２）はＰＡマスタによつ℃主張される。

操作が像記憶装置１６を包含するとき、入出力線工１０
（２２２）はＰＡマスクにより「０」にセントされる。

その場合、線ｘｐＯ−ｘｐ１２（２１０）は像記憶装置
１６にあるＸ物理アドレスを定める（所望の４×４副１
象ブロツクの左上方のざクセルのＸ座標に相当）。同様
に、線ｙｐ□−Ｙｐ１２（２１２）は、４ｘ４副像ブロ
ツクの左上方のピクセルのＹ座標に相当する像記憶装置
１６にあろＸ物理アドレスを定める。

もし入出力線ｌ１０（２２０）がＰＡマスクによって「
１」にセットされるならば、操作はパラメータ通過操作
である。その場合、線Ｘ　Ｐ　［］　−ＸＰ１２（２１
０）は標準バス２８のピッ）０−１２に対応し、また線
ＹＰＯ−ＹＰＩＯ（２１２）は標準バス２８のピッ）１
３−２３に対応する。その場合、ＹＰｌｌおよびＹＰ１
２（２１２の）は使用されない。

否定並列アドレス・レディー（ＮＰＡＲ）線（２１４）
は、マスクによって主張される制御または初期接続手順
（７１ンドシエイク）線であり、有効な並列アドレスが
ＦＡババス４に存在することな示すのに用いられる。Ｎ
　Ｐ　Ａ　Ｒ臓２１４）が「０」であるとき、有効並列
アドレスは存在する。

ＮＰＡＲ廠２１４）が「１」であるとき、これはＦＡバ
バス４が休止中であることを示す。

ＰＡマスク後の２つのシステム・サイクルはＦＡババス
４に有効並列アドレスを置き、それが向けられるＦＡス
レーデは否定並列アげレス検出（ＮＰＡＤ）線（２１６
）および否定並列アドレス同期（ＮＰＡＳ　）線（２１
Ｅｌ）を主張することによって応答する必要がある。第
５図はＰＡマスクの要求および２システム、サイクル遅
れたＦＡスレーゾのレスポンス（５１２）を概略的に示
す。

ＮＰＡＤ線（２１６）が「０」であるとき、それはアド
レスがＦＡスレーデにより検出されていることを示す。

ＮＰＡＤ線（２１６）が「１」であるとき、それはアド
レスが検出されていないことを示す。

ＮＰＡ１３線（２１８）は多数のＦＡスレーデを単一の
ＰＡマスクに同期させる。ＮＰＡＳ線（２１８）が「０
」であるとぎ、それはＸＰＯ−ＸＰ１２（２１０）およ
びＹＰＯ−ＹＰ１２（２１２遍により主張されたアドレ
スを保持するＰＡマスクに対するＦＡスレーデの要求を
表わす。ＰＡマスクは、次のシステム・サイクルにおけ
るそのターンの間そのアドレスを繰り返すこと丁要求さ
れる。Ｎ　ＰＡＳ線（２１８）が「１」であるとき、そ
れは丁べてのＰＡスレーデがレディー状態であることを
示す。

読出し／Ｖ込み（Ｒ／Ｗ　）線（２２０）はマスクによ
って主張される。Ｒ／Ｗ線（２２０）に現われる「１」
は続出し操作を、「Ｏ」は書込み操作を表わす。

前に説明した通り、入出力Ｃ工１０）線（２２２）は操
作が像記憶装置ｔ１６を包含しているかパラメータ通過
操作であるかを示す。工１０線（２２２）に現われる「
０」は像記憶装置１６を包含する操作を表わすが、「１
」はパラメータ通過操作を表わす。

操作モード（ＭＯＤＫＪ線（２２４）はＦＡマスクによ
っても主張される。ＭＯＤＥ線（２２４）の「０」は非
インターレース転送を表わし、「１」はインターレース
転送を示す。ｌ１０（２２２）およびＭＯＤＥ（２２４
）線はＦＤババス６を通じて転送されるデータのフォー
マットを選択するのに用いられる。これらのフォーマッ
トの操作はＰＤババス６についてさらに詳しく説明され
る。

本発明の好適な芙施例では、像記憶装置１６はピクセル
・データの多数の平面を記憶することができる。同じ２
次元のＸおよびＹアドレス座標が各平面に８口わる。例
えば、多数の平面が使用される場合、６色または４色像
データが走査されかつ記憶される。その場合、各平面は
１つの色を表わす。３色応用では、単にＰＯ（２２６）
、Ｐｉ（２２８）およびＰ　Ｇ（２３０）線を変えるだ
けで、同じＸならびにＹ座標を用いて同時にまたは個別
にアドレスされる６つの平面がある。平面番号の線ＰＯ
（２６６）およびｐｌ（２２８）は２ビツト数を定める
。平面群（ＰＧ）線（２３０）は単一平面操作（それが
ｒＯＪであるとぎ）または多数平面操作（それか「１」
であるとき）のいずれかを選択する。多数平面操作では
、Ｐ（）線（２３０）は「１」であり、「０」から乎面
着号に至るすべての平面が同じＸおよびＹアドレス座標
と共にアドレスされるべきことを示す。

Ｐ　０１ｉＡＣ：２３０）カｒＯＪ　テアルｒｘ　ラｔ
ｄ、ＰＯ（２２６）およびＰｌ　（２２８）によって定
められる平面番号は簡単に特定の操作に用いるべき平面
である。もしＰＧ線（２３０）が「１」であるならば、
平面番号はその操作に用いるべき平面群の最終平面を表
わす。

平面番号線ＰＯ（２２６）およびｐｌ　（２２Ｂ）なら
びにＰＧ線（２３０）はＰＡマスクによって主張される
。

第２Ｂ図に示されるパイプライン・データ（ＰＤ）バス
３６は、像処理装置１０の構成部品間に送られるぎット
・マツプ＠またはグラフィック・データを含み、制御パ
ラメータ’ｔｍ過させるために各構成部品の内部パラメ
ータ中レジスタに接続されることが望ましい。ＦＤババ
ス６は、その物理的開始および終了点でハイ状態に終る
６状−バスである。

ＦＤババス６を用いる構成部品はＰＤマスクおよびＦＤ
スレーゾとして分類することができる。

ＰＤマスクは、ＦＤババス６による転送を制御する装置
である。丁ぺてのＰＤマスタはその時間スロットの間中
、無条件にＦＤババス制御を受ける。

各ＰＤマスクは、無条件にＰＤババス６に現われるＦＤ
スレーブを先天的に知らなければならない。

ＦＤスレーブは、ＰＤマスクの安水に答える装置である
。ＦＤスレーブは時間スロットの間ＦＤババス６に条件
性で現われ、ＰＡババス４に現ワれる有効アドレスによ
ってＦＦ−動される。各ＦＤスレーブは、どのＦＤババ
スＦＡパス３４の丁べての呼出コード′？：便用するか
を内部で知らなければならない。

ＰＡババス４による通り、ＰＤババス６の操作はバス・
サイクルおよびシステ・サイクルに関して定められる。

バス・サイクル（４１０−４１３）は２つのシステム・
りａツク（４２０）に相当し、システム・サイクル（４
２２）には４つのンｆス・サイクル（４１０−４１３）
がある。ＦＤババス６によるすべての操作は、生じるま
で１つの完全なシステム・サイクル（４２２）’ａ’要
する。

システム・サイクル（４２２）は丁べ℃、対様式に基づ
いてＦＤババス６に生じる。これらのサイクル対（６１
０）は第６図に示される通り、奇数（６１２）サイクル
と偶数（６１４）サイクルに分けられる。

ＰＤマスクはどんな瞬間でも４つの状態の内の１つにあ
るかもしれない。もし偶数（６１４）おび奇数（６１２
）の両サイクルが無条件にオフであるならば、ＦＤマス
クはＦＤババス６から離れる。もし偶数サイクル（６１
４）が無条件にオンでありかつ奇数サイクル（６１２）
が無条件にオフであるｒｊラバ、ＰＤマスクはデータ転
送用の偶数サイクル（６１４）のみを使用する。逆に、
もし偶数サイクル（６１４）が無条件にオフでありかつ
奇数サイクル（６１２）か無条件にオンであるならば、
マスクはデータ転送用の奇数サイクル（６１２）のみを
使用する。最後に、もし偶数（６１４）および奇数（６
１２）サイクルがいずれも無条件にオンであるならば、
マスクはデータ転送用の両サイクル（６１２）および（
６１４）を用いる。

第２Ｂ図に示された迫り、ＦＤババス６は４０本の線を
含み、その内の６２本の線は並列データの６２ビツト用
である。

ＰＤＯＯ−ＰＤＯ７（２３２）は並列データ・バイト０
を定める。ＰＤｌｏ−ＰＤｌ７　　（２３４）は並列デ
ータ・バイト１を定める。ＰＤ２０−ＦＤ２７（２３６
）は並列データ・バイト２を定める。ＰＤ３Ｑ−Ｐ　Ｄ
　３７　　（２３８）は並列データ・バイト３を定める
。

データ・バイト０−３　　（２３２，２３４，２３６，
２３８）用のデータ源は、ＦＡババス４の読出し／書込
み（Ｒ／　Ｗ　）線（２２０）の状態によって決定され
る。もしＲ／Ｗ線（２２０）が「０」であるならば、デ
ータ・バイトの源はＰＤマスタである（これが書込み操
作であるから）。逆に、もしＲ／Ｗ線（２２０）が「１
」であるならば（続出し操作を示す）、ＦＤババス６に
現われるデータ・バイトの源はＦＤスレーゾである。否
定書込みバイト線ＮＷＢ［Ｊ−ＮＷＢ３　（２４６，２
４８，２５０，２５２）を用いることによって、ＦＤマ
スクまたはＰＤスレーゾ（それぞれ書込みあるいは胱出
し操作の場合Ｉｃ）！！、４ｘ４ブロックごとに変えら
れる特定のデータ・バイトを便用丁べぎか否かを決定す
ることができる。否定書込みバイト線（２４６１２４８
゜２５０．２５２）の内の１つ（例えばＮＷＢｌ（２４
Ｂ））が「０」であるならば、これはデータ・バイト「
１」が有効データであることを意味する。

逆に、ＮＷＢｌ（２４８）線が「１」であるならば、デ
ータの源はデータ・バイト「１」がこの操作中に使用さ
れるべきでないことを示す。

ＦＤババス６によるデータの転送は、ＦＡババス４の工
１０およびＭ　ＯＤ　Ｅ（２２４）線の状態により、異
なるフォーマットとなる。もし工１０線（２２２）が「
１」であるならば、線ＦＤ［］−ＦＤ７（２３２）、Ｐ
Ｄｌ　０−ＰＤｌ７（２３４）、ＰＤ２０−ＰＤ２７（
２３６）およびＰＤ３０−ＰＤ３７（２３８）に現われ
るデータの６２ビツトは全システム・サイクル（４３２
）を通じて一定に保たれる。これはパシメータ通過操作
であり、ＩＰＡバス３４に現われるアドレスは標準バス
２８から得られる。

工１０線（２２２）か像記憶装置１６″４Ｉ：含む操作
を意味する「０」であるならば、ＦＤババス６に現われ
るデータの６２ビツトはシステム・サイクル（４２２）
内のバス・サイクル（４１０−４１３）ごとに更新され
る。

Ｆ　Ａ　ハス３４０）　Ｍ　ＯＤ　Ｘ線（２２４）＋ｔ
、ｘｌｏ線（２２２）が「０」であるとき転送される６
２ビツト・データか４Ｘ４ピクセル連続領域の形である
か、２×８ピクセル、インターレース領域の形であるか
を選択する。第７Ａ図は、ＭＯＤＢ線（２２４）が「０
」であるとき通される４×４副像ブロツク（７１０）を
示す。これは、パイプライン・バス３０を通じてデータ
を転送するのに用いられる標準の副像ブロック（７１０
）である。第７Ｂ図は、ＭＯＤＥ線（２２４）が「１」
であるときに転送される２Ｘ８インターレース領域（７
１２）を示す。

ＦＤババス６の遠隔データ・イネーブル（ＲＤＫ）線（
２５４）は、入力インターフェース１４を通して遠隔ス
レーブと通信するのに用いられる。ＲＤＫ線（２５４）
がｒＯＪでありかつＦＡババス４のＲ／Ｗ線（２２０）
が「０」であるとき、ＰＤマスタはＦＤババス６による
データを主張する。逆に、ＲＤＫ線（２５４）か「１」
でありかつＦＡババス４のＲ／Ｗ線（２２Ｇ）が「１」
であるとき、ＰＤマスクはＦＤババス４による遠隔スレ
ーブからデータを受ける。

ＰＤババス６は６本の初期手順線、すなわち否定並列チ
ーｐ　−Ｌ／ティ（Ｎ　Ｐ　ＤＲ）＆！（２４０）、否
定並列データ受信（ＮＰＤＡ）線（２４２人および否定
並列データ同期（ＮＰＤＢ）線（２４４）を含む。

標準のシステム・サイクル中のこれら６本の線の状態が
第８図に示されている。

ＮＰＤＲ線（２４０）はＦＤマスタによって主張され、
ＰＤマスクがデータを受信したりデータを送信するレデ
ィ状態にあるか否かを示す。ＮＰＤＲ線（２４０）に現
われる「１」はＰＤマスクがレディ状態でなく、「０」
はＰＤマスクがレディ状態であることを示す。

もしＦＤスレーブがデータを受信したりＦＤババス６の
データ線に有効データを置いたならば、それはＮＰＤＡ
線（２４２）ｖ　ｒＩ　Ｊ　カラｒＯＪ　ｔ−ｃ：低下
させる。ＮＰＤＡ線（２４２）に境われる「１」は、Ｆ
Ｄスレーブがデータを受信しなかったりデータをデータ
線に置かなかったことを示す。

ＮＰＤＡ信号（２４２χまパルスであるので、本発明の
パイプライン・アーキテクチャでは、次のバス・サイク
ル（４１０−４１３）でＦＤババス６に新しいデータを
置いたり同じデータケ再び繰り返す時間がある。第８図
に示される通り、ＰＤマスクはいつでもＮＰＤＲ線（２
４０）を主張し、ＦＤスレーブはいつでも適当なバス・
サイクル時間（例えばバス・サイクル２（４１２））で
ＮＰＤＡ線（２４２）を主張して、ＰＤマスタをその状
態に反応させる。

ＰＤババス６のどんな構成部品でも、それか何らかの理
由でデータ転送をやめさせたいことを決定するならば、
それはバス・サイクル２（４１２）の間にＮＰＤＳ線（
２４４）を低下させる。ＰＤマスクまたはＦＤスレーデ
のどちらもＮＰＤＥＩ信号（２４４）を主張することが
できる。ＮＰＤＳ線（２４４）が「１」である限り、す
べての構成部品はデータに関してレディ状態である。も
しＮＰＤＥＩ線（２４４）が「０」であるならば、これ
はＰＤマスクがこのシステム・サイクル（４２２）用の
データを保持しかつ次の有効システム・サイクル（４２
２）でそれを繰り返す主張デバイスによる要求を構成す
る。

これが特にＮ要であるのは、１つの時点で与えられたＰ
Ｄババス６に多数のＦＤスレーブが存在する場合である
。もしどんなＰＤスレーブでもそれが特定の転送の準備
をしていないと感じるならば、それはＮＰＤＳ線（２４
４）をロー（０りに駆動しかつ基本的にすべての構成部
品に関する全システム・サイクル（４２２）を消滅させ
ることができる。

すべての構成部品がデータ転送の準備を整えることに同
意すると、ＮＰＤＳ線（２４４）は全システム・サイク
ル（４２２）の間「１」に保たれ、またシステム・サイ
クル（４２２）は常時継続される。これはＦＤババス６
による同期化を強制するので、すべての転送はＦＤババ
ス現われるＦＤスレーブの数にかかわらずいつでも完全
に有効なデータの転送である。

第２０図に示される通り、マスク・タイミング（ＭＴ）
バス３Ｂはクロック線５ｃＬｘ＋（２５６）および５Ｏ
ＫＩＪ−（２５８）、マスタ同期（Ｍ’５ＹＮＯ）線（
２６０）、ならびにシステム初期設定（Ｓ工Ｎ工Ｔ）線
（２６２）を含む。５ｃＬｘ＋（２５６）および５ａＬ
ｘ　−（２５８）は、１つの好適な実施例では２０　Ｍ
ａｇで作動する差動ＥＯＬシステム・クロック信号の正
および負の極性である。ｉ９Ａ図に示されるＭＳＹＮＯ
信号（２６０）はタイミング・サイ、クルの開始を指示
する。

第９Ｂ図に示されるＳ工Ｎ工Ｔ信号（２６２χま全シス
テムの初期設定信号である。Ｓ工Ｎ工Ｔ信号Ｑ６２）は
常時「１」である。初期設定が生じるべき場合、Ｓ工Ｎ
工Ｔ（２６２）は２つのシステム・クロック（４２０）
について「０」である。

６、　アドレス発生器１８第１図に示された本発明の実施例において、アドレス計
算および発生ならびにデータ計算はそれぞれアドレス発
生器１８ならびに強度処理装置２０で別々に行われる。

パイプライン・アーキテクチャによって高い処理能力比
を維持するために、本発明の像処理装置１０はアドレス
計算とデータ計算の両方をパイプライン送りすることが
望ましい。その結果、アドレスの発生は高速操作の制限
因子ではない。

前述の通り、ＰＡババス４は自由な流の特性を有シ、こ
れはＦＡババス４に置かれたアドレスがパイプラインに
おける時間スロットに指定されることを意味する。その
アドレスが隊記憶装置１６によって即時に受信すること
ができないならば、初期動＠牛順が生じて、その時間ス
ロットの次の発生時に同じアドレスをＦＡババス４に再
び置くようにする。これは受信すべきアドレスについて
必要に応じ何度も繰り返される。したがって、この自由
な流れの％注はＦＡババス４の始動および停止を有効に
生じさせる。

第１０図はアドレス発生器１８の１つの好適な実施例を
示すが、これは停止／始動能力を持つパイプライン式ア
ドレス発生器であるので、それはパイプライン・バス３
０の自由な流れの特性と両立し得る。

第１Ｕ図に示された央＃列では、アドレス発生器１８は
アドレス・パイプライン４０、先入ｎ先出しくＦ工ＦＯ
）バッファ４２、機能アドレス発生器４４、および制＃
５４６Ｙ営む。アドレス・パイブライン４０はパイプラ
イン式アーキテクチャを通して高速でアドレスを発生さ
せ、かつ制御器４６１Ｃよって請求あり次第停止するこ
とができる。

アげレスはアドレス・パイプライン４０によりパラメー
タ計算されて、ＦＡババス４のアドレス線と共にインタ
ーフェースするＦ工ＦＯバッファ４２に供給される。Ｆ
工ＦＯバッファ４２＆！、ｐＡババス４の始動／停止と
アドレス・パイプライン４０の始動／停止との間の速度
変化を吸収する先入れ先出し記憶装置である。制御器４
６はＦＡババス４の初期接続手順線とインターフェース
接続されて、アドレス・パイプライン４　Ｑ　、Ｆ工Ｆ
Ｏハツ７ア４２、および機能アドレス探索表４４に制御
信号を供給する。ＦＡババス４が停止して、Ｆ工ＦＯバ
ッファ４２が充填し始めると、制御器４６はアドレス・
パイプライン４０を停止させる。

アドレス・パイプライン４０はパラメータ発生器４８％
　ｓ’ｒσレジスタ５０、世界像空間計算器５２、ＸＹ
ＺＬ／ゾスタ５４、副像シーケンサ５６、アドレス・リ
ミッタおよびアドレス・ビルダ５８、ならびに記憶管理
装置（ＭＭσン６０を含む。

アドレス・パイプ・ラインの頭部はパラメータ発生器４
８である。これは、アドレス座標８．　Ｔおよびσが加
法工程によって計算される所である。

第１０図に示されるアドレス発生器１８の実施例では、
アドレスのパラメータ計算は先行技術の像処理装置に用
いられる累算手法によらず、直接性われる。直接計算に
より、各アドレスは別々に計算されて、前のアドレスに
頼る必要はない。その結果、累算誤差が作られない。

パラメータ発生器４８は、それが計算した８１Ｔおよび
σパラメータをＳＴσレジスタ５０に送る。世界ｇＩ！
空間計算器５２は、ＳＴσ座擦をレジスタ５０から引き
出して、それらを乗法及び加法工程による計算されたパ
ラメータ方程式の使用によってＸＹＺ座標に変換する（
必要に応じ）。世界像空間計算器５２の出力はＸＹＺレ
ジスタ５４に記憶される。

ＸＹＺレジスタ５４の出力は副１象シーケンサ５６に供
給され、ここでアドレスのＭＸＭブロックが計数工程に
よって（ＸＹＺ　）ベース・アドレスのまわりに作られ
る。ＸＹＺｍ標は記憶場所ではなく、むしろ論理アドレ
スである。副像シーケンサ５６はアドレス・パイプライ
ン４０に副像を作らせるか、これは４×４ブロツクでは
なく、実行すべき時定の操作次第で８Ｘ８，１２Ｘ１２
または１６×１６ピクセルであるかもしれない。

アドレス・リミッタおよびアドレス・ピルダ５８は、Ｘ
ＹＺアドレスを所要および非所要のビットに分離する。

所要のビットは２次元または６次元の仮想アドレスを作
るように配列される。非所要ビットは溢れ検出の特徴を
構成するように組み合わされる。

ＭＭσ６０は、アドレス・リミッタおよびアドレス・ビ
ルダ５８からの仮想または論理アトドレスか像記憶装ｒ
ｉＬ１６内の物理的アドレス空間にマッシされる。ＭＭ
Ｕ５Ｑの出力は、Ｆ工ＦＯバッファ４２にそして最終的
にはＦＡババス４に供給される物理的アドレスである。

機能アドレス探索表４４もレジスタ５４からＸＹＺ座像
を使用して、機能アドレス・バス３２に現われる機能ア
ドレスを作る。この機能アドレスは強度処理装置２０に
供給されて、強度処理袋［１２０により使用されるフィ
ルタ係数を選択するの用いられるｃ後でさらに詳しく説
明する）。機能アドレス・バス３２が機能アドレスを供
給する速度は、ＦＡババス４の速度から変ることがある
。

しかし、好適な実施例では、強度処理装置２０は機能ア
ドレスを受けるＦ工ＦＯバッファを備えているので、機
能アドレス・バス３２を通じてアドレス発生器１８によ
り供給される機能アドレスはパイプライン・バス３０を
通じて強度処Ｎ装置２０に供給されているデータに対応
する。

第１０図に示されるアドレス発生器１８は、そのパラメ
ータ・バイシライン・アドレス発生によって、速度を低
下させずに極めて複雑なアドレス発生機能を果たすこと
かできる。またそれは、ピクセル・データやアドレス・
データを少しも失わずまたはアドレス計算機能の機能性
を少しも減少させずに、どんな所要速度でもＦＡバス３
４乞作動させる。このインターフェース作用は、ＦＡバ
バス４の初期手順線と共にＦ工ＦＯバッファ４２および
制御器４６により達成される。

実行される特定のアドレス発生はもちろん、標準バス２
８を通じてアドレス発生器１８により受信されるマイク
ロコンピュータ１２からの制御指令に左右される。これ
らの指令ロード・レジスタ（図示されていないンは、パ
ラメータの係数、上方および下方境界、ならびに座標の
計算、そして最終的にはＦＡババス４で供給されるアド
レスの計算においてアドレス・パイプライン４０により
使用されるパラメータ増分値を定める。

４、　像記憶装置１１６第１１図は、パイプライン式像記憶タイルとして劾く像
記憶装置１６の愼能ブロック図である。

第１１図に示される実施例では、像記憶装置１６は、パ
イプライン・アドレス入力レジスタ６２Ａと６２Ｂ、ア
ドレス保管装置６４、ＤＲＡＭ記憶装置６６、保持レジ
スタ６８、およびデータ・ボー）７０Ａ−７０Ｆを含ん
でいる。この実施ガでは、像記憶装置１６は入力レジス
タ６２Ａおよび６２Ｂを通して２つのＦＡババス４Ａな
らびに３４Ｂとそれぞれインターフェース接続される。

ＦＡババス４Ａおよび３４Ｂを通じてアドレス発生器１
８から受信されたパイプライン・アドレスは入力レジス
タ６２Ａならびに６２Ｂによって受（ｆされ、アドレス
保Ｖ装置６４に供給さｉする。

好適な実施列では、アドレス保管装置６４は先入れ先出
し形の記憶装置である。アドレスが多過ぎる位にアドレ
ス保管装置が充満すると、それはＦＡババス４Ａおよび
３４Ｂによるそれ以上のアドレスを拒否する。丁べての
アドレスは、非レデイ状態を示すＰＡババス４Ａまたは
３４ＢのＮＰＡＳ線を用いる反復安水によって、無視さ
れるか、受入れられる（アドレス保管装置６４に入れら
れる〕か、または拒絶されるかを調介される。

（ＰＡパス３４Ａ”！たは３４　Ｂ　Ｏ）　Ｒ／Ｗ線に
よって示される通り）読出し操作が夾行されるべきなら
ば、アドレス保管装置１ｔ６４からのアドレスはＤＲＡ
Ｍ５５に読み込まれ、ここでそれらは空間連続性につい
て調節される。空間的に連続するピクセルの４×４正方
形構造の１６ピクセル語は保持レジスタ６８にロードさ
れる。保持レジスタ６８の中で一度、４×４ピクセル・
ブロックは第７Ａ図に示されたフォーマントを用いて６
本のＰＤババス６Ａ−３６Ｆの１つに置かれる。

ツ書込み操作の間、４×４ピクセル・デ８を表わすデータ
はデータ・ポート７０Ａ−７０ｙＬ：ｖ１７３の１つか
ら取られて保持レジスタ６８にロードされる。アドレス
保管装置からのアドレスは次にＤＲＡＭプレイ６６にロ
ードされて、データな曹き込むべき４Ｘ４ピクセル・ブ
ロックを選択するようにその空間連続性を調節される。

パイプライン・バス３０の自由な流れの特性は、□□□
記憶装置１６の操作に表わされる。ＦＤババス６Ａ−３
６Ｆか初期接続手順により遅れたならば、データは高速
で保持レジスタ６８に出入しない。これはアドレス保管
装置６４からのアドレスの便用な遅らせる。アドレス保
管装（ｉ！１ｅ６４はアドレスを急速に使用しないので
、それは満杯になると、ＦＡババス４Ａおよび３４Ｂが
遅れ始めるようにＦＡババス４Ａならびに３４Ｂに現れ
る追ｖ口のアドレスを拒絶し始める。換言すれば、ＰＤ
ババス６Ａ−３６Ｆの初期接続手順は記憶タイルにおい
て記憶取出しの遅れを生じさせるか、これはＦＡババス
４Ａおよび３４Ｂに変化する作用を生じさせるので、Ｆ
ＤおよびＦＡババス自由な流れ特性の闇に相互関係が存
在する。

像記憶装置１６の重装な特徴は、ＦＡババス通じて受信
されるどんなアドレスでも４×４ピクセルのフォーマッ
トで空…１的に連続するデータを送信する能力である（
　ＸＰＡＤ−ＸＰＡｌ　２（２１０）およびＹＰＡＯ−
ＹＰＡｌ　２　（２１２）によって定められるン。在米
のバスは、バスのブロック・サイズ（すなわち語サイズ
］の整数倍であるアドレスのみを奸丁。例えば、在米バ
スに現われる６２ビツト、４ピクセル読出しまたは曹込
みはアドレス・バスにより受信すべき４の整数倍のみ′
ｆｔ奸丁５これかある諌処理機能において厳しい性Ｕご
低下をもたら丁ことかあるのは、多憲絖出しが計典従属
の領域を形成するように要求されるからである。

高解像度像処理の代表的なものと思われる大きなデータ
・ベース・システムでは、これは像が多重記憶カードに
わたるときでさえも有効でなければならない。記憶カー
ｒ闇には空間境界があるので、図示の辿り単一の４×４
ブロツク転送にを与する多重記憶カードが要求されるこ
とがある。

本発明の像記憶装置１６では、Ｘ、Ｙにおけるピクセル
は下記によって定められる記憶群から米る：Ｍ＝モジュロ（Ｘ、４）　　　　　第１式％式％（４）記憶タイルの記憶チップは、第１１図に示される（３＋
３）を経て１６記憶！（１）に組織化されている。記憶
タイルのサイズは記憶チップの数および記憶チップのサ
イズによって定められる（すなわち、６２個の２！：）
６Ｋ　　ＤＲＡＭは１０２４ｘ１０２４１ｔｌＡの記憶
タイル１１１０を作る）。谷ｐｃＭ、Ｎ）は、Ｘおよび
Ｙがタイルのサイズよりも大きくないという条件の下で
、上記第１式により定められる記憶タイル内のピクセル
のすべてを保持する。これらの別々のピクセルは第１１
Ａ図に示される通り、記憶群内の異なる位置Ｌ（１１１
２）内に保持される。

空間的に連続する４Ｘ４副慮ブロツクは、各群内の位置
を制御することによって記憶タイルから続出し／書込み
が行われる。１つの４×４昌ｕ諌ブロツク（１１２０）
は、第１１Ｂ図に示される通り群の中の実に４つの異な
る位置（１１２２，１１２４゜１１２６．１１２８）か
ら引き出すことができる。

１つの記憶タイルよりも大きな記憶領域が要求されると
きは、多重記憶カード（１１３０，１１３２゜１１３４
．１１３６）が有効により大きな記憶タイル（１１３Ｂ
）を作るように隣接される。このより大きな記憶タイル
（１１３Ｂ）はパイプライン・バスのすべてのカード（
１１３０−１１３６）に対して透明でなければならない
。１つの例は、第１１Ｃ図に示される通り、４個の１０
２４Ｘ１０２４タイル（１１３０−１１３６）から２０
４８Ｘ２０４８記憶領域（１１３Ｂ）を作ることである
。

記憶要請が多重記憶タイルを重ねる境界領域を要求する
ならば、各記憶タイルはその要請がタイトルの中央から
のものであるかのように、一定のブロックを４Ｘ４ブロ
ツク（１１４０）に寄与しなければならない。この工程
は記憶タイルのコンカチネイション納会である。

一般に１つの４Ｘ４ブロツク（１１４０）では、記憶タ
イル（１１３０−１１３６）の境界に関するブロックの
位置次第で、１つの副はブロック（１１４０）の転送に
寄与する最大４個の記憶タイル（第１１Ｃ図に示されて
いる］か要求されることがある。

これは次のように実現される。各記憶タイル（タイル０
　＞（１１３０）は、それ自体およびそれにｖ４接する
６つの近隣タイル（タイル１−６）（１１３２−１１３
６）のＦＡアドレスをデコードする。それは存在する５
つの状態、すなわち（１１タイル０（１１３０）、タイ
ル１（１１３２）、タイル２（１１３４）、タイル５（
１１３６）、０１つでない、（２）タイル０（１１３０
）がアドレスされ、（３）タイル１かアドレスされ（１
１３２）、（４）タイル２　　（１１３４）がアドレス
され、（５）タイル３（１１３６）がアドレスされる、
の中の１つを表明する。状態＋１１が表明されるならば
、この記憶タイルは操作に参加しない。もし状態（２）
　−（５１の１つが存在するならば、記憶タイルはそれ
が対応するＦＤババス送に寄与するために要求されるか
どうかを決定しなければならない。これは、それが記憶
タイルの継ぎ目Ｃ境界〕に沿う６ピクセル領域内に入る
かどうかを見るためにより低いアドレスを調べることに
よって達成される。

アドレスが６ピクセル領域の外側にあればコンカチネー
ション結合は生じない。もしそれが６ピクセル領域の内
側にあれば納会が生じなければならない。もし結合が生
じなければならないならば、Ｘの２つの最下位ビット（
Ｌ８Ｂ）およびＹ０２つの最下位ピット（Ｌ８Ｂ）なら
びに四分円か記憶タイルに内部記憶されて、ＦＤバスヲ
進じて送悟されるときにデータを制御するのに用いられ
る。

ＦＤババス次の造り制（至）される。

もし結合が生じなけｎばならないならば、暉記憶装［１
１１６は四分円、Ｘ　　ＬＢＢ％　Ｙ　　ＬＢＢおよび
ＦＤババスバス・サイクル（０，１，２，３）をデコー
ドして、記憶タイルがＯＮ（転送に寄与する］またはＯ
ＦＦ　（もう１つの記憶タイルをこの転送に寄与させる
ンでなければならないバス・サイクルおよびバイトを識
別する。この回路は、受信マスク装置がＦＤババス差を
認めないような方法でＦＤババス憶結合を生じさせる。

像記憶装置１６がそのデータを出す用意を整えていない
ならば、ＮＰＤＳ線は落される。

５、強度処理ｆｃ置２０第１２図は強度処理装置２００機能ブロック図である。

この実施例では、強度処理装置２０は、適応有限インパ
ルス・レスポンプ（Ｆ工Ｒ）フィルタを使用してパイプ
ライン織ピクセル強度計算を実行する回路である。フィ
ルタ係数を変えることにより、広範囲の異なる強度計算
を行うことかできる。

第１２図に示される実施例では、強度処理装置２０は４
つの入力ボート（機能アドレス入力ボート　７２　、　
　工　２　」ヤー　ト　７４　、　　工　１　ボ　−　
ト　７６　、　およびＴＡＧボート７８］ならびに１つ
の出力ボート８０を備えている。像処理装［２０は工２
バッファ８２、工１バッファ８４、ＴＡＧバッファ８６
、制＠ｌＲＡＭ８Ｂ、工２機能記憶および係数記憶装置
ｓｏ、ｘｉ機能記憶装置９２、副像走査器９４、適応Ｆ
工Ｒ９６、累算器９８、出力機能記憶装置１００、およ
び出カバソファ１０２を含んでいる。

工１　（１２１０）、工２　（１２１２）およびＴＡ（
１２１４）の諸入力は、像記憶装置１６から受信される
ビット・マツプ隊である。すべての６つの入力は、アド
レス発生器１８から像記憶装置１６に至る同じアドレス
と共に同時に発生されたつ、判別に発生されて処理能力
比を犠牲にせ丁にＩ）　Ａバスの４つのアドレス・チャ
ネルの内の６つにより送信される。換言丁れば、工１（
１２１０）、　工２（１２１２）、およびＴ　ＡＧ（１
２１４）はアドレスされる異なる平面を表わす。入力鐵
工１　（１２１Ｅｌ）、工２　（１２１２）およびＴ　
ＡＧ（１２１４）は４×４ピクセル正方形を持つ副像ブ
ロックにある６つり別なＰＤババス６Ａ−３６０を通じ
て受信される。

これらの副１象ブロックは、・より大きな副像を形成す
るように共に納会され、次に演算パイプラインに供給さ
れる。

機能アＦレス入力は、アドレス発生器１８から機能アド
レス・バス３２によって受信され、工２ボート７４と共
に工２バッファ８２を共有する。

機能アドレスは、適応Ｆ工Ｐフィルタ９６によって使用
されるべきフィルタ係数を選択する。時間と共に変化す
るフィルタ係数は、工２機能記憶および係数記憶装置Ｃ
探索表として好適な実施列で実現されている）にロード
され、かつ機能アドレスＣ像のアドレスにより異なる）
によって選択される。

ＴＡＧば１２１４）は、工１（１２１０）および工２　
（１２１２）Ｍに８口えられるべき係数（タップ！ｆＪ
ｋ）を選択する制御ＲＡＭ８ｆ３に供給される。

換言すれば、ＴＡＧ入力（１２１４）は強度処理操作を
ピクセルごとに変えさせる。氷能アドレスによる係数の
選択は、制御ＲＡＭ１３ｇにより記憶装置９０に供給さ
れる制御コードを通してＴＡＧ入力（１２１４）によっ
て影響されることもある。

ｘ１機能記憶装置９２およびＩ２機能記憶係数記憶装置
９０は、それぞれバッファ８４および８２から受１言さ
れる工１　（１２１０）ならびに工２（１２１２）ＩＩ
の事前処理を行う探索表であることが望ましい。事前処
理に用いられる探索表の特冗の機記憶ページは、ＴＡＧ
入力（１２１４）により選択される制御ＲＡＭ８８から
の制御コーＶに基づいている。ＦＭ９Ｑおよび７Ｍ９２
で行われる事前処理の代表的な形は、グレイ・スケール
τ形である。

副像走査器９４は計算依存の領域でピクセルを読み、そ
れらｔ逐次形式で制御ＲＡＭ８３を経てパイプラインに
挿入する。これは、周囲のピクセルの計算依存に基づく
フィルタ・サイズ重置の変化を可能にする。

工および工２用の演算パイプラインは適応Ｆ工Ｒフィル
タ９６で合併し、ここで演算および論理操作か行われ、
結果は累算器９Ｂで累算される。デロック図において、
ＦＩＲ９５は加、減、乗、除、ｎＲ，ＸＯＲおよびＡＮ
Ｄのような「事後フィルタ」結合機能と呼ばれるものを
実行する結合器を含む。

これらの結合機能は、ＴＡＧ入力に基づく制御ＲＡＮ８
８からの結合コードによって選択される。

最終結果は出力機能記憶袋ＷＬｉｏｏに通されて、出力
バッファ１０２に記憶される。出力バッファ１０２は先
入れ／先出し記憶装置として働き、パイプライン強度計
算を生じさせる。上部バッファ１０２は、上部ボート８
０を通して、パイプライン・データ・バス３６Ａ−３６
Ｆに接続される。

適応Ｆ工Ｒフィルタ、事前処理用の機能記憶装置、およ
び事後フィルタ機能用の演算論理結合器を使用すること
によって、強度処理装置２０はマイクロコンピュータ制
御器１２の制御を受けてアドレス発生器１８により、ま
たＴＡＧ入力（１２１４）によって選択し得る広範囲の
異なる強度処理計算を実行することができる。１つの形
の像処理からもう１つのの形の慮処理へ変わることを要
求されるすべては、間単に係数またはタップ重量を適応
ＦＩＲフィルタ、機能記憶ページ、および／マタは結合
コードに変えることである。これらのタップ重量、機能
記憶および結合コードはアドレス発生器１８により作ら
れる機能アドレスにより変えられ、またＴＡＧ入力によ
っても変えられる。

６、　表示フォーマツタ２２第１６図は、パイプツイン・バス３０からの正方形４×
４ピクセル形式でコード化されているパイプライン像デ
ータを、ビデオ表示長［１１２４に供給される非同期直
列（線ととンのビデオ信号に変換する表示７オーマツタ
２２の好適な実施例を示す。表示フォーマツタ２２は、
ビデオ表示装置２４に供給される出力タイミングをパイ
プライン・バス３００Å力またはシステム・タイミング
から減結合する。その結果、パイプライン・バス３０は
ビデオ表示装置２４の操作を妨害せずに停止／始動の自
由な流れに基づいて作動することができる。

第１６図に示される通り、表示フォーマツタ２２は１対
の二重バッファ式アドレス変換ＲＡＭ１０４Ａおよび１
０４Ｂを含む。副像ブロックのピクセル・データは、Ｒ
ＡＭ１０４Ａおよび１０４Ｂと組み合わされるバッファ
１０６Ａおよび１０６Ｂによってそれぞれパイプライン
・バス３０から受信される。ＲＡＭ１０４Ａおよび１０
４Ｂの出力はそれぞれバッファ１０８Ａならびに１０８
Ｂに供給される。バッファ１０８Ａおよび１０８Ｂの出
力はＤ　／　Ａ変換器１１０に供給され、その出力はビ
デオ表示装置２４に供給されるアナログ・ビデオ信号で
ある。

表示フォーマツタ２２用の制御回路は、書込み選択回路
１１２およびアドレス選択回路１１４Ａならびに１１４
Ｂを含む。

バッファ１０６Ａおよび１０６Ｂは、パイプライン・バ
ス３０により供給されるシステム・クロック（４２０）
を用いて作動される。ＲＡＭＩ　０４Ａまたは１０４Ｂ
の内の１つはシステム・りαツク（４２０）により作ら
れるシステム・タイミングを用いて誓き込まれるが、他
のＲＡＭはビデオ表示長（ｔ２４のタイミング（ビデオ
・クロック（１１＆））を用いて読み出される。ＲＡＭ
は、入力および出力の両方を完成させるだけの与えられ
た時間の長さ（列えば４本のビデオ線）の後で逆にされ
る。

例えば、ＲＡＭ１　Ｑ４Ａが誓き込まれている時間中、
書込みＡ信Ｑｌ　３０６）はＲＡＭ　　Ａ（１０４）Ｋ
供給され、アドレスはアドレス選択回路１１４ＡからＲ
ＡＭ１０４Ａにシステム・クロック（４２０）により定
められる速度で供給される。始動アドレス（１３１０）
はアドレス選択回路１１４Ａに供給される入力アドレス
であり、以後のアドレスはシステム・クロック（４２０
）の速度で供給される。

同時に、ＲＡＭＩ　０４Ｂはアドレス選択回路１１４Ｂ
からアドレスによって読み出される。始動アドレスは出
力アドレス（１３１２）の入力によってアドレス選択回
路１１４Ｂに供給され、かつＲＡＭ１０４Ａに供給され
るアドレスはビデオ・クロック速度で変化される。

データかＲＡＭ１０４Ｂからバッファ１０８ＢＫ読み込
まれるにつれて、バッファ１０８ＡにあるＲＡＭ１口４
Ａから前に読み出されたデータは、ビデオ・クロック（
１１６）の速度でＤ　／　Ａ変換器１１０に供給される
。

表示フォーマツタ２２は多くの有意義な利点を提供する
。まず、入力タイミングから出力タイミングを減結合す
ることにより、パイプライン・バス３０とビデオ表示装
置２４との間の微小な時間変化か許容され、相互に悪影
響をもたらさない。

例えば、ＧＫＮＬＯ（！にビデオ能力で要求されるビデ
オ・タイミングの変化が許容され、パイプライン・バス
３０のシステム・タイミングには影響を及ぼさない。

第２に、表示フォーマツタ２２は、平均データ・レート
がＲＡＭ１Ｑ４Ａおよび１０４Ｂの交換時開を通じて維
持される限り、ビデオ・バーストの要求にかかわらずパ
イプライン・バス３０を停止および始動させる。これは
書込み用の水平帰線消去時間の利用を可能にする。

ｉ３＆ｃ、表示フォーマツタ２２は、パイプライン・バ
ス３０の葎データを転送するのに極めて有効な副隊ブロ
ック・ピクセル構造から、ビデオ表示装置２４の正常動
作と両立し得るデータ・フォーマットＣ線ごとの２スタ
走食フォーマットのようなもの］への変換を提供する。

Ｚ　結論本発明の像処理装置は極めて効率の良い、適応性に富む
、高速像処理アーキテクチャを提供する。

本発明のパイプライン・バス３０は自由な流れのデータ
転送を与えるので、変化する複雑な計算の広範囲な微処
理機能を果たすことができる。

パイプライン・バス３０により酸データを転送するのに
用いられる則慮ブロック構造が有意義に増加される速度
および効果的なアドレス動作を与えるのは、ピクセル・
データの完全なブロックを得るために１つだけのアドレ
スを供給すれば済むからである。

アドレス発生器１８におけるアドレスのパラメータのパ
イプライン式直接計算も、高速および高精度を与える。

すべての強度処理操作用の適応Ｆ工Ｒフィルタの使用は
、高速および超柔軟システムに理想的に適している。最
後に、表示フォーマツタ２２の非同期操作は自由な流れ
のパイプライン・バス・アーキテクチャを可能にする一
方、ビデオ表示能力を与える。

本発明は好適な実施例に関して説明されたか、当業者は
本発明の主旨および範囲から逸脱せずに形および細部を
変えることができるのを認めると思う。

【図面の簡単な説明】

第１図は本発明の自由な流れのパイプライン・バスを有
する像処理装置のブロック図、ｇ２Ａ図、第２Ｂ図およ
び第２Ｃ図は第１図のパイプライン・バスのパイプライ
ン・アドレス（ＦＡ）バス、パイプライン・データ（Ｆ
Ｄ）バス、なラヒニマスク・タイミング（ＭＴ）バスを
それぞれ示す図、第６図は像処理装置に用いられる４Ｘ
４ピクセル副１象ブロツクの概略図、８８４図は第１図
の装置の好適な実施列におけるシステム・サイクル、バ
ス・サイクルおよびシステム・クロックの関係を示す図
、第５図は第２Ａ図のＦＡババスＦＡマスク要求および
ＦＡスレーブ・レスポンスを示す図、第６図は第２Ｂ図
のＦＤババス現われるシステム・サイクルの奇数および
偶数システム・サイクルを示す図、第７Ａ図および第７
Ｂ図は４×４連続プａツクおよび２×８インターレース
・ブロックの転送形式でそれぞれ転送されるピクセル・
データの配列を示す図、８ｇ８図は第１図の装置のシス
テム・サイクルおよび初期手順線の状態を示すタイミン
グ図、第９Ａ図および第９Ｂ図は第１図の装置のマスク
・バス・タイミング信号を示す図、第１０図は第１図の
装置のアドレス発生器の機能ブロック図、第１１図は第
１図の装置のパイプライン像記憶装置の機能ブロック図
、第１１Ａ図、第１１Ｂ図および第１１Ｃ図は結合が要
求される像記憶装置の構成および作動を示す図、第１２
図は第１図の装置の強度処理装置の機能ブロック図、第
１６図は第１図の装置の表示フォーマツタの機能ブロッ
ク図である。符号の説明：１〇　−像処理装置；１２−マイクロコンピュータ制御
装置；１４−人カインターフェース：１６−像記憶装置
；１８−アドレス発生器＝２０−強度処理装置：２４−
ビデオ表示装置；２６−出力インターフェース；３０−
パイプライン・バス

Claims

【特許請求の範囲】

（１）デイジタル像データを記憶する像記憶装置と、前
記像記憶装置に記憶されたデイジタル像データのアドレ
スを発生させるアドレス発生装置と、前記像記憶装置お
よび前記アドレス発生装置に接続されて前記アドレス発
生装置により前記像記憶装置内でアドレスされたとき前
記デイジタル像データの処理操作を行う処理装置とを有
するデイジタル像処理装置において、前記デイジタル像
処理装置は前記像記憶装置、前記アドレス発生装置およ
び前記処理装置に接続されて前記像記憶装置と前記処理
装置との間にアドレスおよびデータを非同期に送信しか
つ前記パイプライン・バス装置によりアドレスおよびデ
ータの流れを制御する初期接続手順信号を送信する自由
な流れのパイプライン・バスを有することを特徴とする
デイジタル像処理装置。
（２）パイプライン・バス装置は、アドレスを送信する
パイプライン・アドレス（ＰＡ）バス装置と、データを
送信するパイプライン・データ（ＰＤ）バス装置とを含
むことを特徴とする請求項１記載のデイジタル像処理装
置。
（３）パイプライン・バス装置は多ピクセル副像ブロッ
クを表わす形のデイジタル像データを送信することを特
徴とする請求項２記載のデイジタル像処理装置。
（４）複数個のピクセルのデイジタル像データを記憶す
る像記憶装置と、前記像記憶装置に記憶されたデイジタ
ル像データのアドレスを発生させるアドレス発生装置と
、前記像記憶装置および前記アドレス発生装置に接続さ
れて前記アドレス発生装置により前記像記憶装置内でア
ドレスされたとき前記デイジタル像データの処理操作を
行う処理装置とを有するデイジタル像処理装置において
、前記アドレス発生装置は多ピクセル副像ブロックの所
定ピクセルを表わす前記アドレスを提供し、前記処理装
置は前記副像ブロックにある前記デイジタル像データを
処理し、前記デイジタル像処理装置は前記像記憶装置、
前記アドレス発生装置および前記処理装置に接続されて
前記アドレス発生装置により作られるアドレスならびに
前記像記憶装置と前記処理装置との間の前記副像ブロッ
クを表わすデータを送信するパイプライン・バス装置を
有する、ことを特徴とするデイジタル像処理装置。
（５）副像ブロックはピクセルの矩形ブロックであるこ
とを特徴とする請求項３または４記載のデイジタル像処
理装置。
（６）副像ブロックのピクセルは連続していることを特
徴とする請求項５記載のデイジタル像処理装置。
（７）副像ブロツクは連続ブロックのＮ×Ｎブロックで
あることを特徴とする請求項６記載のデイジタル像処理
装置。
（８）Ｎ＝４であることを特徴とする請求項７記載のデ
イジタル像処理装置。
（９）デイジタル像データを記憶する像記憶装置と、ア
ドレスを発生させるアドレス発生装置と、前記アドレス
により選択された前記デイジタル像データの処理操作を
行う処理装置と、前記処理装置により処理された前記デ
イジタル像データに基づいて像を表示するビデオ表示装
置とを有するデイジタル像処理装置において、前記デイ
ジタル像処理装置は前記像記憶装置、前記アドレス発生
装置および前記処理装置に接続されて前記像記憶装置と
前記アドレス発生装置と前記処理装置との間にアドレス
ならびにデータを送信するパイプライン・バス装置を有
するとともに、さらに前記パイプライン・バス装置およ
びビデオ表示装置に接続されて前記パイプライン・バス
装置から受信されたデイジタル像データを前記像を表示
する前記ビデオ表示装置により利用されるビデオ信号に
非同期変換する表示フォーマツタ装置を有することを特
徴とするデイジタル像処理装置。