JPH0229834A

JPH0229834A - 画像処理装置

Info

Publication number: JPH0229834A
Application number: JP18095288A
Authority: JP
Inventors: Satoru Hizuka; 肥塚　哲; Masahito Nakajima; 雅人中島; Noriyuki Hiraoka; 平岡　規之; Hiroyuki Tsukahara; 博之塚原; Giichi Kakigi; 柿木　義一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-07-20
Filing date: 1988-07-20
Publication date: 1990-01-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は、種々の入力画像をその処理目的に適合して処
理するための画像処理装置に係り、特に画像メモリに対
するアクセス機能の改良に関し、画像処理プロセッサの
構成の簡素化および処理時間の短縮を図りうる画像処理
装置を提供することを目的とし、入力画像にその画像処理目的に沿った処理を施す画像処
理プロセッサと、処理画像をファイルする画像メモリと
をシステムバスを介して結合してなる画像処理装置にお
いて、前記システムバスに前記画像メモリに多次元アド
レスのアクセスモードデータまたは一次元アドレスのア
クセスモードデータのいずれかを選択的に伝達するアド
レスコントロールバスを設け、前記画像メモリに前記ア
ドレスコントロールバスからのアクセスモード内容を解
読するアクセスモードデコード回路を備えて構成する。

〔産業上の利用分野〕

本発明は、種・々の入力画像をその処理目的に適合して
処理するための画像処理装置に係り、特に画像メモリに
対するアクセス機能の改良に関する。

近年、テレビカメラ等の画像入力装置を用いて対象画像
を入力し、検査や認識を行う画像処理装置の需要が増加
している。これは、従来の目視による検査や認識の工程
を自動化して工場等における生産性の向上を図るためで
ある。

また、画像処理装置は、画像の変換、計測、パターン認
識、シミュレーション、画像の発生等の種々の分野に広
く用いられている。

〔従来の技術〕

一般に、画像入力装置の基本的構成は、テレビカメラ等
の画像入力装置と、入力画像に画像処理の目的に沿って
演算処理を施す画像処理プロセッサと、処理画像をファ
イルする画像メモリと、処理画像をソフトコピー又はハ
ードコピーの形態で出力表示する画像出力装置と、から
なる。

第７図に、従来の画像処理装置における本発明に係る要
部を示す、複数の画像処理プロセッサＰ１〜Ｐ３と画像
メモリＭとがシステムバスＢを介して結合されている。

各画像処理プロセッサＰ１〜Ｐ３においては、入力画像
を当該画像処理プロセッサＰ１〜Ｐ３に与えられた画像
処理プロセス１に従うて処理を行なう、この処理は座標
データに基づいて行うため、出力データ２はＸ、Ｙの２
次元アドレスＡＸ。

ＡＶで出力される。しかし、画像メモリＭは一次元アド
レス（リニアアドレス）でアクセスされるため、画像処
理プロセッサＰ１〜Ｐ３１１１において一旦リニアアド
レスに変換した後、システムバスＢを通じて画像メモリ
Ｍに転送される。この２次元アドレスのリニアアドレス
への変換は、各画像処理プロセッサＰ１〜Ｐ３に備えら
れたアドレス変換回路３により行われる。

〔発明が解決しようとする課題〕

上記従来の画像処理装置における問題点は、画像処理プ
ロセッサＰ　〜Ｐ３の処理がＸ、Ｙ座標からなる２次元
の処理であるにもかかわらず、画像メモリＭへのアクセ
スがアドレス値を順次増加させてアクセスを行うリニア
な１次元アドレスによるものであるため、各画像処理プ
ロセッサＰ１〜Ｐ３側にアドレス変換回路３を備えなけ
ればならないという点にある。このアドレス変換回路３
は画像処理プロセッサＰ　〜Ｐ３のそれぞれに必要とな
るため、装置の構成が複雑になる。加えて、このことは
画像処理プロセッサにおける処理時間の遅延を招くこと
となる。

本発明は画像処理プロセッサの構成の簡素化および処理
時間の短縮を図りうる画像処理装置を提供することを目
的とする。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は入力画像に対しそ
の画像処理目的に応じた処理を施す画像処理プロセッサ
（Ｐ　〜Ｐ３）と、処理画像を７アイルする画像メモリ
（Ｍ）とをシステムバス（Ｂ）を介して結合してなる画
像処理装置において、前記システムバス（Ｂ）に前記画
像メモリ（Ｍ）に多次元アドレスのアクセスモードデー
タまたは一次元アドレスのアクセスモードデータのいず
れか“を選択的に伝達するアドレスコントロールバス（
ＢＭ）を設け、前記画像メモリ（Ｍ＞に前記アドレスコ
ントロールバス（ＢＭ）からのアクセスモード内容を解
読するアクセスモードデコード回路（１２）を備えて構
成する。

〔作用〕

上記本発明の構成において、アドレスコントロールバス
（ＢＭ）のモードをＸ、Ｙ２次元アドレスモードとする
ことにより画像データは画像処理プロセッサ（Ｐ　　−
Ｐ３）で用いるＸ、Ｙ２２次元アドレス（ＡＸ、ＡＹ）のままでシステムバス（Ｂ）
を通じて画像メモリ（Ｍ）に転送される。

アクセスモードデコード回路（１２）は転送されたアド
レスデータを解読し、画像メモリ（Ｍ）内に設けられた
アドレス変換回路（４）によりリニアアドレスに変換し
、記憶する。

このように、各画像処理プロセッサ自身はそれぞれアド
レス、変換回路（４）を必要とせず、自らの内部処理デ
ータの状態でデータの転送が可能となる。Ｘ、Ｙ２次元
アドレスを用いない汎用プロセッサ等が混在する場合に
はその旨アドレスコントロールバス（ＢＭ）によって伝
達され、これを受けたアクセスモードデコード回路（１
２）の解読によりリニアアドレスで画像メモリに記憶ま
たは続出しが行われる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

１１里焦」第１図〜第３図に本発明の第１の実施例を示す。

第１図において、第７図と同一もしくは重複する部分に
は同一の符号を附してその説明は省略する。

第１図において、第７図と異なる点は、第１に各画像処
理プロセッサＰ１〜Ｐ３にはアドレス変換回路４が設け
られておらず、ＸアドレスデータＡＸおよびＹアドレス
データＡＹが直接システムバスＢに送出される点である
。第２には画像メモリＭｌｌＪ！Ｉにアドレス変換回路
４が設けられている点である。第３にシステムバスＢが
Ｘ、Ｙ２次元アドレスアクセスモードＡ　Ｘ　＋または
リニアアドレスアクセスモードＡＹ、のいずれか一方を
選択するアドレスコントロールバスＢＭを備えている点
である。

画像メモリＭの構成を第３図に示す０画像メモリＭは、
フレームメモリ５と、アドレス選択スイッチ６と、この
アドレス選択スイッチ６からの選択信号によりシステム
バスＢからのアクセスモードデータを解読するアクセス
モードデコード回路１２と、このアクセスモードデコー
ド回路１２からの選択信号を受けて対応するアドレスデ
ータ、出力データ、コマンドデータをそれぞれ一時的に
保持するＹアドレスバッファ７、Ｘアドレスバッファ８
、リニアアドレスバッファ９、データバッファ１０、コ
マンドバッファ１１と、Ｙアドレスバッファ７およびＸ
アドレスバッファ８からのアドレスデータＡＸ、ＡＹか
らリニアアドレスを作成するアドレス変換回路４と、Ｃ
ＲＴ等におけるＸ方向データサイズ（５１２ビツト、１
０２４ビツト等）を任意に変更できるようにするための
Ｘサイズレジスター３と、を備えて構成される。

システムバスＢの構成を第２図（ａ）〜（Ｃ）に示す。

第２図＜ａ）は、従来のシステムバスを示している。こ
のシステムバスＢはアドレスバスＡｏｏ〜Ａ３１、デー
タバスＤｏｏ〜Ｄ３１、コントロールバスＲ／Ｗ、ＡＣ
Ｋからなる。Ｒ／Ｗはリード／ライトコントロール用信
号線、ＡＣＫはアクノリッジ（肯定応答）信号線である
。

これに対し、第２図（ｂ）（ｃ）は本発明に係るシステ
ムバスを示している。このシステムバス、は従来のシス
テムバス（第２図（ａ））に加え、アクセスモードコン
トロール用信号線ＢＨを有している０画像処理プロセッ
サＰ１〜Ｐ３のアドレス出力の種類により、Ｘ、Ｙ２次
元アドレスモードが指定されれば第２図（ｂ）に示すよ
うにＸ。

Ｙ２次元アドレスモード信号が送られ、リニアアドレス
モードが指定されれば第２図（Ｃ）に示すようにリニア
アドレスモード信号が送られる。

次に動作を説明する。

画像処理プロセッサＰ　〜Ｐ３から画像データを転送す
る場合、システムバスＢのアクセスモードコントロール
用信号線ＢＨはＸ、Ｙ２次元アドレスアクセスモードと
なる（第２図（ｂ））。そのＸ、Ｙ２次元アドレスアク
セスモード信号は画像メモリＭのアクセスモードデコー
ド回路１２に入力され、Ｘ、Ｙ２次元アドレスアクセス
モードである旨解読される。アクセスモードデコード回
路１２はＹアドレスバッファ７、Ｘアドレスバッファ８
、リニアアドレスバッファ９、データバッファ１０、コ
マンドバッファ１１に選択信号Ｓを与え、Ｙアドレスバ
ッファ７、Ｘアドレスバッファ８、データバッファ１０
、コマンドバッファ１１を選択する。リニアアドレスバ
ッファ９は選択されない。この状態で、画像処理プロセ
ッサＰ１〜Ｐ３からＸアドレスデータＡＸｆｆｉＸアド
レスバスＡＸ　　−、−ＡＸｌｓを介し、Ｙアドレスデ
ータＡＹがＹアドレス変換回路　　〜ＡＹ１５を介して
転送され、かつ、これに同期して画像データ２がデータ
バスＤ。０〜Ｄ３１により転送され、対応するＹアドレ
スバッファ７、Ｘアドレスバッファ８およびデータバッ
ファ１０に格納される。

Ｘアドレスバッファ７とＸアドレスバッファ８の各アド
レスデータＡＸ、ＡＹはアドレス変換回路４によりリニ
アアドレスに変換されてフレームメモリ５に入力される
。このリニアアドレスに従って画像データ２はフレーム
メモリ５内に書き込まれる。このとき、Ｘサイズレジス
タ１３に予め格納されているＸ方向データ長で書込まれ
る。すなわち、画面のサイズを小さくしたい場合にはＸ
サイズを５１２ビツトにし、大きくしたい場合には１０
２４ビツトにする等の場合に便利であり、また、アクセ
スタイムを短かくする場合にＸサイズを小さくすること
により可能である。

画像処理プロセッサＰ１〜Ｐ３がリニアアドレスにて動
作するものの場合には、アドレスコントロール用信号線
ＢＭをリニアアドレスアクセスモード（第２図（Ｃ））
にする、これにより、リニアアドレスバッファ９がアク
セスモードデコード回路１２により選択され、そのリニ
アアドレスにより画像データ２がフレームメモリ内に書
込まれる。

以上のように、各画像処理プロセッサＰ１〜Ｐ３からは
Ｘ、Ｙ２次元アドレスデータＡＸ。

ＡＹのままでシステムバスＢに送出することができ、画
像メモリＭ側において必要な場合にのみアドレス変換を
行う、そのため、各画像処理プロセッサＰ　〜Ｐ３がそ
れぞれアドレス変換回路４を具備する必要がなく、構成
の簡素化が可能である。

また、リニアアドレスで転送される場合にも適用できる
ため、機能が低下することはない。

また、前記説明ではフレームメモリ内へデータを書込む
場合について説明したが、フレームメモリのデータを読
出す場合もデータの転送方向が反転するだけで、アドレ
スのアクセス方法は同様である。

１１里ｌ１次に、本発明の第２実施例を第４図〜第６図に示す、こ
の第２実施例の特徴は、リニアアドレスを用いず、χ、
Ｙ２次元アドレスのを用いるシステム構成に適用される
ものである。

したがって、第４図に示すように、画像メモリＭからア
ドレス変換回路４が削除されており、フレームメモリ５
は２次元メモリを使用する。また、第５図に示すように
、システムバスＢは、アドレスバスをＸアドレスバスＡ
　Ｘ　ｏ　ｏ　””’　Ａ　Ｘ　１ｓとＹアドレスバス
Ａ　Ｙ　ｏ　ｏ〜ＡＹ１５に２分し、アクセスモードコ
ントロール信号線Ｍは不要である。加えて、第６図に示
すように、アクセスモードデコード回路１２、アドレス
選択スイッチ６、リニアアドレスバッファ９およびそれ
らを結合する信号線類が不要となる。

次に動作を説明する。

画像処理プロセッサＰ１〜Ｐ３からはＸ、Ｙ２次元アド
レスにて画像データ２がシステムバスＢに直接送出され
る。それらのデータはシステムバスＢから直接画像メモ
リＭに入力される６画像メモリＭでは転送されたＸアド
レスデータＡＸをＸアドレスバッファ７に、Ｙアドレス
データＡＹをＸアドレスバッファ８に、画像データ２を
データバッファ１０にそれぞれ一旦格納する０次いで、
格納された各データは順次読み出されて、ｘ、Ｙ２次元
アドレスで２次元フレームメモリ５内に書き込まれる。

このように、リニアアドレスに関する処理回路が一切不
要となるため、その構成が一層簡略化されることとなる
。

！層頂以上は、Ｘ、Ｙ２次元アドレスを例にして説明したが、
アドレス指定がｘ、ｙ、ｚの３次元アドレスで行われる
場合にも本発明の適用が可能である。

その場合には、システムバスＢのアドレスバスをｘ、ｙ
、ｚの３群に分け、フレームメモリ５を３次元メモリと
し、リニアアドレスとの兼用の場合には第１実施例に準
じ、Ｘ、Ｙ、２３次元アドレスのみの場合には第２実施
例に準じたシステム構成とすればよい。

〔発明の効果〕

以上述べた通り、本発明によれば、アドレス変換回路を
削除することができるため、画像処理装置の構成を簡素
化することかできる。また、アドレス変換が不要となる
部分についてはアドレス変換に要する処理時間がなくな
るので処理速度の高速化が可能となる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
はシステムバスの構成図、第３図は画像メモリのブロック図、第４図は本発明の第２実施例を示すブロック図、第５図
はシステムバスの構成図、第６図は画像メモリのブロック図、第７図は従来の画像処理装置のブロック図である。Ｐ　〜Ｐ３・・・画像処理プロセッサ、Ｍ・・・画像メ
モリ、Ｂ・・・システムバス、Ｂ、・・・アクセスモードコントロール用信号線、ＡＸ
・・・Ｘアドレスデータ、ＡＹ・・・Ｙアドレスデータ、 ■・・・画像処理プロセス、２・・・画像データ、３．４・・・アドレス変換回路、５・・・フレームメモリ、６・・・アドレス選択スイッチ、７・・・Ｙアドレスバッファ、８・・・Ｘアドレスバッファ、９・・・リニアアドレスバッファ、１０・・・データバッファ、１１・・・コマンドバッファ、１２・・・アクセスモードデコード回路。

Claims

【特許請求の範囲】入力画像に対しその画像処理目的に応じた処理を施す画
像処理プロセッサ（Ｐ＿１〜Ｐ＿３）と、処理画像をフ
ァイルする画像メモリ（Ｍ）とをシステムバス（Ｂ）を
介して結合してなる画像処理装置において、前記システムバス（Ｂ）に前記画像メモリ（Ｍ）に多次
元アドレスのアクセスモードデータまたは一次元アドレ
スのアクセスモードデータのいずれかを選択的に伝達す
るアドレスコントロールバス（Ｂ＿Ｍ）を設け、前記画像メモリ（Ｍ）に前記アドレスコントロールバス
（Ｂ＿Ｍ）からのアクセスモード内容を解読するアクセ
スモードデコード回路（１２）を備えたことを特徴とす
る画像処理装置。