JPH01235475A - 画像変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （目的） 概要 産業上の利用分野 従来の技術（第５，６図） 発明が解決しようとする課題（第５図）課題を解決する
ための手段（第１．２図）作用（第１，２図） 実施例 第１の実施例（第３．４，５．６図） 第２の実施例（第７．８，９．１０図）発明の効果 〔概要〕 原画像の画素を順次入力して、その画素の拡大、縮小ま
たは移動等の変換をして変換画像を得る画像変換装置に
関し、 画像の変換を簡単な構成で高速に行うことかできる画像
変換装置を提供することを目的とし、一方はＤＤＡ値を
保持するメモリを有し、ＤＤＡ値を主又は副走査方向に
含まれる画素数分たけメモリへ書き込み、ＤＤＡ値の演
算が終了しているか否かを判断し、判断に応じたタイミ
ングでメモリからＤＤＡ値を読み出して送出する構成、
他方は読出し書込みの他に語毎に演算した結果の書込み
が可能なメモリに対してコマンドを順次各画素に基づい
て変換し、画素を加工し、語毎の画素等を各々保持する
単複数の保持部を設け、入力したコマンド及びアドレス
を順次各保持部に保持されているコマンド及びアドレス
と比較し、一致か否かにより保持又は入力したコマンド
等についてメモリや保持部に対して制御を行う構成であ
る。

（産業上の利用分野） 本発明は画像変換装置に係り、特に原画像の画素データ
を順次入力して、その画素の拡大、縮小または移動等の
変換をして変換画像を得る画像変換装置に関する。

〔従来の技術〕

従来、第５図に示すような画像変換装置７０でＤＤＡ回
路（ｄｉｇｉｔａｌ　ｄｉｆｆｅｒｅｎｔｉａｌ　ａｎ
ａｌ、ｙｓｅｒ　）として第６図に示すものを用いたも
のかあった。

本装置は原画像上で画素密度の変換を行おうとする領域
の指定をする水平方向（主走査方向）転送領域制御部及
び垂直方向（副走査方向）転送領域制御部７８ａ、７８
ｂと、画素密度を変換した後変換画像について指定領域
の制御を行う水平方向及び垂直方向書込み佐賀制御部７
７ａ、７７ｂと、入力画素の各々について間引き（縮小
の場合）または重複書き（拡大の場合）を行うか否かを
指令するＤＤＡ回路７１ａ、７１ｂと、書込みの制御を
行う書込み制御部７７ｃと、原画像の読出しを行う読出
し制御部７４とを有する。

また第６図に前記ＤＤＡ回路７１ａ、７１ｂについての
詳細な図を示す。

本例に係るＤＤＡ回路７１ａ、７１ｂは画像の拡大率ま
たは縮小率に応じて所定の数値を保持する初期値保持レ
ジスタ７１１と、当該拡大率または縮小率に応じた所定
の数値を保持する加算値保持レジスタ７１２と、当該加
算値保持レジスタ７１２または後述するレジスタ７１５
に保持されている数値を加算する全加算機７１３と、当
該全加算機７１３の加算結果または前記初期値保持レジ
スタ７１１に保持されている値のどちらか一方を選択す
るデータセレクタ７１４と、当該データセレクタ７１４
により選択されたデータの保持を行うレジスタ７１５と
を有する。

例えば、当該装置により原画像を水平方向に１．５倍の
拡大を行う場合について説明する。

前記水平方向転送領域制御部７１ａ、７１ｂの制御の下
に転送領域の画素が原画像より読出し制御部７４により
ラスクスキャン（走査線）の順序で読み出される。する
と、前記水平方向ＤＤＡ回路７１ａは読み出された各画
素に対応して順次書込み指令信号として１．５倍の倍率
に対応するものとして“１パと“０゛°とを交互に出力
する。尚、拡大率が２倍の場合には全部“１゛°、“１
パ信号が出力されることになり、１．２５倍の場合には
′“１，０，０．０　”の信号が繰り返されることにな
る。

前記書込み制御部７７ｃは前記ＤＤＡ回路７１ａの出力
信号が゛１゛信号の場合には入力画素値を水平方向に連
続して２ドツト書き込み、０゛′の場合には１ドツト書
き込む。以上の動作により変換画像として原画像を水平
方向に１．５倍拡大したものが得られることになる。

尚、縮小の場合にはＤＤＡ回路７１ａの出力が“１パの
場合に書込みを行わないようにすれは良い。

次に、前記ＤＤＡ回路７１ａ、７１ｂの動作を説明する
。

前記初期値レジスタ７１１にはＤＤＡ初期値として例え
ば二進数で“０．１００００　”という値が保持されて
いる。一方、加算値保持レジシタ７３２には拡大率が１
．５倍の場合には’ｏ、１ｏｏｏ”　、拡大率が１．２
５倍の場合には“’０．０１０００　”といった値が保
持されている。前記全加算器７１３は前記レジスタ７１
５に保持されている値と、前記加算値保持レジスタ７１
２に保持されている値との加算な行いキャリー（１の位
）がＤＤＡ回路の出力となる。前記データセレクタ７１
４は水平方向ＤＤＡの場合には各ラインの初めの画素で
は前記初期値保持レジスタ７１１に保持されている初期
値を選択し、その他の場合には前記全加算器７１３の出
力を選択するように制御される。前記レジスタ７１５は
原画像の各画素毎にクロックが入力され値を保持する。

こうして、原画像の各画素毎に重複書きを行うか否かを
示す出力が得られる。

一方、従来、画像データの画素密度変換装置として原画
像の画素密度を変換して得た変換画像を、書込み及び読
出し機能のみではなく格納されているデータと論理演算
を行う機能を有する画像メモリに一定語長単位毎に書込
む画像変換装置があった。

（発明が解決しようとする課題） ところで、従来の画素密度変換装置に使用したＤＤＡ装
置にあっては、前述したように、原画像の全画素データ
に対して繰り返し計算を行っている。

しかし、実際には原画像上の異なるライン上（主走査方
向または副走査方向上）の同一水平位置（または垂直位
置）の画素に対しては同じ倍率の場合にはＤＤＡ出力は
必ず同じであるはずであり、全ラインに対してＤＤＡ出
力を求める必要はない。

また加算には計算時間が長くかかり、一般にはＤＤＡ回
路全体のクロック周波数が加算器の速度で決定されるこ
とが多く、第５図のＤＤＡ回路以外の部分の動作ＤＤＡ
回路の速度に合わせることとなり、全体の動作速度が遅
くなるという問題点を有していた。

一方、論理演算機能を有する画像メモリに画素密度の変
換を行った変換画像を一定語長単位毎に書き込む画素密
度変換装置にあっても、書き込む際又は論理演算を格納
されたデータとの間で行う場合に、書き込むべきデータ
が一定語長単位でない場合に、当該データを書き込む場
合に書込み傾城の端ではメモリに格納されているデータ
を一定語長分読み出して論理演算を行わなければならず
、画像メモリへのアクセス回数や論理演算回数の増大に
よる動作速度の遅延や論理演算を行うための論理回路の
増大による装置の高価格化を招くという問題点を有して
いた。

そこで、本出願に係る発明は以上の問題点を解決するこ
とを技術的課題とするものであり、画像の変換を簡単な
構成により高速に行うことがてきる画像変換装置を提供
することを目的としてなされたものである。

（課題を解決するための手段） 以上の技術的課題を解決するため第１の発明は第１図に
示すように、制御信号に基づいて入力制御手段６により
原画像の画素データを順次走査線の順序でシリアルに入
力させ、出力制御手段７により当該原画像の画素密度を
ＤＤＡ値演値演算部上り求められたＤＤＡ値に基づいて
順次出力して拡大または縮小された変換画像を得る画像
変換装置において、ＤＤＡ値を順次保持するＤＤＡ値保
持メモリ３と、前記制御信号に基づいて前記ＤＤＡ値演
算部１により出力されたＤＤＡ値を順次前記主走査方向
または副走査方向に含まれる画素データの個数分だけＤ
ＤＡ値保持メモリ３への書込みを行う保持メモリ書込み
制御部２と１、各画素データの入力の際に当該各画素デ
ータに対応するＤＤＡ値の演算が終了しているか否かの
判断を行うＤＤＡ値演算済み判断部５と、ＤＤＡ値演算
済み判断部５によりまだ演算が終了していないと判断さ
れた場合には演算が終了して前記保持メモリ３にＤＤＡ
値が保持された後に、当該判断部５により演算が終了し
たと判断された場合には直ちに、前記ＤＤＡ値保持メモ
リ３から該当するＤＤＡ値を読み出して前記出力手段７
に送出する保持メモリ読出し制御部４とを有するもので
ある。

一方、第２の発明は第２図に示すように原画像の画素デ
ータを拡大、縮小または移動等により変換して得た変換
画像の画素データを、単なる一定語長単位毎の読出し書
込みの他に格納されているデータと書き込まれるデータ
との論理演算を行って一定語長単位毎に演算結果を書き
込む機能を有する画像メモリ２６へ送出する画像変換装
置において、前記画像メモリ２６に対して前記機能に関
する指令を行うコマンドを順次各画素データに基づいて
所定の変換コマンドに変換するコマンド変換部２１と、
原画像の画素データ、当該画素データのアドレス及び加
工指令に基づいて拡大、縮小及び移動等の各画素データ
の加工を行って語長単位毎の加工アドレス及び加工画素
データを出力するデータ加工部２２と、前記語長単位毎
の加工画素データ、対応する変換コマンド及び語長単位
毎の加工アドレスを各々保持する一または二以上の保持
部２３１．・・・・・２３ｍと、新たに入力した変換コ
マンド及び語長単位毎の加工アドレスを入力毎に順次各
保持部２３１．・・・・・２３ｍに保持されている変換
コマンド及び語長単位毎の加工アドレスと比較して一致
しているか否かを判断する比較部２４と、一致している
と判断された場合には−致した変換コマンド等が保持さ
れている保持部に新たな加工画素データを保持させ、一
致してないと判断された場合であって変換コマンド等の
保持されていない保持部２３１．・・・・・２３ｍが存
在する場合には当該保持部の一つに新たに入力した変換
コマンド、加工アドレス及び加工画素データを保持させ
る一方、変換コマンド等がすべての保持部に保持されて
いる場合には当該保持部の一つの保持部に保持されてい
る画素データを前記画像メモリ２６に送出するとともに
当該保持部に保持されている加工アドレスについて変換
コマンドを実行させた後に当該保持部に保持されている
内容を消去して新たな変換コマンド、加工アトレス及び
加工画素データを当該保持部に保持させ、変換コマンド
を実行させて前記画像メモリ２６に書込みを行うように
制御する制御部２５とを有するものである。

〔作用〕

第１の発明により画像の変換を行う場合には第１図に示
すように原画像の画素データを走査線の順序で所定のタ
イミングでシリアルに入力制御手段６により順次入力さ
せるとともに、前記ＤＤＡ値演算部１は希望する拡大率
または縮小率に基づいて順次ＤＤＡ値を出力する。

保持メモリ書込み制御部２はＤＤＡ値演値演算部上り出
力されたＤＤＡ値をＤＤＡ値保持メモリ３に主走査方向
または副走査方向に含まれる画素データの個数分だけ書
き込む。

一方、各画素データが順次入力制御手段６により入力さ
れると、ＤＤＡ値演算済み判断部５は入力された当該画
素データに対応するＤＤＡ値が既にＤＤＡ値演値演算部
上り演算が終了しているか否かを判断する。前記読出し
制御部４は、未だ前記演算部１によりＤＤＡ値の演算が
終了していないと判断された場合には、ＤＤＡ値の演算
が終了してＤＤＡ値が前記ＤＤＡ値保持メモリ３に保持
されるまで待ち、当該メモリ３にＤＤＡ値が保持された
と判断した場合には前記ＤＤＡ値保持メモリ３に対して
ＤＤＡ値の読出しの指令を行う。

一方、すでにＤＤＡ値の演算が終了して前記メモリ３に
ＤＤＡ値が保持されていると判断した場合には前記保持
メモリ読出し制御部４は前記ＤＤＡ値保持メモリ３に対
して直ちにＤＤＡ値の読出しの指令を行う。

したがって、画素データがＤＤＡ値の演算の終了を待た
されるのはせいぜい最初の１つの主走査方向または副走
査方向に含まれる画素データ分のＤＤＡ値が前記メモリ
３に保持されるまでの時間であり、−旦当該メモリ３に
保持された後は当該メモリ３からＤＤＡ値を直ちに得る
ことができることになる。

読み出されたＤＤＡ値は前記出力制御手段７に送出され
当該ＤＤＡ値に基づいて変換された画素データが出力さ
れ変換画像が得られることになる。これは主走査方向ま
たは副走査方向に拡大または縮小する場合には当該画素
データを含む画素データの列または行においてもその拡
大率または縮小率は同じであり、ＤＤＡ値は同一になる
筈であるからである。したがって、他の行または列にお
いても当該ＤＤＡ値をわざわざ新たに演算せずに、すで
に得られてＤＤＡ値保持メモリ３に保持されているＤＤ
Ａ値を保持メモリ読み出し制御部４により読み出して使
用することにより演算時間が節約できるからである。

続いて第２の発明の作用を第２図に基づいて説明する。

本発明により、画素データの変換を行うには、原画像の
画素データ及びアドレスをデータ加工部２２に順次入力
させて希望する加工指令に基づいて画素データを加工し
て加工画素データ及び加工アドレスを得る。

一方、コマンド変換部２１は当該画素データに対応する
コマンドを当該画素データに基づいて変換し、より簡単
な変換コマンドに変換する。

ここで、コマンドとは画像メモリ２６に対するものであ
り、通常の書込み及び読出しの指令だけでなく、格納さ
れているデータと書き込もうとする画素データとの論理
演算の指令をも意味する゛ものであり、画素データとし
て例えば０゛を論理和演算で書き込む場合や°“１゛を
論理積演算で書き込もうとする場合等には論理和演算や
論理積演算を行わずに何もする必要かないので、処理が
簡単化されることになるからである。

こうして得られた新たな変換コマンド及び加工アドレス
は、保持部２３１．・・・・・２３ｍ（ｍは整数）に変
換コマンド及び加工アドレスがまた保持されていない場
合には直ちに当該変換コマンド及び加工アドレスを当該
保持部２３１．・・・・・２３ｍのどれかに保持させる
。もし、既に変換コマンド及び加工アドレスが前記保持
部２３１．・・・・・２３ｍのどれかに保持されている
場合には新たに入力された変換コマンド及び加工アトレ
スは既に保持されている変換コマンド及び加工アドレス
と比較される。

比較の結果一致した場合には、制御部２５は新たに入力
した対応する画素データは一致した変換コマンド及び加
工アトレスを有する保持部に保持させる。

一方、新たな変換コマンド及び加工アドレスと保持部に
既に保持されている変換コマンド及び加工アドレスと一
致するものがない場合であって、画素データ、変換コマ
ンド及び加工アドレスが保持されていない保持部が存在
する場合には制御部２５は新たな加工画素データ、変換
コマンド及び加工アドレスを当該保持部に保持させる。

また、比較の結果一致するものがない場合であって、画
素データ、変換コマンド及び加工アドレスか保持されて
いない保持部が存在しない場合には、制御部は前記保持
部のうちの１の保持部に保持されている加工画素データ
を画像メモリ２６に送出させるとともに、当該保持部に
保持されている変換コマンド及び加工アドレスを実行さ
せた後出該保持部に保持されている内容を消去させて、
当該保持部に新たな画素データ、変換コマンド及び加工
アドレスを保持させる。

これにより、同じ論理演算等のコマンドであって同一の
語長単位に対してはまとめて前記画像メモリ２６に対し
て実行させて書き込むようにしているため、画像メモリ
２６に対するアクセス回数を減少させることができる。

〔実施例〕

く第１の実施例〉 第１の発明に係る実施例を説明する。

本実施例は第５図に示した画像変換装置において、水平
方向（主走査方向）ＤＤＡ回路３１ａ及び垂直方向（副
走査方向）ＤＤＡ回路３１ｂについて第６図に示した回
路に換えて第３図に示す回路を用いたものである。

本実施例に係るＤＤＡ回路３１ａ、ｂは第３図に示すよ
うにＤＤＡ演算部１１と、ＤＤＡ値保持メモリ制御回路
１０と、ＤＤＡ値保持メモリ１３とを有する。

ＤＤＡ値演算部１１は第６図に示す従来のＤＤＡ回路７
１ａ、ｂと同じものであり、初期値保持レジスタ３１１
、加算値保持レジスタ３１２、全加算器３１３、データ
セレクタ３１４及びレジスタ３１５を有している。

但し、本実施例で使用されるクロック信号は前記画素デ
ータの入力等に使用されるＤＤＡ回路以外のクロック信
号（一般に速い）と異なるタイミングのクロック信号を
使用することができる。

ＤＤＡ値保持メモリ制御回路１０は第４図に示すように
、前記ＤＤＡ（ｉｉＩ保持メモリ１３に対するＤＤＡ値
の書込みの制御を行うＤＤＡ値保持メモリ書込み制御部
１２と、当該メモリ１３に対するＤＤＡ値の読出しの制
御を行うＤＤＡ値保持メモリ読出し制御部１４と、各画
素に対応するＤＤＡ値が前記ＤＤＡ値演算部１１により
演算が終了しているか否かを判断するＤＤＡ値演算済み
判断部１５とを有している。

またＤＤＡ値演算済み判断部１５は第４図に示すように
ＤＤＡ値演算部１１が演算した画素数を計数する演算済
みドツト数カウンタ１５ａと、前記演算済みドツト数カ
ウンタ１５ａの計数結果（Ａ）と入力した画素データが
水平方向または垂直方向に数えて何個口に位置するかを
示ず数（Ｂ）とを比較してＡ≧Ｂの場合にはＲＥＡＤＹ
信号を出力するとともに前記ＤＤＡ値保持メモリ読出し
制御部１４に読出し指令を行うがＡ＜Ｂの場合には演算
が終了してＤＤＡ値が前記ＤＤＡ値保持メモリ１３に書
き込まれるまで読出し指令を行わないコンパレータ１５
ｂとを有する。

尚、本実施例に係る画像変換装置にあっては、第５図に
示すように入力制御手段６として読出し制御部３４を有
するとともに、出力制御手段７として水平方向位置書込
み制御部３７ａと、垂直方向書込み位置制御部３７ｂと
書込み制御部３７ｃとを有する。

本実施例は次のように動作する。

原画像についての画素データが水平方向転送領域制御部
３８ａ及び垂直方向制御部３８Ｂからの制御信号に基づ
いて読出し制御部３４によりメモリから走査線の順序で
順次シリアルに読み出される。

同時に当該制御信号は第３図に示した前記水平方向ＤＤ
Ａ回路３１ａ及び垂直方向ＤＤＡ回路３１ｂのＤＤＡ値
演算部１１に入力し、第６図に示すようにデータセレク
タ７１４に入力して初期値保持レジスタ７１１の内容を
選択し、その後は全加算器３１３の出力結果を選択する
ことになる。

ＤＤＡ値演算部１１から出力されたＤＤＡ値データはＤ
ＤＡ値保持メモリ制御回路１０に送出されＤＤＡ値保持
メモリ書込み制御部１２によりＤＤＡ値保持メモリ１３
に主走査方向または副走査方向に含まれる画素データの
個数分書き込まれることになる。

その際、演算済みドツト数カウンタ１５ａは前記ＤＤＡ
＠算部１１に使用されたクロック信号を計数することに
より出力されたＤＤＡ値の数（Ａ）を計数して保持し、
制御信号から得られる前記読出し制御部３４により読み
出された画素データの主走査方向の水平位置（Ｂ）と比
較する。

もし、Ａ＜Ｂの場合には未当該画素データに対するＤＤ
Ａ値の演算が終了していないのであるから前記ＤＤＡ値
演算部１１が当該ＤＤＡ値を演算してＤＤＡ値保持メモ
リ１３に当該ＤＤＡ値が書き込まれるまで待ち、書き込
まれた後に前記ＤＤＡ値保持読出し制御部１４に対し読
出しの指令を行いＲＥＡＤＹ信号及びＤＤＡ値を前記水
平方向書込み位置制御部３７ａ及び書込み制御部３７ｂ
に送出する。

もし、Ａ≧Ｂの場合であれば直ちに前記ＤＤＡ値保持メ
モリ読出し制御部１４に対して前記ＤＤＡ値保持メモリ
１３からＤＤＡ値を読み出すように指令し、ＲＥＡＤＹ
信号と読み出されたＤＤＡ値は前記水平方向書込み位置
制御部３７ａ及び書込み制御部３７ｂに送出される。

したがって、本実施例では画素データの入力に対してＤ
ＤＡ値の演算が遅れる場合はせいぜい最初の一走査線分
であり、その後は前記ＤＤＡ値保持メモリ１３に保持さ
れたＤＤＡ値を読み出すことにより、演算を行うことな
く直ちに各画素に対してＤＤＡ値を出力することができ
る。

また本実施例ではＤＤＡ値保持メモリ１３を設けること
により演算結果を保持するようにしているため、ＤＤＡ
値の演算を行うタイミングと、ＤＤＡ値の演算以外のタ
イミングを異ならせることができるので、一般に動作速
度の遅い演算のタイミングと切り離して他の動作のタイ
ミングを決定することができるので画素変換を高速に行
うことができる。

く第２の実施例〉 続いて、第２の発明に係る実施例を説明する。

第７図に第２の実施例に係る全体ブロック図を示す。

本実施例は原画像についてＭＨ符号化された圧縮データ
（走査線方向の白または黒画素のかたまりに特定の符号
を割当てたデータ）を元に戻す復号化部１２Ｂと、本実
施例に係る画像変換装置１２７と、単なる一定語長単位
毎の読出し書込みの他に格納されているデータと書き込
まれるデータとの論理演算を行って一定語長単位毎に演
算結果を書き込む機能を有する画像メモリ１２６とを有
する。

また、当該画像変換装置１２７は同図に示すように、前
記画像メモリ１２６に対して前記機能に関する指令を行
うコマンドを順次各画素データに基づいてより簡単な変
換コマンドに変換するコマンド変換部１２１と、原画像
の画素データ、当該画素データのアドレス及び加工指令
としての拡大縮小制御信号に基づいて画素密度の拡大、
縮小を行って語長単位毎の加工アドレスとしての変換ア
ドレス及び加工画素データとしての変換画素データを出
力する拡大縮小変換部１２２と、変換コマンド、変換ア
ドレス及び変換画素データに基づいて前記画像メモリ１
２６に対するアクセスの制御を行うメモリアクセス制御
部１２０とを有する。

さらに第９図に前記メモリアクセス制御部１２０を詳細
に示したものである。

当該メモリアクセス制御部１２０は語長単位（例えば１
６ビツトとする）毎の変換画素データ、対応する変換コ
マンド及び語長単位毎の変換アドレスを各々保持する一
つの保持部として、保持するための必要なビット幅をも
つレジスタであって制御回路１２５ａからのストローブ
信号により入力値がセットされるアドレスバッファ１２
３１ａ及びコマンドバッファ１２３１ｂを有するととも
に、１６ビツト（語長）のレジスタをもち、制御回路１
２５ａからのクリア信号により全ビットがクリアされ、
ストローブ信号が入力するとアドレス（下位４ビツト）
で指定されたビットがデータ入力の値となり、他の１５
ビツトの値は保存されるアドレッサブルラッチ１２３１
ｃを有する。

また前記比較部２４として新たに入力した変換アドレス
と前記アドレスバッファ１２３１ａに保持されている変
換アドレスとを比較し全ビットが一致した場合には“１
′′信号を出力する一致検出部１２４ａと、新たに入力
した変換コマンドと前記コマンドバッファ１２３１ｂに
保持されている変換コマンドとを比較比較し全ビットが
一致した場合には“１′′信号を出力する一致検出部１
２４ｂと、当該各一致検出部１２４ａ、ｂのＡＮＤ積を
とるＡＮＤ素子１２４ｃとを有している。

また、前記制御部２５として当該ＡＮＤ素子１２４Ｃの
出力に基づいて前記アドレスバッファ１２３１ａ及びコ
マンドバッファ１２３１ｂにストローブ信号を送出し、
アドレッサブルラッチ１２３１ｃにクリア信号またはス
トローブ信号を送出するとともに、バスアクセス権の制
御及びゲート素子１２５ｂ、ｃ、ｄに制御信号を送出す
る制御回路１２５ａと、ゲート素子１２５ｂ。

ｃ、ｄとを有している。

第８図に前記コマンド変換部１２１が各画素毎のコマン
ドを如何に変換するかを表にして示している。

例えば通常書込みの場合には画素データが“１′′の場
合には変換コマンドとしては論理和書込みを行う必要が
あるが、画素データとして“０゛が入力した場合には前
記画像メモリ１２６に格納されているデータの消去を行
えば足り、論理和演算を行った後アクセスを行う必要が
なく処理時間が短くてすむことになる。このようにして
入力したコマンドは当該表にあるようにアクセスの必要
のない簡単な処理を求める変換コマンドに変換されて処
理時間の短縮を図ることができる。

続いて本実施例の動作を説明する。

画素密度の変換を行おうとする原画像の符号化された画
素データを復号化部１２８により復号化して元の画素デ
ータに戻す。

当該画素データ、対応するアドレスは拡大縮小変換部１
２２に入力し、前記画素データ及び対応するコマンドは
コマンド変換部１２１に入力する。

拡大縮小変換部１２２は、拡大縮小信号に基づいて前記
画素データの拡大または縮小を行うことになる。

今、第１０図に示すように原画像の画素データを１．５
倍に拡大して図示する位譜に通常書込みを行う例を示す
。

同図（ａ）に示すように原画像の水平方向への８画素分
の画素データ（Ｉ、ＩＩ、・・・■）が入力した場合に
ついて説明する。

まず、原画素データエは黒、すなわち値が“１″なので
、コマンド変換部１２１は第８図に示す表に従って通常
書込みを論理和書込みに変換し、論理和書込みの変換コ
マンドを出力するとともに、拡大縮小変換部１２２では
１．５倍の拡大率の指令に従い、同図（ｂ）に示すよう
に水平方向にまず２ドツトに拡大され、当該変換画素デ
ータ゛１１″及び変換アドレス■、■が順次この順序で
出力される。尚、変換画素データは同図（ｂ）に示すよ
うに前記画像メモリ１２６の書込み領域のワード■（語
長単位）とワード■との境界位置から４ビツト左に位置
しているものとする。

こうして得られた変換コマンド、変換アドレス及び変換
画素データは前記メモリアクセス制御部１２０に送出さ
れる。

メモリアクセス制御部１２０内では初期状態のステップ
ＳＯでは前記アドレッサブルラッチ１２３１ｃはクリア
されており、前記コマンドバッファ１２３１ｂはＮＯＰ
　　（何もしない）状態となっている。

ステップＳ１で一画素データの書込み要求として前記コ
マンド変換部１２１及び拡大縮小変換部１２２から変換
アドレス及び変換コマンドが与えられると、一致検出部
１２４ａ、ｂにより以前の変換アドレスと変換コマンド
（前記アドレスバッファ１２３１ａ及びコマンドバッフ
ァ１２３１ｂに保持されている）と比較されることにな
る。

介入力した変換コマンドは論理和書込みのコマンドであ
り、ＮＯＰとは一致しないことになるので、ステップＳ
２に進み、一致検出回路１２４ｂは“０′°信号を出力
することになり、ＡＮＤ素子１２４ｃは前記制御回路１
２５ａに“０”′信号を送出する。

ステップＳ３で０”′信号か制御回路１２５ａに入力し
た場合にはアドレスバッファ１２３１ａに保持されてい
るアドレスに対してコマンドバッファ１２３１ｂに保持
されている変換コマンドでアドレッサブルラッチ１２３
１ｃの１６ビツトデータを書き込むように前記ゲート素
子１２５ｂ。

ｃ、ｄ及びバスアクセス権の制御を行い、その後アドレ
ッサブルラッチ１２５ａの内容をクリアし、アドレスバ
ッファ１２３１ａ及びコマンドバッファ１２３１ｂに現
在入力した変換コマンド（論理和書込み）及び変換アド
レス（■）を保持させる。

続いて、ステップＳ４でアドレッサブルラッチ１２３１
ｃの前記変換アドレスの下位４ビツトで指定される位置
（境界位置より４ビツト目に前記画素データ“Ｉ　ＩＩ
が第１０図（Ｃ）に示すように保持され再びステップＳ
１に戻り、次に入力する変換画素データ（変換アドレス
■で変換コマンドは論理和書込み）について直前に入力
し、各々アドレスバッファ１２３１ａとコマンドバッフ
ァ１２３１ｂに保持されている当該変換アドレス及び変
換コマンドと当該新たに入力した変換アドレス及び変換
コマンドとが一致検出部１２４ａ。

ｂにより比較される。すると当該画素データは前述した
ように同一のワード■であり、語長単位毎のアドレスは
一致するとともに、前記変換コマンドも論理和書込みで
あり両者とも一致することになる。したがって、当該各
一致検出部１２４ａ。

ｂは各々一致を示す“１′°信号を出力し前記ＡＮＤ１
２４ｃは前記制御回路１２５ａに対して°“１″信号を
出力することになる。

一致信号が制御回路１２５ａにあった場合には直ちに前
述したステップＳ４に進み当該画素データ゛１″をアド
レッサブルラッチ１２３１ｃの前記変換アドレスの下位
４ビツトで指定される位置に書き込むことになる。こう
して当該アドレッサブルラッチ１２３１ｃには第１０図
（Ｃ）に示すように画素データが保持され、再びステッ
プＳ１に戻ることになる。

続いて、第１０図（ａ）に示すように原画像の第２番目
の画素データＩＩが第７図に示す拡大縮小変換部１２２
及びコマンド変換部１２１に入力する。

当該画素データＩＩは白画素であり“０′°であるため
第８図に示す表から明らかなように原画像の画素に対す
る通常書込みのコマンドは書込み消去の変換コマンドに
変換されることになる。また、前記拡大縮小変換部１２
２は１．５倍の拡大率から明らかなように次に第１０図
の（ｂ）に示すように１ドツト分の変換アドレス■をす
ることになる。尚、この場合には変換画素データは存在
しないことになる。

こうして、前記変換コマンド及び変換アドレスはメモリ
アクセス制御１２０に送出され１、前述したようにステ
ップＳ１に進み、当該変換コマンド及び変換アドレスは
直前に入力して前記アドレスバッファ１２３１ａ及びコ
マンドバッファ１２３１ｂに保持されている変換アドレ
ス及び変換コマンドと比較される。この場合には直前の
変換アドレスとは同一のワード■であり変換アドレスと
は一致するが書込み消去という変換コマンドについては
直前の変換コマンドである論理和書込みと異なるためス
テップＳ２で前記一致検出部１２４ａは“１゛信号を出
力するが前記一致検出部１２４ｂは“θ″信号出力する
ためＡＮＤ素子１２４Ｃは０”信号を前記制御回路１２
５ａに出力することになる。

するとステップＳ３に進み、制御回路１２５ａは前記ア
ドレスバッファ１２３１ａに保持されているアドレスに
対して前記コマンドバッファ１２３１ｂに保持されてい
る変換コマン１くで前記アドレッサブルラッチ１２３１
ｃに保持されている１６ビツトのデータを前記画像メモ
リ１２６に書き込むように制御する。その後、当該制御
回路１２５ａは当該アドレッサブルラッチ１２３１ｃの
内容をクリアし、前記アドレスバッファ１２３１ａ及び
コマンドバッファ１２３１ｂに現在の値を保持させる。

続いてステップＳ４に進みアドレッサブルラッチ１２３
１ｃの対応する位置を示すため“′１′′を保持させス
テップＳ１に戻る。第１０図、（ｄ）に当該アドレッサ
ブルラッチ１２３１ｃにおける保持状態を示す。

このようにして順次原画像の画素データ（１１１，ＩＶ
・・・■）を順次入力し、同様にして第１０図（ｅ）〜
（ｈ）に示すように処理かなされることになる。

以上説明したように、本実施例は入力する各画素データ
に対して、当該画素データに対するコマンドを各画素デ
ータに応じて論理演算の必要のない処理の簡単化された
変換コマンドに変換するとともに、変換コマンド、変換
アドレス及び変換画素データに対して連続する同一の変
換コマンドであって同一の語長単位に対する画像メモリ
に対するコマンドの実行をまとめて行なうようにしてい
るため当該画像メモリに対するアクセス回数を減少させ
高速な画素変換を行うことができる。

〔発明の効果〕

以上説明したように、第１の発明ではＤＤＡ値保持メモ
リを設けることにより最初の主走査方向または副走査方
向に含まれる画素データに対応する個数のＤＤＡ値を演
算して保持させておき、その後は当該保持メモリに保持
されているＤＤＡ値を読み出すことに使用するようにし
ているため、一般的に長い時間が要求される演算時間を
省略して高速に画像の変換を行うことができることにな
る。

また第２の発明は入力する各画素データに対して、当該
画素データに対するコマンドを各画素データに応じて論
理演算の必要のない処理の簡単化された変換コマンドに
変換するとともに、同一の変換コマンドであって同一の
語長単位に対する画像メモリに対するコマンドの実行を
できるだけ語長単位毎にまとめて行なうようにしている
ため当該画像メモリに対するアクセス回数を減少させ高
速な画像変換を行うことができる。

【図面の簡単な説明】

第１図は第１の発明の原理ブロック図、第２図は第２の
発明の原理ブロック図、第３図は第１の実施例に係るＤ
ＤＡ回路を示す図、第４図は第１の実施例に係るＤＤＡ
値保持メモリ制御回路を示す図、第５図は第１の実施例
または従来例に係るＤＤＡ回路を用いた画像変換装置を
示すブロック図、第６図は第１の実施例または従来例に
係るＤＤＡ回路を示すブロック図、第７図は第２の実施
例に係る全体ブロック図、第８図は第２の実施例に係る
コマンド変換の例を示す図、第９図は第２の実施例に係
るメモリアクセス制御部を示すブロック図、第１０図は
第２の実施例に係る書込みの動作説明図である。 １．１１・・・ＤＤＡ値演算部 ２．１２・・・保持メモリ書込み制御部３．１３・・・
ＤＤＡ値保持メモリ ４．１４・・・ＤＤＡ値保持メモリ書込み制御５．１５
・・・ＤＤＡ値演算済み判断部６．３６・・・入力制御
手段 ７．３７・・・出力制御手段 ２１．１２１・・・コマンド変換部 ２２．１２２・・・データ加工手段 （拡大縮小変換部） ２３１、・・・・・２３ｍ・・・保持部１２３１ａ・・
・アドレスバッファ １２３１ｂ・・・コマンドバッファ １２３１ｃ・・・アドレッサブルラッチ２４．１２４ａ
、ｂ・・・比較部（一致検出部）２５．１２５・・・制
御部 ２６．１２６・・・画像メモリ 特許出願人　　　富士通株式会社 代理人　　弁理士土橋皓ブ、、−：： ・ご　−−１ 、、７１ｑ、ｂ（Ｉｌａ、ｂ） ｒ　−−−−−−’−−−−−−−−−−−−−１□ Ｌ　　　　　　　　−。 冬２の突施例１υ本カを雇７゛０．７７日第　７　図

Claims (1)

1. 【特許請求の範囲】 （１）制御信号に基づいて入力制御手段（６）により原
   画像の画素データを順次走査線の順序でシリアルに入力
   させ、出力制御手段（７）により当該原画像の画素密度
   をＤＤＡ値演算部（１）により求められたＤＤＡ値に基
   づいて順次出力して拡大または縮小された変換画像を得
   る画像変換装置において、 ＤＤＡ値を順次保持するＤＤＡ値保持メモリ（３）と、 前記制御信号に基づいて前記ＤＤＡ値演算部（１）によ
   り出力されたＤＤＡ値を順次主走査方向または副走査方
   向に含まれる画素データの個数分だけＤＤＡ値保持メモ
   リ（３）への書込みを行う保持メモリ書込み制御部（２
   ）と、各画素データの入力の際に当該各画素データに対
   応するＤＤＡ値の演算が終了しているか否かの判断を行
   うＤＤＡ値演算済み判断部（５）と、 ＤＤＡ値演算済み判断部（５）によりまだ演算が終了し
   ていないと判断された場合には演算が終了して前記保持
   メモリ（３）にＤＤＡ値が保持された後に、当該判断部
   （５）により演算が終了したと判断された場合には直ち
   に、前記ＤＤＡ値保持メモリ（３）から該当するＤＤＡ
   値を読み出して前記出力手段（７）に送出する保持メモ
   リ読出し制御部（４）とを有することを特徴とする画像
   変換装置。 （２）原画像の画素データを拡大、縮小または移動等に
   より変換して得た変換画像の画素データを、単なる一定
   語長単位毎の読出し書込みの他に格納されているデータ
   と書き込まれるデータとの論理演算を行って一定語長単
   位毎に演算結果を書き込む機能を有する画像メモリ（２
   ６）へ送出する画像変換装置において、 前記画像メモリ（２６）に対して前記機能に関する指令
   を行うコマンドを順次各画素データに基づいて所定の変
   換コマンドに変換するコマンド変換部（２１）と、 原画像の画素データ、当該画素データのアドレス及び加
   工指令に基づいて拡大、縮小及び移動等の各画素データ
   の加工を行って語長単位毎の加工アドレス及び加工画素
   データを出力するデータ加工部（２２）と、 前記語長単位毎の加工画素データ、対応 する変換コマンド及び語長単位毎の加工アドレスを各々
   保持する一または二以上の保持部（２３１、・・・・・
   ２３ｍ）と、 新たに入力した変換コマンド及び語長単位 毎の加工アドレスを入力毎に順次各保持部 （２３１、・・・・・２３ｍ）に保持されている変換コ
   マンド及び語長単位毎の加工アドレスと比較して一致し
   ているか否かを判断する比較部 （２４）と、 一致していると判断された場合には一致した変換コマン
   ド等が保持されている保持部に新たな加工画素データを
   保持させ、一致してないと判断された場合であって変換
   コマンド等の保持されていない保持部（２３１、・・・
   ・・２３ｍ）が存在する場合には当該保持部の一つに新
   たに入力した変換コマンド、加工アドレス及び加工画素
   データを保持させる一方、変換コマンド等がすべての保
   持部に保持されている場合には当該保持部の一つの保持
   部に保持されている画素データを前記画像メモリ（２６
   ）に送出するとともに当該保持部に保持されている加工
   アドレスについて変換コマンドを実行させた後に当該保
   持部に保持されている内容を消去して新たな変換コマン
   ド、加工アドレス及び加工画素データを当該保持部に保
   持させ、変換コマンドを実行させて前記画像メモリ（２
   ６）に書込みを行うように制御する制御部（２５）とを
   有することを特徴とする画像変換装置。