JP2698606B2 - 圧縮伸長処理装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、２値データの圧縮伸長処理装置に関し、特
に、圧縮伸長処理速度が参照ラインデータを格納する参
照ラインバッファのアクセスタイムによって制限されな
い圧縮伸長処理装置に関する。

（従来の技術） 入力される２値データをパイプライン的に圧縮伸長処
理する従来の圧縮伸長処理装置では、参照ラインバッフ
ァから参照ラインデータを読み出すために１ステップ必
要とし、また、参照ラインバッファに参照ラインデータ
を書込むために１ステップ必要としていた。このため、
２値データの圧縮伸長処理装置の処理速度が参照ライン
バッファのアクセスタイムに依存し、それにより、処理
速度が制限されていた。

（発明が解決しようとする問題点） 本発明は上記事情に鑑みてなされたもので、その目的
は、圧縮伸長処理速度が参照ラインデータを格納する参
照ラインバッファのアクセスタイムによって制限され
ず、ニーズに従ってスタティックRAMあるいはFIFO（デ
ータの先入れ先出し式）メモリを接続することができる
圧縮伸長処理装置を提供することである。

［発明の構成］ （問題を解決するための手段とその作用） 本発明による圧縮伸長処理装置は、クロック発生手段
と、参照ラインバッファ手段と、および圧縮伸長処理手
段とを具備する。前記クロック発生手段は、所定の周波
数を有すクロックを発生する。前記圧縮伸長処理手段
は、所定の周波数の1/2の周波数のクロックを１ステッ
プとして、伸長処理モードでは前記参照ラインバッファ
手段から読み出した参照ラインデータを参照して、入力
されるコードデータを伸長処理し、伸長処理されたイメ
ージデータを参照ラインデータとして前記参照ラインバ
ッファ手段に書込み、圧縮処理モードでは入力されるイ
メージデータを参照ラインデータとして前記参照ライン
バッファ手段に書込み、前記参照ラインバッファ手段か
ら読み出した参照ラインデータを参照して、入力される
イメージデータを圧縮処理する。このとき、前記参照ラ
インバッファ手段に参照ラインデータを書込む処理と前
記参照ラインバッファ手段から参照ラインデータを読み
出す処理とは、前記所定の周波数を有するクロックに従
って、１ステップ内に行われる。

前記参照ラインバッファ手段がスタティックRAMであ
るとき、前記圧縮伸長処理手段は、制御手段と、アドレ
ッシング手段と、および入出力手段とを具備うる。前記
制御手段は、前記書込む処理と前記読み出す処理を実行
するための制御信号を発生し、前記アドレッシング手段
は、前記書込む処理と前記読み出す処理において、前記
参照ラインバッファ手段に対するアドレスを発生する。
また前記入出力手段は、前記書込む処理と前記読み出す
処理において、参照ラインデータを入出力する。

前記参照ラインバッファ手段がFIFOメモリであると
き、前記圧縮伸長処理手段は、制御手段と、入力手段
と、および出力手段とから構成される。前記制御手段
は、前記書込む処理と前記読み出す処理を実行するため
の制御信号を発生し、前記出力手段は、前記書込む処理
において、前記参照ラインバッファ手段に参照ラインデ
ータを出力する。また、前記入力手段は、前記読み出す
処理において、参照ラインデータを入力する。

前記圧縮伸長処理手段にはスタティックRAMあるいはF
IFOメモリが接続可能であり、前記制御手段は接続され
ている前記参照ラインバッファの手段に従って、前記書
込む処理と前記読み出す処理を実行するための制御信号
を発生する。前記データアドレス出力手段は、前記書込
む処理と前記読み出す処理において、前記参照ラインバ
ッファとしてスタティックRAMが接続されているとき、
前記参照ラインバッファ手段に対するアドレスを出力
し、前記参照ラインバッファとしてFIFOメモリが接続さ
れているとき、前記参照ラインバッファ手段に参照ライ
ンデータを出力し、前記データ入出力手段は、前記書込
む処理と前記読み出す処理において、前記参照ラインバ
ッファとしてスタティックRAMが接続されているとき、
参照ラインデータを入出力し、前記参照ラインバッファ
としてFIFOメモリが接続されているとき、参照ラインデ
ータを入力する。

（実施例） 以下に添付図面を参照して、本発明による圧縮伸長処
理装置について詳細に説明する。

最初に、第１図を参照して本発明による圧縮伸長処理
装置の第１の実施例の構成を説明する。

第１の実施例では、圧縮伸長処理装置は、圧縮伸長処
理LSI10と、参照ラインバッファ16Aと、およびクロック
発生器21からなる。圧縮伸長処理LSI10は、制御信号を
発生する制御部20と、入力される２値データを圧縮伸長
処理する解読生成処理部17と、データあるいはアドレス
を出力するデータアドレス出力部19と、およびデータを
入力あるいは出力するデータ入出力部18とから構成され
る。圧縮伸長処理LSI10は、クロック発生器21からクロ
ック2CLKを受信する。圧縮伸長処理LSI10には、それぞ
れ１バイト幅の入力バス11と出力バス12とが接続されて
いる。伸長処理モードではコードデータを入力バス11か
ら受取り、出力バス12に伸長処理されたイメージデータ
を出力する。圧縮処理モードではイメージデータを入力
バス11から受取り、出力バス12に圧縮処理されたコード
データを出力する。

参照ラインバッファ16Aの役割は、参照ラインデータ
を保持することである。すなわち、伸長処理して得られ
た参照ラインデータを次ぎのラインを処理するときまで
保持し、次ぎのラインの処理に同期して参照ラインデー
タを圧縮伸長処理LSI10に送る。

第１の実施例では、参照ラインバッファ16Aとして１
個のスタティックRAM（SRAM）16Aを圧縮伸長処理LSI10
に接続した例である。SRAM16Aとしては、例えば東芝か
ら販売されているTMM2018Dが使用される。

参照ラインバッファ16AとしてSRAMが使用されるとき
は、データアドレス出力部19はアドレッシング部として
働く。第２図に示すように、圧縮浸透処理LSI10のライ
ンメモリアドレス端子RAM9−０と、バッファ領域切換え
用アドレス端子RAHは、SRAM16Aのアドレス入力端子A10
−０に接続されている。ラインメモリアドレスRA10は接
続されていない。LSI10のリードデータ端子RD7−０はSR
AM16Aのデータ入出力端子I/O 1−８に接続されている。
また、LSI10のメモリライト信号端子MWRとメモリリード
端子MRDは、それぞれSRAM16Aのライトイネーブル端子WE
とアウトプットイネーブル端子OEに接続されている。SR
AM16Aのチップセレクト端子CSは接地されている。制御
信号MWRとMRDが第１図の制御部20からの制御信号14Aに
対応する。

次ぎに第３図を参照して参照ラインバッファとして１
個のSRAMを使用したダブルバッファ方式の場合の動作を
説明する。

解読生成処理部17は、マシンサイクルごとに、すなわ
ちステップごとに１バイトの速さでイメージを連続して
伸長するので、それに見合うだけの参照ラインデータの
転送速度を持つためには、マシンサイクルごとに参照ラ
インデータの読み出しと、伸長処理した結果の参照ライ
ンデータの書込みの両方が実行されなければならない。
例えば、200nsのマシンサイクルを100nsずつのハーフサ
イクルに分け、前半のハーフサイクルで伸長処理結果を
書込み、後半のハーフサイクルで参照ラインを読み出し
を行なう。このことが第３図に示されている。

第３図では、クロック2CLKは100nsのクロックであ
る。この２クロックで１マシンサイクルが実現される。
前半のハーフサイクルで、メモリライト信号▲▼
がＬとされ、圧縮伸長処理LSI10は、伸長処理した結果
のイメージデータをデータバス15Aを介してリードデー
タ端子RD7−０からSRMA16Aに書込む。また、後半のハー
フサイクルで、既にSRAM16Aに書込まれていた参照ライ
ンデータを読み出すために、メモリリード信号▲
▼をＬとする。このようにして、１サイクルの中でライ
トとリードの２回の動作を交互に実行する。第１図のSR
AM16Aはライン単位のダブルバッファ方式で使用されて
おり、ラインごとに領域（RAMのアドレス空間の上半分
と下半分）が切換えられて、使われている。従って、参
照ラインデータの読み出しと伸長処理結果の書込みとは
必ず別の領域を対象にすることになる。バッファ領域切
換え用信号RAHがサイクルの前半と後半で反転されてい
るのはこのためである。ラインが変わればＨとＬが逆転
する。

次ぎに参照ラインバッファとしてFIFO（先入れ先出
し）メモリ16Bを使用する圧縮伸長処理装置の第２の実
施例の構成を第４図を参照して説明する。ここで参照ラ
インバッファに記憶される内容は、本質的には実施例１
と同じであるので説明を省略し、実施例２が実施例１と
異なる点を中心にして以下説明する。FIFOメモリとして
は例えばNEC製のμPD41101Cが使用される。この例で
は、クロック発生器21からのクロックはFIFOメモリ16B
にも供給されている。また、データアドレス出力部19は
データ出力部として働く。また、データ入出力部18はデ
ータ入力部として働く。従って、データアドレス出力部
19のアドレス発生部（図示せず）は不要となる。参照ラ
インデータは、制御部20からの制御ライン14B上の制御
信号に従って、データバス13Bを介してFIFOメモリ16Bに
書込まれ、データバス15Bを介してFIFOメモリ16Bから読
み出される。

第４図において、圧縮伸長処理LSI10は、FIFOメモリ1
6Bに対し、データバス（書込み専用）13Bを介してデー
タを出力し、データバス（読み出し専用）15Bを介して
データを読み出す。このとき複数のコントロールライン
14Bを介してリード／ライトまたはイネーブルなどを指
示する。第４図に示すFIFOメモリ16Bの接続例はシング
ルバッファ方式を示す。

第５図に圧縮伸長処理LSI10とFIFOメモリ16Bの接続状
態の詳細を示す。圧縮伸長処理LSI10のライトデータ端
子WD7−０はFIFOメモリ16Bのデータイン端子DIN7−０に
接続されている。ライトデータ端子WD7−０は、SRAMを
使用するときのRA7−０と同じである。リードデータ端
子RD7−０はFIFOメモリ16のデータアウト端子DOUT7−０
に接続されている。圧縮伸長処理LSI10のメモリライト
端子MWRと、メモリリード端子MRDは、それぞれFIFOメモ
リ16Bのライトイネーブル端子WEとリードイネーブル端
子REに接続されている。また、圧縮伸長処理LSI10のメ
モリリセット端子MRSTは、FIFOメモリ16Bのリセットラ
イト端子RSTWとリセットリード端子RSTRに接続されてい
る。このメモリリセット端子MRSTは、新しいラインに切
換る際に書込み用のアドレスと読出し用のアドレスを初
期化し、それらをラインの先頭イメージのアドレスに設
定する。クロックは、圧縮伸長処理LSI10のクロック端
子2CLKと、FIFOメモリ16Bのクロック端子WCLKとRCLKに
供給されている。制御信号MWRとMRDとMRSTが第４図の制
御信号14Bに対応する。

第２の実施例の動作を、第５図を参照して説明する。
信号MWRが出力されることにより、参照ラインデータは
データバス13Bを介してFIFOメモリ16Bに書込まれ、信号
MRDが出力されることにより、参照ラインデータはデー
タバス15Bを介してFIFOメモリ16Bから読み出される。こ
のように、伸長処理時に、伸長処理した結果の参照ライ
ンデータをFIFOメモリ16Bに書込むことと、既にFIFOメ
モリ16Bに書込まれていた参照ラインデータを読み出す
こととが制御信号14Bによって１サイクルの中でほとん
ど同時に行われることが第６図に示されている。第６図
では、クロック2CLKは100nsのクロックである。この２
クロックで１マシンサイクル（200ns）が実現される。
前半のハーフサイクルで、メモリライト信号MWRとメモ
リリード信号MRDがＬとされ、圧縮伸長処理LSI10は、伸
長処理した結果をデータバス13Bを介してライトデータ
端子WD7−０からFIFOメモリ16Bに書込む。また、後半の
ハーフサイクルで、既にFIFOメモリ16Bに書込まれてい
た参照ラインデータをデータバス15Bを介してリードデ
ータ端子RD7−０より読み出す。このようにして、１サ
イクルの中でライトとリードの２回の動作をほとんど同
時に行う。MRSTは新しいラインに移る際に、書込み用の
アドレスと読み出し用のアドレスを初期化し、それらを
ラインの先頭イメージのアドレスに設定する。

次に、圧縮伸長処理装置の参照ラインバッファとして
FIFO（データの先入れ先立し）メモリ16C1と16C2をダブ
ルバッファ方式で使用する第３の実施例の構成を第７図
を参照して説明する。FIFOメモリとしては、例えばNEC
製のμPD41101Cが２個使用される。この例では、クロッ
ク発生器21からのクロックはFIFOメモリ16C1と16C2とも
供給されている。また、データアドレス出力部19はデー
タ出力部として働く。また、データ入出力部18は、デー
タ入力部として働く。従って、この場合も第２の実施例
と同様にデータアドレス出力部19のアドレス発生部（図
示せず）は不要となる。参照ラインデータは、制御部20
からの制御ライン14Cの信号に従って、データバス13Cを
介してFIFOメモリ16C1に書込まれ、既に書込まれている
参照ラインデータがデータバス15Cを介してFIFOメモリ1
6C2から読み出される。このように、伸長処理時に伸長
処理した結果の参照ラインデータをFIFOメモリ16C1に書
込むことと、既にFIFOメモリ16C2に書込まれている参照
ラインデータを読み出すこととが制御信号14Cによって
１サイクルの中でほとんど同時に行われる。またFIFOメ
モリをダブルバッファ方式で用いることによって、２ラ
イン分のイメージデータが保持出来る。すなわち、FIFO
メモリ16Cに参照ラインデータを格納し、FIFOメモリ16C
2に伸長処理されたイメージデータを、参照ラインデー
タとして格納する。そのため、エラーが起きたラインを
１ライン前のイメージデータと置き換える処理が可能と
なる。また、１ラインの画素数が２倍になったときで
も、FIFOメモリ16C1と16C2とに１ライン分の参照ライン
データを格納することができる。

第８図に圧縮伸長LSI10とFIFOメモリ16C1と16C2の接
続状態の詳細を示す。圧縮伸長LSI10のライトデータ端
子WD7−０はFIFOメモリ16C1と16C2のデータイン端子DIN
7−０に接続されている。ライトデータ端子WD7−０はSR
AM使用時のRA7−０と同じである。リードデータ端子RD7
−０はFIFOメモリ16C1と16C2のデータアウト端子DOUT7
−０に接続されている。圧縮伸長LSI10のメモリライト
端子MWRとバッファ領域切換用端子RAHとの論理和が参照
ラインバッファ16C2のライトイネーブル端子WEに接続さ
れている。メモリライト端子MWRとバッファ領域切換用
端子RAHを論理反転させた信号の論理和が参照ラインバ
ッファ16C1のライトイネーブル端子WEに接続されてる。
メモリリード端子MRDとバッファ領域切換用端子RAHの論
理反転させた信号との論理和が参照ラインバッファ16C2
のリードイネーブル端子REに接続されている。メモリリ
ード信号MRDとバッファ領域切換用端子RAHの論理和が参
照ラインバッファ16C1のリードイネーブル端子REに接続
されている。また、圧縮伸長LSI10のメモリリセット端
子MRSTは、FIFOメモリ16C1と16C2のリセットライト端子
RSTWとリセットリード端子RSTRに接続されている。クロ
ックは圧縮伸長LSI10のクロック端子2CLKと、FIFOメモ
リ16C1と16C2のクロック端子WCLKとRCLKに供給されてい
る。制御信号MWRとMRD,MRSTそれに論理ゲートが第７図
の制御信号14Cに対応する。

第３の実施例の動作を第８図を参照して説明する。メ
モリリセット信号MRSTが出力されているとき、メモリラ
イト信号MWRが出力されることにより、参照ラインデー
タはデータバス13Cを介してFIFOメモリ16C1に書込ま
れ、メモリリセット信号MRSTが出力されている時、信号
MRDが出力されることにより、参照ラインデータはデー
タバス15Cを介してFIFOメモリ16C2から読み出される。
このように、伸長処理時に、伸長処理した結果の参照ラ
インデータをFIFOメモリ16C1に書込むことと、既にFIFO
メモリ16C2に書込まれている参照ラインデータを読み出
すこととが制御信号14Cによって１サイクルの中でほと
んど同時に行われる。また、１ラインの処理が終わると
今まで書込を行っていたFIFOメモリは読み出しを、読み
出しを行っていたFIFOメモリは、書込みを行う。このこ
とを第６図を用いて説明する。第６図では、クロック2C
LKは100nsのクロックである。この２クロックで１マシ
ンサイクルが実現される。前半のハーフサイクルで、メ
モリライト信号▲▼と、メモリリード信号▲
▼と、さらにバッファ領域切換用信号RAHが同時にＬ
とされると、圧縮伸長LSI10は、伸長処理した結果をデ
ータバス15Cを介してライトデータ端子WD7−０からFIFO
メモリ16C1に書込む。また、後半のハーフサイクルで既
にFIFOメモリ16C2に書込まれていた参照ラインデータを
読み出す。このようにして、１サイクルの中でライトと
リードの２回の動作を交互に実行する。FIFOメモリの16
C1と16C2の切換はバッファ領域切換信号RAHによって行
われる。バッファ領域切換信号RAHを含めその他の制御
信号が複数の論理ゲートによって組み合わされているの
はそのためである。従って、参照ラインデータの読み出
しと伸長処理結果の書込みとは必ず別のFIFOメモリを対
象にすることになる。

次に、圧縮伸長処理装置の参照ラインバッファとして
SRAM（スタティックRAM）をダブルバッファ方式で２個
使用した第４の実施例の構成を第11図を参照して説明す
る。SRAMとしては例えば東芝製のTMM2018Dが使用され
る。

参照ラインバファ16D1と16D2としてSRAMが使用される
ときは、データアドレス出力部19はアドレッシング部と
して働く。第12図に示すように圧縮伸長LSI10のライン
メモリアドレス端子RA10−０はSRAM16D1,16D2のアドレ
ス端子A10−０に接続されている。バッファ領域切換用
アドレス端子RAHは、SRAM16D1のチップセレクト端子CS
に論理反転して接続され、SRAM16D2のチップセレクト端
子CSには直接接続されている。LSI10のリードデータ端
子RD7−０はSRAM16D1,16D2のデータ入出力端子I/O 1−
８に接続されている。LIS10のメモリライト信号端子MWR
とメモリリード端子MRDは、それぞれSRM16D1,16D2のラ
イトイネーブル端子WEとアウトプットイネーブル端子OE
に接続されている。制御信号MWRとMRDとバッファ領域切
換信号RAHが第11図の制御部20からの制御信号14Dに対応
する。

第４の実施例の動作を第３図と第12図を参照して説明
する。

第４の実施例の場合は２個のSRAMを第12図のように接
続することで、ラインごとにSRAMを切換える。この場
合、第１の実施例のように１個のSRAMをラインごとに領
域を切換えて用いる場合に較べ、２倍の長さのラインの
処理が可能となる。第３図では、クロック2CLKは100ns
のクロックである。この２クロックで１マシンサイクル
が実現される。前半のハーフサイクルでメモリライト信
号▲▼がＬとされると、圧縮伸長処理LSI10は、
伸長処理した結果のイメージデータをデータバス15Dを
介してリードデータ端子RD7−０からSRAM16D2に書込
む。また、後半のハーフサイクルで既にSRAM6D1に書込
まれていた参照ラインデータを読み出すために、メモリ
リード信号▲▼をＬとする。このように１サイク
ルの中でライトとリードの２回の動作を交互に実行す
る。第11図のSRAM16D1と16D2はライン単位のダブルバッ
ファ方式で使用されており、ラインごとにSRAMが切換え
られて使われている。従って、参照ラインデータの読み
出しと伸長処理結果の書込みとは必ず別のSRAMを対象と
することになる。バッファ領域切換信号RAHがSRAM16D1
と16D2のそれぞれのチップセレクト端子CSに片方は論理
反転させて接続されているのはそのためである。ライン
が変わればＨとＬが逆転する。

第１図，第４図，第７図，第12図，第13図を参照して
圧縮伸長LSI10のデータアドレス出力部19とデータ入出
力部18の動作を説明する。100は参照ラインバッファと
してSRAMをダブルバッファ方式で使用する場合、１サイ
クル（200ns）を前半（100ns）と後半（100ns）に別け
る信号FRSTHFであり、制御部20から出力される。101は
イメージの１ラインごとにバッファの切換を行うための
信号FBUFAであり、制御部20から出力される。22は信号F
RSTHF100と信号FBUFA101との排他的論理和をとり、バッ
ファ領域切換信号をつくるイクスクルーシブオアゲート
回路である。回路22からの出力がSRAMのバッファ領域切
換信号として用いられる。23はSRAMのバッファ領域切換
信号102をラッチするためのレジスタRADRHである。103
はレジスタRADRH23によってラッチされたバッファ領域
切換信号RADRHである。24は制御部20からの信号により
バッファ領域切換信号を選択するセレクタである。104
はセレクタ24によって選択されるバッファ領域切換信号
RAHである。参照ラインバッファとしてFIFOメモリをダ
ブルバッファ方式で使用する場合には、信号FBUFA101が
選択出力される。SRAMが使用される場合は、RADRH103が
選択出力される。105はデータアドレス出力部19のアド
レス発生部（図示せず）から送られてくるアドレス情報
である。参照ラインバッファとしてSRAMを使用した場合
のアドレス情報である。25はデータアドレス出力部19の
アドレス発生部（図示せず）から送られてくるSRAMのア
ドレス情報105をラッチするためのレジスタRADRであ
る。106はレジスタRADRにラッチされたSRAMのアドレス
情報RADRである。111はデータ入出力部18からのFIFOメ
モリ書込みデータ。107は制御部20からのFIFOメモリリ
セット信号DMRSTである。セレクタ26は、制御部20から
の制御信号によりデータ入出力部18からデータ111及び
制御部20からのメモリリセット信号DMRST107とSRAMのア
ドレス情報RADR106とから出力データを選択し、参照ラ
インバッファに出力する。セレクタ26は、参照ラインバ
ッファとしてSRAMを使用している時は、SRAMアドレスRA
DR106を選択し出力する。FIFOメモリを使用している時
は、FIFOメモリ書込みデータXLRD111と、CDMRST107を選
択し出力する。108はセレクタ26によって選択出力され
たSRAMアドレス情報または、FIFOメモリの書込みデータ
である。参照ラインバッファとしてSRAMを使用する時に
は、セレクタ26の出力108とセレクタ24の出力104とがSR
AMに出力される。また、FIFOメモリが使用される時に
は、それらがFIFOメモリに出力される。

ただし、FIFOメモリをシングルバッファで使用する場
合は、バッファ切換信号RAH104は不要である。109は解
読生成処理部17でコードを解読し生成されるイメージデ
ータRODTである。110は解読生成処理部17でコード化の
ために入力バス11を介して得られるイメージデータと同
じイメージデータRDTIである。27は制御部20からの制御
信号によりイメージデータ109とイメージデータ110とか
ら出力データを選択し出力する。セレクタ27は圧縮時
は、RDTI110を選択し、伸長時はRODT109を選択する。11
1は、セレクタ27によって選択出力されたイメージデー
タである。その出力イメージデータはXLRDとしてデータ
アドレス出力部19とデータバス15A,15B,15C,15Dとのイ
ンタフェーストランシーバXCVR28に出力される。ただ
し、データアドレス出力部19への出力は参照ラインバッ
ファとしてFIFOメモリ使用時にのみ意味をもつ。参照ラ
インバッファとしてSRAMを使用する場合は、イメージデ
ータを入出力する。参照ラインバッファとしてFIFOを使
用する場入はイメージデータを読み込む。112はデータ
バスとのインタフェースをとるトランシーバXCVR28を介
して参照ラインバッファから読み出されたイメージデー
タである。このイメージデータは、解読生成処理部17へ
送られ、２次元符号化時の参照ラインイメージとして、
または、誤り処理時の直前ラインとの置換に使用され
る。113は参照ラインバッファから読み出されたイメー
ジデータ、またはLSI10から出力されたイメージデータ
である。トランシーバXCVR28の制御は、制御部20からの
信号によって行われる。

［発明の効果］ 本発明の圧縮伸長処理装置によれば、参照ラインデー
タを格納する参照ラインバッファのアクセスタイムによ
って圧縮伸長処理速度が制限されず、ニーズに従ってス
タティックRAM（SRAM）あるいはFIFO（データの先入れ
先出し式）メモリを接続することができる。

また、FIFOメモリを１個使用するときは、シングルバ
ッファモードでしか使用することができないが、２個使
用し、ラインごとに使用されるFIFOメモリを切換えれ
ば、誤り処理時の直前ラインとの置換が可能となる。こ
の場合でも、本発明によれば、処理速度が制限されな
い。

また、複数のメモリを参照ラインメモリとして使用す
ることにより、１ラインのイメージデータのサイズによ
る制限から解放されることができる。

【図面の簡単な説明】

第１図は、参照ラインバッファとしてSRAM1個を使用す
るときの構成を示すブロックダイアグラムである。第２
図は、第１図に示される構成の接続の詳細を示す図であ
る。第３図は、第１図、第12図に示される構成の動作を
示すタイミングチャートである。第４図は、参照ライン
バッファとしてFIFOメモリを使用するときの構成を示す
ブロックダイアグラムである。第５図は、第４図に示さ
れる構成の接続の詳細を示す図である。第６図は、第４
図、第７図に示される構成の動作を示すタイミングチャ
ートである。第７図は、FIFOメモリをダブルバッファ方
式で使用する時の構成を示すブロックダイアグラムであ
る。第８図は、第７図に示される構成の接続の詳細を示
す図である。第９図は、第３図に示す参照ラインバッフ
ァとしてSRAM使用時のタイミングチャート上のそれぞれ
の記号の目安となる値である。第10図は、第６図に示す
参照ラインバッファとしてFIFOメモリ使用時のタイミン
グチャート上のそれぞれの記号の目安となる値である。
第11図は参照ラインバッファとしてSRAMを２個使用する
時の構成を示すブロックダイアグラムである。第12図
は、第11図に示される構成の接続の詳細を示す図であ
る。第13図は第１図または第４図、第７図に示される圧
縮伸長LSI10のデータ入出力部18とデータアドレス出力
部19の１部を詳細に示す図である。 10……圧縮伸長LSI、16A,16B,16C1,16C2,16D1,16D2……
参照ラインバッファ、21……クロック発生器。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】所定の周波数を有するクロックを発生する
   ためのクロック発生手段と、 ２ライン分の参照ラインデータを格納するための参照ラ
   インバッファ手段と、 所定の周波数の1/2の周波数のクロックを１ステップと
   して、伸長処理モードでは前記参照ラインバッファ手段
   から読み出した参照ラインデータを参照して、入力され
   るコードデータを伸長処理し、伸長処理されたイメージ
   データを参照ラインデータとして前記参照ラインバッフ
   ァ手段に書込み、圧縮処理モードでは入力されるイメー
   ジデータを参照ラインデータとして前記参照ラインバッ
   ファ手段に書込み、前記参照ラインバッファ手段から読
   み出した参照ラインデータを参照して、入力されるイメ
   ージデータを圧縮処理するための圧縮伸長処理手段とを
   具備し、ここで、前記参照ラインバッファ手段に参照ラ
   インデータを書込む処理と前記参照ラインバッファ手段
   から参照ラインデータを読み出す処理とは、前記所定の
   周波数を有するクロックに従って、１ステップ内に行わ
   れることを特徴とする圧縮伸長処理装置。
2. 【請求項２】前記参照ラインバッファ手段はスタティッ
   クRAMであり、そのメモリエリアはラインに対応して２
   つに分割され、 前記圧縮伸長処理手段は、 前記メモリエリアの一方への参照ラインデータの前記書
   込む処理と他方からの参照ラインデータの前記読み出す
   処理を実行するための制御信号を発生するための制御手
   段と、前記制御信号はラインごとに切換えられ、 前記書込む処理と前記読み出す処理において、前記スタ
   ティックRAMに対するアドレスを発生するためのアドレ
   ッシング手段と、および、 前記書込む処理と前記読み出す処理において、参照ライ
   ンデータを入出力するための入出力手段と を具備することを特徴とする請求項１に記載の圧縮伸長
   処理装置。
3. 【請求項３】前記参照ラインバッファ手段はFIFOメモリ
   であり、 前記圧縮伸長処理手段は、 前記書込む処理と前記読み出す処理を実行するための制
   御信号を発生するための制御手段と、 前記書込む処理において、前記FIFOメモリに参照ライン
   データを出力するための出力手段と、および、 前記読み出す処理において、参照ラインデータを入力す
   るための入力手段と を具備することを特徴とする請求項１に記載の圧縮伸長
   処理装置。
4. 【請求項４】前記圧縮伸長処理手段は、 接続されている前記参照ラインバッファに従って、 前記書込む処理と前記読み出す処理を実行するための制
   御信号を発生するための制御手段と、前記書込む処理と
   前記読み出す処理において、前記参照ラインバッファと
   してスタティックRAMが接続されているとき、前記参照
   ラインバッファ手段に対するアドレスを出力し、前記参
   照ラインバッファとしてFIFOメモリが接続されていると
   き、前記参照ラインバッファ手段に参照ラインデータを
   出力するためのデータアドレス出力手段と、および、 前記書込む処理と前記読み出す処理において、前記参照
   ラインバッファとしてスタティックRAMが接続されてい
   るとき、参照ラインデータを入出力し、前記参照ライン
   バッファとしてFIFOメモリが接続されているとき、参照
   ラインデータを入力するためのデータ入出力手段と を具備することを特徴とする請求項１に記載の圧縮伸長
   処理装置。
5. 【請求項５】前記参照ラインバッファ手段は２つのメモ
   リ手段からなり、 前記圧縮伸長処理手段は、 前記メモリ手段の一方への参照ラインデータの前記書込
   む処理と前記メモリ手段の他方からの参照ラインデータ
   の前記読み出す処理を実行するための制御信号を発生す
   るための制御手段と、前記書込む処理されるメモリ手段
   はラインごとに切換えられ、 前記書込む処理と前記読み出す処理において、前記参照
   ラインバッファ手段に対するアドレスを発生するための
   アドレッシング手段と、および、 前記書込む処理と前記読み出す処理において、参照ライ
   ンデータを入出力するための入出力手段と を具備することを特徴とする請求項１に記載の圧縮伸長
   処理装置。