JP3557895B2 - メモリクリア装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ処理器がワークメモリを使用するごとにワークメモリをクリアする必要がある場合に有効なメモリクリア装置に関する。
【０００２】
【従来の技術】
データ処理器が外部から入力されたデータに対して処理を行ってワークメモリに格納し、次にデータ読み出し器がワークメモリに格納されたデータを順次読み出すシステムを考える。第ｎ番目の処理でデータ処理器がワークメモリ内の一部のみにデータを書き込む場合、データ読み出し器によるワークメモリからのデータ読み出しが終了し、第ｎ＋１番目の処理で新たにデータ処理器がワークメモリにデータを書き込むときに、ワークメモリ内の一部のみにデータが上書きされるので、第ｎ番目の処理結果がワークメモリに残留した状態でデータ読み出し器による読み出しが行われる。そこで、第ｎ番目のデータ読み出し処理が終了した時点でワークメモリ内を全てクリアする。
【０００３】
【発明が解決しようとする課題】
上記従来のメモリ構成によれば、ワークメモリを全てクリアする必要があり、かつクリアが完了するまで次のデータをワークメモリに書き込めず、処理に時間がかかる。
【０００４】
本発明は、データ処理装置がワークメモリを使用する効率を向上させることが可能なメモリクリア装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明ではワークメモリ装置を工夫した。
【０００６】
具体的には、請求項１に係る本発明のメモリクリア装置は、第１及び第２データ入出力ポートとを有するワークメモリと、処理結果を第１のデータとして前記第１のデータ入出力ポートを介して前記ワークメモリに出力するデータ処理器と、前記第１のデータ入出力ポートを介して前記ワークメモリから前記第１のデータを読み出すデータ読み出し器と、前記データ処理器及び前記データ読み出し器のアクセスする前記ワークメモリのアドレスを生成するアドレス生成器と、前記アドレス生成器の出力するアドレスを一時保持して所定サイクル後に出力する遅延器と、前記第２のデータ入出力ポートにクリアデータを出力して前記遅延器によって遅延されたアドレスのデータをクリアする消去器とを具備する。
【０００７】
この構成によって、データ読み出し器は第１のデータ入出力ポートを介してワークメモリから第１のデータを読み出す。また消去器は第２のデータ入出力ポートにクリアデータを出力して遅延器によって遅延されたアドレスのデータをクリアするので、データ処理器が出力したデータをワークメモリに格納した後、データ読み出し器がワークメモリ内の第ｋ番地のデータを読み出すと同時に、例えば第ｋ−１番地のデータをクリアすることができ、データ処理装置によるワークメモリ内のデータの読み出しとクリアが同時に行える。
【０００８】
また、請求項２に係る本発明のメモリクリア装置は、データ入出力ポートを有するワークメモリと、処理結果を第１のデータとして前記データ入出力ポートを介して前記ワークメモリに出力するデータ処理器と、前記データ入出力ポートを介して前記ワークメモリから前記第１のデータを読み出すデータ読み出し器と、前記データ処理器及び前記データ読み出し器のアクセスする前記ワークメモリのアドレスを生成するアドレス生成器とを具備し、前記ワークメモリは、前記アドレス生成器が生成したアドレスと、書き込みまたは読み出し動作を示す制御信号とに基づいて、読み出しが完了したデータをクリアする制御手段を有する。
【０００９】
この構成によって、ワークメモリはアドレス生成器が生成したアドレスと、書き込みまたは読み出し動作を示す制御信号とに基づいて、読み出しが完了したデータをクリアする制御手段を有する機能メモリとしたので、データ読み出し時にすでに読み出しが完了したデータをクリアすることが可能となる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図６を用いて説明する。
【００１１】
（実施の形態１）
図１は、本発明の第１の実施の形態に係るメモリクリア装置を含むシステムの構成図である。
【００１２】
図１において、１は各種制御信号を出力する制御器、２はデータ処理器３及びデータ読み出し器４のアクセスするワークメモリ８のアドレスを生成し、第１のアドレスポート１６および遅延器７に出力するアドレス生成器と、３は外部からデータを入力し、処理結果を第１のデータとして第１のデータ入出力ポート１８及び第１アドレスポート１６を介してワークメモリ８に出力するデータ処理器、４は第１のデータ入出力ポート１８及び第１ドレスポート１６を介してワークメモリ８から第１のデータを入力し、外部に出力するデータ読み出し器、５は第２のデータ入出力ポート１９にクリアデータを出力して遅延器７によって遅延されたアドレスのデータをクリアする消去器、７はアドレス生成器の出力するアドレスを一時保持して所定サイクル（本実施の形態では１サイクル）後に出力する遅延器と、８は第１及び第２データ入出力ポート１８、１９とこれに対応して第１及び第２アドレスポート１６、１７とを有するデュアルポート構成のワークメモリ、１０はデータ入力線、１１はデータバス、１２はアドレス線、１３は遅延アドレス線、１４はデータ入出力線、１５はクリアデータ線である。
【００１３】
データ入力線１０を通して第ｎのデータを入力し、まず制御器１の第１の同期信号によりデータ処理器３が第ｎのデータに対して処理を行い、処理結果をワークメモリ８のデータバス１１および第１データ入出力ポート１８を介して格納する。第ｎのデータに対する処理を終了すると、次に制御器１がデータ読み出し器４に第２の同期信号を出力し、データ読み出し器４がワークメモリ８の第１データ入出力ポート１８およびデータバス１１を介して第ｎの処理後のデータを読み出し、処理を行って出力する。
【００１４】
同時に、ワークメモリから読み出した際に使用したアドレスを遅延器７に保持しておく。この時に使用したアドレスをｋとする。データ読み出し器４は次のサイクルでアドレスｋ＋１のデータを第１データ入出力ポート１８およびデータバス１１を介して読み出すが、同時に、遅延器７に記憶しておいたアドレス値ｋをワークメモリ８の第２アドレスポート１９に入力し、更に消去器５がワークメモリ８の第２データ入出力ポート１９にクリアデータを出力して、アドレスｋのデータをクリアする。
【００１５】
図２に同システムのリード動作とクリア動作の関係を示す。ここではリード動作の１サイクル後にクリアを実行する場合を示す。第ｋ−１アドレスをリードする際に遅延器７でこのアドレスを記憶し、次の第ｋアドレスをリードするのと同時に第ｋ−１アドレスのデータをクリアする。
【００１６】
なお、遅延器７の遅延時間を１サイクルに設定したが、その設定を変更すれば２サイクル以上の任意の所定サイクル後にクリア動作を行うことも可能である。
【００１７】
図３に本発明の構成を用いた場合の効果を示す。従来の例では図３（ａ）に示すように第ｎのデータを処理する際に、データ処理器３の処理結果をワークメモリ８に書き込み、次にデータ読み出し器がワークメモリ８からデータを読み出す処理をすべて終了してからワークメモリ８のクリア動作を行なっていたが、本発明の方法によれば、図３（ｂ）に示すように第ｎのデータのリード動作とクリア動作を同時に実行できるため、メモリ使用効率を大幅に改善することができる。
【００１８】
一例として、本発明の構成をポリゴン生成装置に用いることができる。ポリゴンのエッジ生成をデータ処理器３、塗り潰し演算をデータ読み出し器４で行うことにすると、エッジ生成の結果データはワークメモリ８内に不連続に存在し、従来では第ｎポリゴンデータのエッジ生成、及び塗り潰し演算を行った後、第ｎ＋１ポリゴンのエッジデータをワークメモリに上書きしても、第ｎポリゴンのエッジデータが全て上書きされず、部分的に残ってしまうため、第ｎ＋１ポリゴンのエッジ計算の前に、ワークメモリを全てクリアする必要があった。しかし本発明の構成によれば、このクリア動作をポリゴン塗り潰し演算と同時に行うこととしたのでポリゴン描画速度を大幅に改善することができる。
【００１９】
（実施の形態２）
図４は本発明の第２の実施の形態に係るメモリクリア装置を含むシステムの構成図である。
【００２０】
図４において、１は各種制御信号を出力する制御器、２はデータ処理器３及びデータ読み出し器４のアクセスするワークメモリ２１のアドレスを生成し、アドレスポート２５に出力するアドレス生成器、３は外部からデータを入力し、処理結果を第１のデータとしてデータ入出力ポート２６及びアドレスポート２５を介してワークメモリ２１に出力するデータ処理器、４はデータ入出力ポート２６及びアドレスポート２５を介してワークメモリ２１から第１のデータを入力し、外部に出力するデータ読み出し器、１０はデータ入力線、１１はデータバス、１２はアドレス線、１４はデータ入出力線、２０は書き込みまたは読み出し動作を示す制御信号を伝える状態信号線である。
【００２１】
２１はデータ入出力ポート２６とアドレスポート２５とを有したワークメモリであり、その内部にはアドレスデコーダ２２とアドレス制御部２３およびメモリアレイ２４を備えている。ワークメモリ２１は、アドレス生成器２が生成したアドレスと、前記した書き込みまたは読み出し動作を示す制御信号とに基づいて、読み出しが完了したデータをクリアする制御手段（アドレスデコーダ２２、アドレス制御部２３、およびメモリアレイ２４）を有する機能メモリである。
【００２２】
データ入力線１０を通してデータを入力し、まず制御器１の第１の同期信号信号によりデータ処理器３が入力データを処理し、処理結果をデータバス１１及びデータ入出力ポート２６を介して格納する。次に制御器１がデータ読み出し器４に第２の同期信号を出力しデータ読み出し器４がデータ入出力ポート２６及びデータバス１１を介して結果データを読み出し、処理を行って出力する。
【００２３】
この時にアクセスしたアドレスをｋとすると、データ読み出し器４は次のサイクルでアドレスｋ＋１のデータをデータ入出力ポート２６及びデータバス１１を介して読み出す（つまりアドレス生成器２は読み出しアドレスを１インクリメントさせる）が、同時にアドレス制御部２３が前サイクルでアクセスしたアドレス値ｋを生成し、かつこのアドレスｋのデータをクリアする。
【００２４】
図５にワークメモリ２１の内部構成を示す。本ワークメモリは、データ幅が２ビットでワード数が２ｍのメモリアレイ構成をとり、データ読み出し器４がワークメモリ２１から１ワードのデータを読み出した次のサイクルで、その読み出したデータをクリアする。
【００２５】
状態信号線２０は書き込み状態時には０、読み出し状態時には１の値をとる。５１はデータバッファであり、データ入出力線１４を介してデータ処理器３及びデータ読み出し器４とデータの受渡しを行う。２２はアドレスデコーダであり、アドレスポート２５を及びアドレス線１２を介してアドレス生成器２からｍビット幅で送られてきたアドレスデータをデコードする。５３は遅延器であり、アドレス出力線６１の出力を入力し、１サイクル後にその値を出力する。
【００２６】
アドレス制御部２３は複数のアドレス制御器５２から構成される。アドレス制御器５２は状態信号線２０、２本のアドレス出力線６１（ｐ）、６１（ｐ＋１）を入力信号線として接続し、切替器制御信号線６２及びアドレスワード線６３を出力信号線として接続する。アドレス出力線６１にはアドレス線１２をデコードした値が出力される。また切替器制御信号線６２はメモリセル５５にクリアデータを書き込む時には０、メモリセル５５と入出力データビット線６４とを接続する時には１の値をとる。アドレスワード線６３は書き込み禁止の時には０、書き込み許可を与える時には１の値をとる。５４は切替器であり、切替器制御信号線６２が０の値をとる時にはセル・ビット線６５を介してメモリセル５５にクリアデータを出力し、１の値をとる時には入出力データビット線６４とセル・ビット線６５とを接続する。
【００２７】
この構成による動作を、（表１）を用いてさらに詳しく説明する。（表１）は図５に示すアドレス制御器５２の入出力関係を示す真理値表である。
【００２８】
【表１】
【００２９】
まず、状態信号線２０の値が０（書き込みの状態）であるときについて述べる。ワークメモリ２１は通常の書き込み動作を行う。
【００３０】
第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ０、０の時には切替制御信号は任意で、第ｐアドレスワード線には０を出力して書き込みを行わない。第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ０、１の時にも同様である。次に第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ１、０のときにはデータバッファに収められているデータを第ｐワードに書き込むために、第ｐアドレスワード線を１にして書き込み許可の状態にし、かつ切替制御信号線に１を出力し、切替器５４によってメモリセルとセル・ビット線６５とを接続する。第ｐアドレス出力線と第ｐ＋１アドレス出力線が１、１という状態は起こり得ないので禁止入力とする。
【００３１】
次に状態信号線２０の値が１（読み出しの状態）であるときについて述べる。第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ０、０の時には第ｐアドレスワード線を０にして読み出しを行わない。
【００３２】
第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ０、１の時には切替器信号線に０を出力してメモリセル５５にクリアデータを入力させ、さらに第ｐアドレスワード線を１にして書き込み許可を与える。この動作により、第ｐ＋１ワードを読み出す際に第ｐワードの各ビットにクリアデータを書き込む動作を実現する。
【００３３】
第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ１、０の時には、切替器信号線に１を出力してメモリセル５５と入出力データビット線６４とを接続し、第ｐワードのデータをデータバッファ５１に送る。第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ１、１をとる状態は存在しないので禁止入力とする。
【００３４】
また、この構成では、アドレス２ｍの内容がクリアされないので、遅延器５３を設け、アドレス２ｍの内容を読み出した次のサイクルでアドレス２ｍの内容をクリアする動作を実現する。
【００３５】
なお、本実施の形態では、アドレス生成器２は読み出しのアドレスを１インクリメントを前提とした上で各制御器５２にアドレスデコーダ２２の隣り合う２つの出力信号を入力させたが、これに限定されるものではなく、制御器５２に入力するアドレス線の選び方により、読み出しの際同時にクリアするアドレスを設定することができる。例えば各制御器５２にアドレスデコーダ２２の２つ飛びの２つの出力信号を入力させても良い。
【００３６】
【発明の効果】
本発明によれば、メモリの全クリア動作をデータ読み出しと同時に実行できるため、メモリ使用効率を大幅に改善することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るメモリクリア装置を含むシステムの構成図
【図２】同システムのリード動作とクリア動作の関係を示すタイミングチャート
【図３】同実施の形態に係るメモリクリア装置の効果を示す図
【図４】本発明の第２の実施の形態に係るメモリクリア装置を含むシステムの構成図
【図５】ワークメモリ２１の実施例を示す図
【符号の説明】
１ 制御器
２ アドレス生成器
３ データ処理器
４ データ読み出し器
５ 消去器
７ 遅延器
８ ワークメモリ
１０ データ入力線
１１ データバス
１２ アドレス線
１３ 遅延アドレス線
１４ データ入出力線
１５ クリアデータ線
１６ 第１アドレスポート
１７ 第２アドレスポート
１８ 第１データ入出力ポート
１９ 第２データ入出力ポート
２０ 状態信号線
２１ ワークメモリ
２２ アドレスデコーダ
２３ アドレス制御部
２４ メモリアレイ
２５ アドレスポート
２６ データ入出力ポート
５１ データバッファ
５２ アドレス制御器
５３ 遅延器
【発明の属する技術分野】
本発明は、データ処理器がワークメモリを使用するごとにワークメモリをクリアする必要がある場合に有効なメモリクリア装置に関する。
【０００２】
【従来の技術】
データ処理器が外部から入力されたデータに対して処理を行ってワークメモリに格納し、次にデータ読み出し器がワークメモリに格納されたデータを順次読み出すシステムを考える。第ｎ番目の処理でデータ処理器がワークメモリ内の一部のみにデータを書き込む場合、データ読み出し器によるワークメモリからのデータ読み出しが終了し、第ｎ＋１番目の処理で新たにデータ処理器がワークメモリにデータを書き込むときに、ワークメモリ内の一部のみにデータが上書きされるので、第ｎ番目の処理結果がワークメモリに残留した状態でデータ読み出し器による読み出しが行われる。そこで、第ｎ番目のデータ読み出し処理が終了した時点でワークメモリ内を全てクリアする。
【０００３】
【発明が解決しようとする課題】
上記従来のメモリ構成によれば、ワークメモリを全てクリアする必要があり、かつクリアが完了するまで次のデータをワークメモリに書き込めず、処理に時間がかかる。
【０００４】
本発明は、データ処理装置がワークメモリを使用する効率を向上させることが可能なメモリクリア装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明ではワークメモリ装置を工夫した。
【０００６】
具体的には、請求項１に係る本発明のメモリクリア装置は、第１及び第２データ入出力ポートとを有するワークメモリと、処理結果を第１のデータとして前記第１のデータ入出力ポートを介して前記ワークメモリに出力するデータ処理器と、前記第１のデータ入出力ポートを介して前記ワークメモリから前記第１のデータを読み出すデータ読み出し器と、前記データ処理器及び前記データ読み出し器のアクセスする前記ワークメモリのアドレスを生成するアドレス生成器と、前記アドレス生成器の出力するアドレスを一時保持して所定サイクル後に出力する遅延器と、前記第２のデータ入出力ポートにクリアデータを出力して前記遅延器によって遅延されたアドレスのデータをクリアする消去器とを具備する。
【０００７】
この構成によって、データ読み出し器は第１のデータ入出力ポートを介してワークメモリから第１のデータを読み出す。また消去器は第２のデータ入出力ポートにクリアデータを出力して遅延器によって遅延されたアドレスのデータをクリアするので、データ処理器が出力したデータをワークメモリに格納した後、データ読み出し器がワークメモリ内の第ｋ番地のデータを読み出すと同時に、例えば第ｋ−１番地のデータをクリアすることができ、データ処理装置によるワークメモリ内のデータの読み出しとクリアが同時に行える。
【０００８】
また、請求項２に係る本発明のメモリクリア装置は、データ入出力ポートを有するワークメモリと、処理結果を第１のデータとして前記データ入出力ポートを介して前記ワークメモリに出力するデータ処理器と、前記データ入出力ポートを介して前記ワークメモリから前記第１のデータを読み出すデータ読み出し器と、前記データ処理器及び前記データ読み出し器のアクセスする前記ワークメモリのアドレスを生成するアドレス生成器とを具備し、前記ワークメモリは、前記アドレス生成器が生成したアドレスと、書き込みまたは読み出し動作を示す制御信号とに基づいて、読み出しが完了したデータをクリアする制御手段を有する。
【０００９】
この構成によって、ワークメモリはアドレス生成器が生成したアドレスと、書き込みまたは読み出し動作を示す制御信号とに基づいて、読み出しが完了したデータをクリアする制御手段を有する機能メモリとしたので、データ読み出し時にすでに読み出しが完了したデータをクリアすることが可能となる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図６を用いて説明する。
【００１１】
（実施の形態１）
図１は、本発明の第１の実施の形態に係るメモリクリア装置を含むシステムの構成図である。
【００１２】
図１において、１は各種制御信号を出力する制御器、２はデータ処理器３及びデータ読み出し器４のアクセスするワークメモリ８のアドレスを生成し、第１のアドレスポート１６および遅延器７に出力するアドレス生成器と、３は外部からデータを入力し、処理結果を第１のデータとして第１のデータ入出力ポート１８及び第１アドレスポート１６を介してワークメモリ８に出力するデータ処理器、４は第１のデータ入出力ポート１８及び第１ドレスポート１６を介してワークメモリ８から第１のデータを入力し、外部に出力するデータ読み出し器、５は第２のデータ入出力ポート１９にクリアデータを出力して遅延器７によって遅延されたアドレスのデータをクリアする消去器、７はアドレス生成器の出力するアドレスを一時保持して所定サイクル（本実施の形態では１サイクル）後に出力する遅延器と、８は第１及び第２データ入出力ポート１８、１９とこれに対応して第１及び第２アドレスポート１６、１７とを有するデュアルポート構成のワークメモリ、１０はデータ入力線、１１はデータバス、１２はアドレス線、１３は遅延アドレス線、１４はデータ入出力線、１５はクリアデータ線である。
【００１３】
データ入力線１０を通して第ｎのデータを入力し、まず制御器１の第１の同期信号によりデータ処理器３が第ｎのデータに対して処理を行い、処理結果をワークメモリ８のデータバス１１および第１データ入出力ポート１８を介して格納する。第ｎのデータに対する処理を終了すると、次に制御器１がデータ読み出し器４に第２の同期信号を出力し、データ読み出し器４がワークメモリ８の第１データ入出力ポート１８およびデータバス１１を介して第ｎの処理後のデータを読み出し、処理を行って出力する。
【００１４】
同時に、ワークメモリから読み出した際に使用したアドレスを遅延器７に保持しておく。この時に使用したアドレスをｋとする。データ読み出し器４は次のサイクルでアドレスｋ＋１のデータを第１データ入出力ポート１８およびデータバス１１を介して読み出すが、同時に、遅延器７に記憶しておいたアドレス値ｋをワークメモリ８の第２アドレスポート１９に入力し、更に消去器５がワークメモリ８の第２データ入出力ポート１９にクリアデータを出力して、アドレスｋのデータをクリアする。
【００１５】
図２に同システムのリード動作とクリア動作の関係を示す。ここではリード動作の１サイクル後にクリアを実行する場合を示す。第ｋ−１アドレスをリードする際に遅延器７でこのアドレスを記憶し、次の第ｋアドレスをリードするのと同時に第ｋ−１アドレスのデータをクリアする。
【００１６】
なお、遅延器７の遅延時間を１サイクルに設定したが、その設定を変更すれば２サイクル以上の任意の所定サイクル後にクリア動作を行うことも可能である。
【００１７】
図３に本発明の構成を用いた場合の効果を示す。従来の例では図３（ａ）に示すように第ｎのデータを処理する際に、データ処理器３の処理結果をワークメモリ８に書き込み、次にデータ読み出し器がワークメモリ８からデータを読み出す処理をすべて終了してからワークメモリ８のクリア動作を行なっていたが、本発明の方法によれば、図３（ｂ）に示すように第ｎのデータのリード動作とクリア動作を同時に実行できるため、メモリ使用効率を大幅に改善することができる。
【００１８】
一例として、本発明の構成をポリゴン生成装置に用いることができる。ポリゴンのエッジ生成をデータ処理器３、塗り潰し演算をデータ読み出し器４で行うことにすると、エッジ生成の結果データはワークメモリ８内に不連続に存在し、従来では第ｎポリゴンデータのエッジ生成、及び塗り潰し演算を行った後、第ｎ＋１ポリゴンのエッジデータをワークメモリに上書きしても、第ｎポリゴンのエッジデータが全て上書きされず、部分的に残ってしまうため、第ｎ＋１ポリゴンのエッジ計算の前に、ワークメモリを全てクリアする必要があった。しかし本発明の構成によれば、このクリア動作をポリゴン塗り潰し演算と同時に行うこととしたのでポリゴン描画速度を大幅に改善することができる。
【００１９】
（実施の形態２）
図４は本発明の第２の実施の形態に係るメモリクリア装置を含むシステムの構成図である。
【００２０】
図４において、１は各種制御信号を出力する制御器、２はデータ処理器３及びデータ読み出し器４のアクセスするワークメモリ２１のアドレスを生成し、アドレスポート２５に出力するアドレス生成器、３は外部からデータを入力し、処理結果を第１のデータとしてデータ入出力ポート２６及びアドレスポート２５を介してワークメモリ２１に出力するデータ処理器、４はデータ入出力ポート２６及びアドレスポート２５を介してワークメモリ２１から第１のデータを入力し、外部に出力するデータ読み出し器、１０はデータ入力線、１１はデータバス、１２はアドレス線、１４はデータ入出力線、２０は書き込みまたは読み出し動作を示す制御信号を伝える状態信号線である。
【００２１】
２１はデータ入出力ポート２６とアドレスポート２５とを有したワークメモリであり、その内部にはアドレスデコーダ２２とアドレス制御部２３およびメモリアレイ２４を備えている。ワークメモリ２１は、アドレス生成器２が生成したアドレスと、前記した書き込みまたは読み出し動作を示す制御信号とに基づいて、読み出しが完了したデータをクリアする制御手段（アドレスデコーダ２２、アドレス制御部２３、およびメモリアレイ２４）を有する機能メモリである。
【００２２】
データ入力線１０を通してデータを入力し、まず制御器１の第１の同期信号信号によりデータ処理器３が入力データを処理し、処理結果をデータバス１１及びデータ入出力ポート２６を介して格納する。次に制御器１がデータ読み出し器４に第２の同期信号を出力しデータ読み出し器４がデータ入出力ポート２６及びデータバス１１を介して結果データを読み出し、処理を行って出力する。
【００２３】
この時にアクセスしたアドレスをｋとすると、データ読み出し器４は次のサイクルでアドレスｋ＋１のデータをデータ入出力ポート２６及びデータバス１１を介して読み出す（つまりアドレス生成器２は読み出しアドレスを１インクリメントさせる）が、同時にアドレス制御部２３が前サイクルでアクセスしたアドレス値ｋを生成し、かつこのアドレスｋのデータをクリアする。
【００２４】
図５にワークメモリ２１の内部構成を示す。本ワークメモリは、データ幅が２ビットでワード数が２ｍのメモリアレイ構成をとり、データ読み出し器４がワークメモリ２１から１ワードのデータを読み出した次のサイクルで、その読み出したデータをクリアする。
【００２５】
状態信号線２０は書き込み状態時には０、読み出し状態時には１の値をとる。５１はデータバッファであり、データ入出力線１４を介してデータ処理器３及びデータ読み出し器４とデータの受渡しを行う。２２はアドレスデコーダであり、アドレスポート２５を及びアドレス線１２を介してアドレス生成器２からｍビット幅で送られてきたアドレスデータをデコードする。５３は遅延器であり、アドレス出力線６１の出力を入力し、１サイクル後にその値を出力する。
【００２６】
アドレス制御部２３は複数のアドレス制御器５２から構成される。アドレス制御器５２は状態信号線２０、２本のアドレス出力線６１（ｐ）、６１（ｐ＋１）を入力信号線として接続し、切替器制御信号線６２及びアドレスワード線６３を出力信号線として接続する。アドレス出力線６１にはアドレス線１２をデコードした値が出力される。また切替器制御信号線６２はメモリセル５５にクリアデータを書き込む時には０、メモリセル５５と入出力データビット線６４とを接続する時には１の値をとる。アドレスワード線６３は書き込み禁止の時には０、書き込み許可を与える時には１の値をとる。５４は切替器であり、切替器制御信号線６２が０の値をとる時にはセル・ビット線６５を介してメモリセル５５にクリアデータを出力し、１の値をとる時には入出力データビット線６４とセル・ビット線６５とを接続する。
【００２７】
この構成による動作を、（表１）を用いてさらに詳しく説明する。（表１）は図５に示すアドレス制御器５２の入出力関係を示す真理値表である。
【００２８】
【表１】
まず、状態信号線２０の値が０（書き込みの状態）であるときについて述べる。ワークメモリ２１は通常の書き込み動作を行う。
【００３０】
第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ０、０の時には切替制御信号は任意で、第ｐアドレスワード線には０を出力して書き込みを行わない。第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ０、１の時にも同様である。次に第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ１、０のときにはデータバッファに収められているデータを第ｐワードに書き込むために、第ｐアドレスワード線を１にして書き込み許可の状態にし、かつ切替制御信号線に１を出力し、切替器５４によってメモリセルとセル・ビット線６５とを接続する。第ｐアドレス出力線と第ｐ＋１アドレス出力線が１、１という状態は起こり得ないので禁止入力とする。
【００３１】
次に状態信号線２０の値が１（読み出しの状態）であるときについて述べる。第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ０、０の時には第ｐアドレスワード線を０にして読み出しを行わない。
【００３２】
第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ０、１の時には切替器信号線に０を出力してメモリセル５５にクリアデータを入力させ、さらに第ｐアドレスワード線を１にして書き込み許可を与える。この動作により、第ｐ＋１ワードを読み出す際に第ｐワードの各ビットにクリアデータを書き込む動作を実現する。
【００３３】
第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ１、０の時には、切替器信号線に１を出力してメモリセル５５と入出力データビット線６４とを接続し、第ｐワードのデータをデータバッファ５１に送る。第ｐアドレス出力線と第ｐ＋１アドレス出力線の値がそれぞれ１、１をとる状態は存在しないので禁止入力とする。
【００３４】
また、この構成では、アドレス２ｍの内容がクリアされないので、遅延器５３を設け、アドレス２ｍの内容を読み出した次のサイクルでアドレス２ｍの内容をクリアする動作を実現する。
【００３５】
なお、本実施の形態では、アドレス生成器２は読み出しのアドレスを１インクリメントを前提とした上で各制御器５２にアドレスデコーダ２２の隣り合う２つの出力信号を入力させたが、これに限定されるものではなく、制御器５２に入力するアドレス線の選び方により、読み出しの際同時にクリアするアドレスを設定することができる。例えば各制御器５２にアドレスデコーダ２２の２つ飛びの２つの出力信号を入力させても良い。
【００３６】
【発明の効果】
本発明によれば、メモリの全クリア動作をデータ読み出しと同時に実行できるため、メモリ使用効率を大幅に改善することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るメモリクリア装置を含むシステムの構成図
【図２】同システムのリード動作とクリア動作の関係を示すタイミングチャート
【図３】同実施の形態に係るメモリクリア装置の効果を示す図
【図４】本発明の第２の実施の形態に係るメモリクリア装置を含むシステムの構成図
【図５】ワークメモリ２１の実施例を示す図
【符号の説明】
１ 制御器
２ アドレス生成器
３ データ処理器
４ データ読み出し器
５ 消去器
７ 遅延器
８ ワークメモリ
１０ データ入力線
１１ データバス
１２ アドレス線
１３ 遅延アドレス線
１４ データ入出力線
１５ クリアデータ線
１６ 第１アドレスポート
１７ 第２アドレスポート
１８ 第１データ入出力ポート
１９ 第２データ入出力ポート
２０ 状態信号線
２１ ワークメモリ
２２ アドレスデコーダ
２３ アドレス制御部
２４ メモリアレイ
２５ アドレスポート
２６ データ入出力ポート
５１ データバッファ
５２ アドレス制御器
５３ 遅延器
Claims (3)
- 第１及び第２データ入出力ポートとを有するワークメモリと、
処理結果を第１のデータとして前記第１のデータ入出力ポートを介して前記ワークメモリに出力するデータ処理器と、
前記第１のデータ入出力ポートを介して前記ワークメモリから前記第１のデータを読み出すデータ読み出し器と、
前記データ処理器及び前記データ読み出し器のアクセスする前記ワークメモリのアドレスを生成するアドレス生成器と、
前記アドレス生成器の出力するアドレスを一時保持して所定サイクル後に出力する遅延器と、
前記第２のデータ入出力ポートにクリアデータを出力して前記遅延器によって遅延されたアドレスのデータをクリアする消去器と
を具備するメモリクリア装置。 - データ入出力ポートを有するワークメモリと、
処理結果を第１のデータとして前記データ入出力ポートを介して前記ワークメモリに出力するデータ処理器と、
前記データ入出力ポートを介して前記ワークメモリから前記第１のデータを読み出すデータ読み出し器と、
前記データ処理器及び前記データ読み出し器のアクセスする前記ワークメモリのアドレスを生成するアドレス生成器とを具備し、
前記ワークメモリは、前記アドレス生成器が生成したアドレスと、書き込みまたは読み出し動作を示す制御信号とに基づいて、前のサイクルにおいて読み出しが完了したデータを、前記読み出し動作と同一サイクル内にクリアする制御手段とを有するメモリクリア装置。 - メモリを読み出す第１工程と、
前記第１工程と同サイクル中に、前記メモリ中に存する、前のサイクルで読み出したアドレスのデータをクリアする第２工程とを含むメモリクリア方法。
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| JP07524498A JP3557895B2 (ja) | 1998-03-24 | 1998-03-24 | メモリクリア装置 |
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-
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| JPH11272541A (ja) | 1999-10-08 |
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