JP2586672B2 - 擬似バースト発生器 - Google Patents
擬似バースト発生器Info
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- JP2586672B2 JP2586672B2 JP2026691A JP2669190A JP2586672B2 JP 2586672 B2 JP2586672 B2 JP 2586672B2 JP 2026691 A JP2026691 A JP 2026691A JP 2669190 A JP2669190 A JP 2669190A JP 2586672 B2 JP2586672 B2 JP 2586672B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control command
- timing
- prefix
- generating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Time-Division Multiplex Systems (AREA)
- Radio Relay Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はTDMA衛星通信装置における自己診断用のバー
スト信号を発生する擬似バースト発生器に関する。
スト信号を発生する擬似バースト発生器に関する。
TDMA衛星通信装置には、保守のために衛星から電波を
送受信することなく自己診断する機能を備えている。こ
の場合、簡易的にTDMAシステムの基準となる基準バース
ト信号を生成する擬似バースト発生器が設置される。
送受信することなく自己診断する機能を備えている。こ
の場合、簡易的にTDMAシステムの基準となる基準バース
ト信号を生成する擬似バースト発生器が設置される。
第４図は擬似バースト信号の一例を示す図であり、ク
ロックリカバリCR,ビットタイミングリカバリBTR,ユニ
ークワードUW等の各ビット列からなる前置器、および、
送信・バースト同期用コマンドCDC,バーストタイムプラ
ン用データBTPの各ビット列からなる制御コマンドから
構成され、TDMAの基本フレーム長の周期で送出される。
同図では一例として18msとしてある。
ロックリカバリCR,ビットタイミングリカバリBTR,ユニ
ークワードUW等の各ビット列からなる前置器、および、
送信・バースト同期用コマンドCDC,バーストタイムプラ
ン用データBTPの各ビット列からなる制御コマンドから
構成され、TDMAの基本フレーム長の周期で送出される。
同図では一例として18msとしてある。
第３図は従来の擬似バースト発生器の一例を示すブロ
ック図である。各回路を制御して制御コマンドを生成す
るCPU1、CPU1がデータ処理を行うためのデータ等を記憶
するRAMからなる記憶回路２、バースト同期用コマンド
およびバーストタイムプラン用データ等が書込まれたRO
Mからなる記憶回路３、生成された制御コマンドを記憶
する記憶回路12および13、記憶回路12および13の書込み
読出しを制御するアドレス制御回路14〜17およびデータ
制御回路18〜21、記憶回路12,13に書込まれた制御コマ
ンドの読出しアドレス信号A3および多重化のためのタイ
ミング信号T3をそれぞれ生成し出力するタイミング生成
回路６、前置語を生成し出力する前置語生成回路７、記
憶回路12,13から読出される制御コマンドと前置語生成
回路７が出力する前置語とを多重化する多重化回路８、
多重化された信号にスクランブルおよび並直列変換を施
すデータ加工回路９を備えている。
ック図である。各回路を制御して制御コマンドを生成す
るCPU1、CPU1がデータ処理を行うためのデータ等を記憶
するRAMからなる記憶回路２、バースト同期用コマンド
およびバーストタイムプラン用データ等が書込まれたRO
Mからなる記憶回路３、生成された制御コマンドを記憶
する記憶回路12および13、記憶回路12および13の書込み
読出しを制御するアドレス制御回路14〜17およびデータ
制御回路18〜21、記憶回路12,13に書込まれた制御コマ
ンドの読出しアドレス信号A3および多重化のためのタイ
ミング信号T3をそれぞれ生成し出力するタイミング生成
回路６、前置語を生成し出力する前置語生成回路７、記
憶回路12,13から読出される制御コマンドと前置語生成
回路７が出力する前置語とを多重化する多重化回路８、
多重化された信号にスクランブルおよび並直列変換を施
すデータ加工回路９を備えている。
次に動作を説明する。
CPU1は、処理プログラムに応じ記憶回路３からコマン
ドデータを読出して所定の制御コマンドを生成する。２
つの記憶回路12,13は、生成された制御コマンドを交互
に書込みおよび読出し処理を行う。この場合、擬似バー
スト信号を構成するためには、記憶回路12,13に書込ま
れた制御コマンドをバースト状に高速で読出す必要があ
り、CPU側から制御コマンドを書込む速度との整合がと
れなくなる。従って、速度の整合をとるために２つの記
憶回路が必要となる。記憶回路12および13を制御するた
めに、アドレス制御回路16,17およびデータ制御回路20,
21を設けている。また、CPU1のデータ処理タイミング速
度よりも記憶回路12,13の読出しタイミング速度の方を
速くしているので、CPU1側と記憶回路12,13側とのタイ
ミング信号およびデータ信号がアドレスバス10およびデ
ータバス11上で衝突しないようにするために、アドレス
制御回路14,15およびデータ制御回路18,19をそれぞれ設
けている。
ドデータを読出して所定の制御コマンドを生成する。２
つの記憶回路12,13は、生成された制御コマンドを交互
に書込みおよび読出し処理を行う。この場合、擬似バー
スト信号を構成するためには、記憶回路12,13に書込ま
れた制御コマンドをバースト状に高速で読出す必要があ
り、CPU側から制御コマンドを書込む速度との整合がと
れなくなる。従って、速度の整合をとるために２つの記
憶回路が必要となる。記憶回路12および13を制御するた
めに、アドレス制御回路16,17およびデータ制御回路20,
21を設けている。また、CPU1のデータ処理タイミング速
度よりも記憶回路12,13の読出しタイミング速度の方を
速くしているので、CPU1側と記憶回路12,13側とのタイ
ミング信号およびデータ信号がアドレスバス10およびデ
ータバス11上で衝突しないようにするために、アドレス
制御回路14,15およびデータ制御回路18,19をそれぞれ設
けている。
アドレス制御回路16,17は、タイミング生成回路６が
出力するアドレス信号A3を制御信号C1に応じて記憶回路
12,13へ送出する。データ制御回路18,19は、生成された
制御コマンドを記憶回路12,13へ交互に書込み、また、
データ制御回路20,21は交互に読出すように制御する。
出力するアドレス信号A3を制御信号C1に応じて記憶回路
12,13へ送出する。データ制御回路18,19は、生成された
制御コマンドを記憶回路12,13へ交互に書込み、また、
データ制御回路20,21は交互に読出すように制御する。
このようにして読出された制御コマンドは、前置語生
成回路７から出力される前置語と多重化回路８で多重化
される。更に、多重化された信号は、データ加工回路９
においてタイミング生成回路６からのタイミング信号T3
に応じて並直列変換された後、スクランブル用初期パタ
ーンによってスクランブルされて擬似バースト信号SBと
して出力される。
成回路７から出力される前置語と多重化回路８で多重化
される。更に、多重化された信号は、データ加工回路９
においてタイミング生成回路６からのタイミング信号T3
に応じて並直列変換された後、スクランブル用初期パタ
ーンによってスクランブルされて擬似バースト信号SBと
して出力される。
上述した従来の擬似バースト発生器では、制御コマン
ドの書込み速度と読出し速度との整合をとるために、２
つの記憶回路を設けて交互に書込みおよび読出し処理を
やらせており、このために多数の制御回路を必要として
いる。一般に制御回路には、ドライバ・レシーバICが使
用されるが、これらICは消費電力が大きい。従って、制
御回路が多いために、装置の小型化、低消費電力化、低
コスト化が困難である。
ドの書込み速度と読出し速度との整合をとるために、２
つの記憶回路を設けて交互に書込みおよび読出し処理を
やらせており、このために多数の制御回路を必要として
いる。一般に制御回路には、ドライバ・レシーバICが使
用されるが、これらICは消費電力が大きい。従って、制
御回路が多いために、装置の小型化、低消費電力化、低
コスト化が困難である。
本発明の目的は、双ポート記憶回路を使用することに
よって制御回路の数を削減し、装置の小型化、低消費電
力化、低コスト化が実現できる擬似バースト発生器を提
供することにある。
よって制御回路の数を削減し、装置の小型化、低消費電
力化、低コスト化が実現できる擬似バースト発生器を提
供することにある。
本発明の擬似バースト発生器は、前置語を生成し出力
する前置語生成手段と、制御コマンドを生成し出力する
制御コマンド生成手段と、２つの独立したポートを有し
それぞれ独立して前記制御コマンドの書込み読出しを行
う双ポート記憶手段と、前記双ポート記憶手段の書込み
読出しのタイミング信号を生成し出力するタイミング生
成手段と、前記双ポート記憶手段から読出される前記制
御コマンドおよび前記前置語生成手段が出力する前記前
置語を多重化して出力する多重化手段とを備えている。
また、前記タイミング生成手段は同一周期で互いに反転
するタイミング信号を生成し前記双ポート記憶手段の２
つの独立したそれぞれのポートの最上位アドレス桁へ印
加して前記制御コマンドの書込み読出しを行うように構
成する。
する前置語生成手段と、制御コマンドを生成し出力する
制御コマンド生成手段と、２つの独立したポートを有し
それぞれ独立して前記制御コマンドの書込み読出しを行
う双ポート記憶手段と、前記双ポート記憶手段の書込み
読出しのタイミング信号を生成し出力するタイミング生
成手段と、前記双ポート記憶手段から読出される前記制
御コマンドおよび前記前置語生成手段が出力する前記前
置語を多重化して出力する多重化手段とを備えている。
また、前記タイミング生成手段は同一周期で互いに反転
するタイミング信号を生成し前記双ポート記憶手段の２
つの独立したそれぞれのポートの最上位アドレス桁へ印
加して前記制御コマンドの書込み読出しを行うように構
成する。
次に図面を参照して本発明を説明する。
第１図は本発明の一実施例を示すブロック図であり、
各回路を制御すると共に制御コマンドを生成するCPU1、
CPU1がデータ処理を行うためのデータ等を記憶するRAM
からなる記憶回路２、バースト同期用コマンドおよびバ
ーストタイムプラン用データ等が書込まれたROMからな
る記憶回路３、生成された制御コマンドの書込み読出し
を行う双ポート記憶回路４、双ポート記憶回路４に対す
る読出しアドレス信号A2および双ポート記憶回路４のメ
モリ領域を切替えるためのタイミング信号T1,T2並びに
多重化のためのタイミング信号T3を生成し出力するタイ
ミング生成回路５、前置語を生成し出力する前置語生成
回路７、前置語と制御コマンドとを多重化する多重化回
路８、多重化したデータにスクランブルおよび並直列変
換を施すデータ加工回路９を備えている。
各回路を制御すると共に制御コマンドを生成するCPU1、
CPU1がデータ処理を行うためのデータ等を記憶するRAM
からなる記憶回路２、バースト同期用コマンドおよびバ
ーストタイムプラン用データ等が書込まれたROMからな
る記憶回路３、生成された制御コマンドの書込み読出し
を行う双ポート記憶回路４、双ポート記憶回路４に対す
る読出しアドレス信号A2および双ポート記憶回路４のメ
モリ領域を切替えるためのタイミング信号T1,T2並びに
多重化のためのタイミング信号T3を生成し出力するタイ
ミング生成回路５、前置語を生成し出力する前置語生成
回路７、前置語と制御コマンドとを多重化する多重化回
路８、多重化したデータにスクランブルおよび並直列変
換を施すデータ加工回路９を備えている。
次に動作を説明する。
CPU1は、制御信号C2,C3によって記憶回路2,3をそれぞ
れ制御して、所定の制御コマンドを生成する。双ポート
記憶回路４は、制御信号C4、アドレス信号A1,A2および
タイミング信号T1,T2に応じて、生成された制御コマン
ドの書込み読出しを行う。この双ポート記憶回路４は独
立して２つのポートを有するICであり、左側および右側
の各ポートをデータ書込用あるいはデータ読出用のいず
れかに設定することができる。この設定は、制御信号C4
によって行うことができる。そして、タイミング生成回
路５が生成する同一周期で互いに反転するタイミング信
号T1,T2を双ポート記憶回路４のアドレス入力の最上位
桁へそれぞれ印加することによって、メモリ領域を交互
に切替えてデータの書込み読出しを行っている。
れ制御して、所定の制御コマンドを生成する。双ポート
記憶回路４は、制御信号C4、アドレス信号A1,A2および
タイミング信号T1,T2に応じて、生成された制御コマン
ドの書込み読出しを行う。この双ポート記憶回路４は独
立して２つのポートを有するICであり、左側および右側
の各ポートをデータ書込用あるいはデータ読出用のいず
れかに設定することができる。この設定は、制御信号C4
によって行うことができる。そして、タイミング生成回
路５が生成する同一周期で互いに反転するタイミング信
号T1,T2を双ポート記憶回路４のアドレス入力の最上位
桁へそれぞれ印加することによって、メモリ領域を交互
に切替えてデータの書込み読出しを行っている。
第２図（ａ），（ｂ）は双ポート記憶回路４の一例の
動作を説明する図であり、同図（ａ）に示すように双ポ
ート記憶回路４のアドレス入力の最上位桁へ印加するタ
イミング信号T1およびT2を、同図（ｂ）に示すように同
一周期で互いに反転する信号とすれば、例えば、左側ポ
ートに印加するタイミング信号T1でメモリ領域Ｉを指定
してデータD1を書込んでいる間に、右側ポートに印加す
るタイミング信号T2でメモリ領域IIを指定して書込まれ
ているデータD2を読出すように制御する。いま一例とし
て、CPUで５つの制御コマンドを18ms毎に生成する場合
は、各制御コマンド毎に18ms、合計90msかけて双ポート
記憶回路に書込み、次の90msに５つの制御コマンドを各
18msの周期で書込み速度の約1000倍の高速度でバースト
状に読出す。
動作を説明する図であり、同図（ａ）に示すように双ポ
ート記憶回路４のアドレス入力の最上位桁へ印加するタ
イミング信号T1およびT2を、同図（ｂ）に示すように同
一周期で互いに反転する信号とすれば、例えば、左側ポ
ートに印加するタイミング信号T1でメモリ領域Ｉを指定
してデータD1を書込んでいる間に、右側ポートに印加す
るタイミング信号T2でメモリ領域IIを指定して書込まれ
ているデータD2を読出すように制御する。いま一例とし
て、CPUで５つの制御コマンドを18ms毎に生成する場合
は、各制御コマンド毎に18ms、合計90msかけて双ポート
記憶回路に書込み、次の90msに５つの制御コマンドを各
18msの周期で書込み速度の約1000倍の高速度でバースト
状に読出す。
このようにして双ポート記憶回路４から読出された制
御コマンドは、多重回路８によって前置語生成回路７か
ら出力される前置語と多重化され、更に、データ加工回
路９においてタイミング生成回路５からのタイミング信
号T3に応じて並直列変換された後、スクランブル用初期
パターンによってスクランブルされて擬似バースト信号
SBとして出力される。
御コマンドは、多重回路８によって前置語生成回路７か
ら出力される前置語と多重化され、更に、データ加工回
路９においてタイミング生成回路５からのタイミング信
号T3に応じて並直列変換された後、スクランブル用初期
パターンによってスクランブルされて擬似バースト信号
SBとして出力される。
なお、双ポート記憶回路の代りに複数ポート記憶機能
を内蔵するASICまたはランダムロジック回路等で構成し
てもよい。
を内蔵するASICまたはランダムロジック回路等で構成し
てもよい。
以上説明したように本発明によれば、双ポート記憶回
路を用いることによって、従来は多数使用していた制御
回路を削減することができるので、消費電力が大きいIC
およびその他の部品も削減でき、装置の小型化、低消費
電力化、低コスト化が実現できる。
路を用いることによって、従来は多数使用していた制御
回路を削減することができるので、消費電力が大きいIC
およびその他の部品も削減でき、装置の小型化、低消費
電力化、低コスト化が実現できる。
第１図は本発明の一実施例を示すブロック図、第２図
（ａ），（ｂ）は双ポート記憶回路の動作の一例を説明
する図、第３図は従来の擬似バースト発生器の一例を示
すブロック図、第４図は擬似バースト信号の一例を示す
図である。 １……CPU、2,3……記憶回路、４……双ポート記憶回
路、5,6……タイミング生成回路、７……前置語生成回
路、８……多重化回路、９……データ加工回路、10……
アドレスバス、11……データバス、12,13……記憶回
路、14〜17……アドレス制御回路、18〜21……データ制
御回路、A1〜A3……アドレス信号、T1〜T3……タイミン
グ信号、C1〜C4……制御信号、D1,D2……データ信号、S
B……擬似バースト信号。
（ａ），（ｂ）は双ポート記憶回路の動作の一例を説明
する図、第３図は従来の擬似バースト発生器の一例を示
すブロック図、第４図は擬似バースト信号の一例を示す
図である。 １……CPU、2,3……記憶回路、４……双ポート記憶回
路、5,6……タイミング生成回路、７……前置語生成回
路、８……多重化回路、９……データ加工回路、10……
アドレスバス、11……データバス、12,13……記憶回
路、14〜17……アドレス制御回路、18〜21……データ制
御回路、A1〜A3……アドレス信号、T1〜T3……タイミン
グ信号、C1〜C4……制御信号、D1,D2……データ信号、S
B……擬似バースト信号。
Claims (2)
- 【請求項１】前置語を生成し出力する前置語生成手段
と、制御コマンドを生成し出力する制御コマンド生成手
段と、２つの独立したポートを有しそれぞれ独立して前
記制御コマンドの書込み読出しを行う双ポート記憶手段
と、前記双ポート記憶手段の書込み読出しのタイミング
信号を生成し出力するタイミング生成手段と、前記双ポ
ート記憶手段から読出される前記制御コマンドおよび前
記前置語生成手段が出力する前記前置語を多重化して出
力する多重化手段とを備えることを特徴とする擬似バー
スト発生器。 - 【請求項２】前記タイミング生成手段は同一周期で互い
に反転するタイミング信号を生成し前記双ポート記憶手
段の２つの独立したそれぞれのポートの最上位アドレス
桁へ印加して前記制御コマンドの書込み読出しを行うこ
とを特徴とする請求項１記載の擬似バースト発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026691A JP2586672B2 (ja) | 1990-02-05 | 1990-02-05 | 擬似バースト発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026691A JP2586672B2 (ja) | 1990-02-05 | 1990-02-05 | 擬似バースト発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03230626A JPH03230626A (ja) | 1991-10-14 |
| JP2586672B2 true JP2586672B2 (ja) | 1997-03-05 |
Family
ID=12200418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026691A Expired - Fee Related JP2586672B2 (ja) | 1990-02-05 | 1990-02-05 | 擬似バースト発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586672B2 (ja) |
-
1990
- 1990-02-05 JP JP2026691A patent/JP2586672B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03230626A (ja) | 1991-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |