JPH0562385B2 - - Google Patents
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- JPH0562385B2 JPH0562385B2 JP58198651A JP19865183A JPH0562385B2 JP H0562385 B2 JPH0562385 B2 JP H0562385B2 JP 58198651 A JP58198651 A JP 58198651A JP 19865183 A JP19865183 A JP 19865183A JP H0562385 B2 JPH0562385 B2 JP H0562385B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- memory
- bit
- signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は第１のメモリ（RAM又はROM）
から読出したデータを第２のメモリ（RAM）の
同一アドレス位置に書込むためのデータ転送回路
に関するものである。
から読出したデータを第２のメモリ（RAM）の
同一アドレス位置に書込むためのデータ転送回路
に関するものである。
従来この種の装置として第１図に示すものがあ
つた。図において１は制御ロジツク、２は第１の
シフトレジスタ（以下シフトレジスタの図面記号
をSRGとする）、３は第２のシフトレジスタ、４
は第１のメモリ、５は第２のメモリ、６はアドレ
ス信号をビツト直列の形で伝送する伝送路、７は
データの入出力線（データの図面記号をDATA
とする）、８はアドレスカウンタ、９はアドレス
クロツク、１０はシフトロード制御信号（図面記
号をＳ／Ｌとする）、１１はシフトレジスタ２，
３をシフトするクロツク（図面記号をCLOCKと
する）、１２，１３は読出し／書込みの制御信号
（図面記号をＲ／Ｗとする）、１４，１５はｎビツ
トのアドレス信号である。
つた。図において１は制御ロジツク、２は第１の
シフトレジスタ（以下シフトレジスタの図面記号
をSRGとする）、３は第２のシフトレジスタ、４
は第１のメモリ、５は第２のメモリ、６はアドレ
ス信号をビツト直列の形で伝送する伝送路、７は
データの入出力線（データの図面記号をDATA
とする）、８はアドレスカウンタ、９はアドレス
クロツク、１０はシフトロード制御信号（図面記
号をＳ／Ｌとする）、１１はシフトレジスタ２，
３をシフトするクロツク（図面記号をCLOCKと
する）、１２，１３は読出し／書込みの制御信号
（図面記号をＲ／Ｗとする）、１４，１５はｎビツ
トのアドレス信号である。
制御ロジツク１から送出されるアドレスクロツ
ク９によつてアドレスカウンタ８内のｎビツトの
ビツトパターンが変化しこのビツトパターンをア
ドレス信号１４として第１のメモリ４へアクセス
する。同時ににアドレス信号１４は第１のシフト
レジスタ２の並列入力端子からロードされ、ロー
ドされた後ではシフトロード制御信号１０がシフ
トとなり、クロツク１１によりシフトレジスタ
２，３が同時にシフトされ、シフトレジスタ２か
ら伝送路６上にシフトアウトされたビツトがシフ
トレジスタ３に入力されｎ個のシフトクロツクの
後シフトレジスタ３の内容はアドレスカウンタ８
の内容と同一になる。すなわち、アドレス信号１
４はアドレス信号１５と同様になる。この時制御
信号１２を読出しとし、制御信号１３を書込みと
して制御すると第１のメモリ４の内容が第２のメ
モリの同一アドレス位置へ書込まれる。制御信号
１２，１３の読出し書込みの制御を変化すること
によつて第２のメモリ５から読出して第１のメモ
リ４へ書込むこともできる。１つのデータの転送
が終ると、アドレスクロツク９が入力されてアド
レスカウンタ８の内容が変化し次のデータの転送
が行われる。
ク９によつてアドレスカウンタ８内のｎビツトの
ビツトパターンが変化しこのビツトパターンをア
ドレス信号１４として第１のメモリ４へアクセス
する。同時ににアドレス信号１４は第１のシフト
レジスタ２の並列入力端子からロードされ、ロー
ドされた後ではシフトロード制御信号１０がシフ
トとなり、クロツク１１によりシフトレジスタ
２，３が同時にシフトされ、シフトレジスタ２か
ら伝送路６上にシフトアウトされたビツトがシフ
トレジスタ３に入力されｎ個のシフトクロツクの
後シフトレジスタ３の内容はアドレスカウンタ８
の内容と同一になる。すなわち、アドレス信号１
４はアドレス信号１５と同様になる。この時制御
信号１２を読出しとし、制御信号１３を書込みと
して制御すると第１のメモリ４の内容が第２のメ
モリの同一アドレス位置へ書込まれる。制御信号
１２，１３の読出し書込みの制御を変化すること
によつて第２のメモリ５から読出して第１のメモ
リ４へ書込むこともできる。１つのデータの転送
が終ると、アドレスクロツク９が入力されてアド
レスカウンタ８の内容が変化し次のデータの転送
が行われる。
アドレス信号の伝送に関しては、さきに説明し
たように第１のシフトレジスタ２は並直列変換装
置として動作し、第２のシフトレジスタ３は直並
列変換換装置として動作し伝送路６上にはクロツ
ク１１１個ごとに１ビツトが伝送される。ｎビツ
トのアドレス信号によつて構成できるビツトパタ
ーンの全種類は2n存在し、したがつて、１種類が
ｎビツトのアドレス信号を2n種類、伝送路６によ
つて伝送するためには2n×ｎのクロツク１１を必
要とする。
たように第１のシフトレジスタ２は並直列変換装
置として動作し、第２のシフトレジスタ３は直並
列変換換装置として動作し伝送路６上にはクロツ
ク１１１個ごとに１ビツトが伝送される。ｎビツ
トのアドレス信号によつて構成できるビツトパタ
ーンの全種類は2n存在し、したがつて、１種類が
ｎビツトのアドレス信号を2n種類、伝送路６によ
つて伝送するためには2n×ｎのクロツク１１を必
要とする。
以上のように、第１図に示す従来の回路では１
つのデータを転送するためのｎビツトのアドレス
信号を伝送するのにｎビツトのクロツク時間を必
要とし、アドレス信号の伝送のために必要な時間
が多くなり過ぎるという欠点があつた。
つのデータを転送するためのｎビツトのアドレス
信号を伝送するのにｎビツトのクロツク時間を必
要とし、アドレス信号の伝送のために必要な時間
が多くなり過ぎるという欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、この発明では、第
１のシフトレジスタの直列信号出力端子からその
直列信号入力端子へ信号を帰還する帰還回路を設
け、かつこの帰還回路により最大周期系列が生成
されるようにして、アドレスカウンタのビツトパ
ターンの代りにシフトレジスタ内のビツトパター
ンそのものをアドレス信号とし、かつ第１のシフ
トレジスタの直列信号入力端子に入力する信号を
伝送路により伝送して第２のシフトレジスタの直
列信号入力端子に入力し、この１ビツトが伝送路
上に伝送され、第１及び第２のシフトレジスタが
シフトされるたびに、第１のシフトレジスタと第
２のシフトレジスタのビツトパターンが互に同一
のビツトパターンを保ちながら順次更新されてゆ
くようにし、データ転送におけるアドレス伝送の
ために必要とする時間を短縮したものである。
去するためになされたもので、この発明では、第
１のシフトレジスタの直列信号出力端子からその
直列信号入力端子へ信号を帰還する帰還回路を設
け、かつこの帰還回路により最大周期系列が生成
されるようにして、アドレスカウンタのビツトパ
ターンの代りにシフトレジスタ内のビツトパター
ンそのものをアドレス信号とし、かつ第１のシフ
トレジスタの直列信号入力端子に入力する信号を
伝送路により伝送して第２のシフトレジスタの直
列信号入力端子に入力し、この１ビツトが伝送路
上に伝送され、第１及び第２のシフトレジスタが
シフトされるたびに、第１のシフトレジスタと第
２のシフトレジスタのビツトパターンが互に同一
のビツトパターンを保ちながら順次更新されてゆ
くようにし、データ転送におけるアドレス伝送の
ために必要とする時間を短縮したものである。
以下この発明の実施例を図面について説明す
る。第２図はこの発明の一実施例を示すブロツク
図であつて、第２図において第１図と同一符号は
同一又は相当部分を示し、１６は第１のシフトレ
ジスタ２の直列信号出力端子の信号、１７，１
８，１９はそれぞれmod2（法２）の加算器、２０
は制御情報（以下Ｏ／Ｍと略記する）、２１，２
２はシフトレジスタ２の各所定段のビツトの信号
論理を示す。２３はリセツト信号（図面記号を
Resetとする）である。
る。第２図はこの発明の一実施例を示すブロツク
図であつて、第２図において第１図と同一符号は
同一又は相当部分を示し、１６は第１のシフトレ
ジスタ２の直列信号出力端子の信号、１７，１
８，１９はそれぞれmod2（法２）の加算器、２０
は制御情報（以下Ｏ／Ｍと略記する）、２１，２
２はシフトレジスタ２の各所定段のビツトの信号
論理を示す。２３はリセツト信号（図面記号を
Resetとする）である。
シフトレジスタ２，３はReset信号２３により
同時にリセツトされ、その直列信号入力端子には
伝送路６を介して常に同一信号が加えられてお
り、同一のクロツク１１によつてシフトされるの
で、第１のシフトレジスタ２と第２のシフトレジ
スタ３の内容は常に同一に保たれ、したがつてア
ドレス信号１４と１５は常に互に同一に保たれ
る。
同時にリセツトされ、その直列信号入力端子には
伝送路６を介して常に同一信号が加えられてお
り、同一のクロツク１１によつてシフトされるの
で、第１のシフトレジスタ２と第２のシフトレジ
スタ３の内容は常に同一に保たれ、したがつてア
ドレス信号１４と１５は常に互に同一に保たれ
る。
すなわち、リセツト信号２３が加えられると、
シフトレジスタ２，３の内容は「000…000」とな
り、第１のメモリ４の第０番地から読出されたデ
ータが第２のメモリ５の第０番地に書込まれる。
次にＯ／Ｍ２０を論理「１」にしてクロツク１１
が出力されると、シフトレジスタ２，３の内容は
「100…000」となり、第１のメモリ４の第１番地
から読出されたデータが第２のメモリ５の第１番
地に書込まれる。その後はＯ／Ｍ２０は論理
「０」に保つておくので、加算器１８の出力の論
理がそのまま加算器１９の出力の論理としてシフ
トレジスタ２，３に入力される。信号１６，２
１，２２の論理が「０」である間は加算器１９の
信号論理は「０」であり、最初にＯ／Ｍ２０を
「１」にし入力した論理「１」のビツトが順次シ
フトされてゆくだけであるが、この論理「１」の
ビツトが信号２２の段まで来ると、加算器２８の
出力が論理「１」となりこれが加算器１９の出力
となつてシフトレジスタ２，３に論理「１」の信
号が入力されることになる。このようにして、信
号１６，２１，２２の加算器１７，１８，１９に
よる帰還によつてシフトレジスタ２内のビツトパ
ターンの変化周期が最大周期系列を生成するよう
に接続されているので、シフトレジスタ２の内容
はｎビツトで構成される2n種類のビツトパターン
のうち「000…000」のビツトパターンを除いた
（2n−１）種類のビツトパターンの変化を繰返す
ことになる。ところで最大周期系列を生成するた
めのシフトレジスタの帰還回路の接続方法は疑似
乱数の発生方法などによく使われていて、シフト
レジスタのビツト数ｎが定まれば帰還出力を取り
出すビツトが理論的に定まり、これらの帰還出力
ビツトの出力が加算器（法２の）により縦続加算
されて帰還出力となるが、この帰還出力が有効に
作用するためには、シフトレジスタのビツトの内
少なくとも１ビツトが論理「１」でなければなら
ない。そうでないと、帰還出力の論理は常に
「０」となり、シフトレジスタのビツトパターン
は「000…000」から変化しないからである。シフ
トレジスタのビツトパターンに少なくとも１個の
論理「１」のビツトがあれば、帰還によつてクロ
ツクごとにシフトレジスタのビツトパターンが変
化し2n−１（ｎはシフトレジスタのビツト数）種
類のビツトパターンを１巡したのち、もとのビツ
トパターンに帰る。
シフトレジスタ２，３の内容は「000…000」とな
り、第１のメモリ４の第０番地から読出されたデ
ータが第２のメモリ５の第０番地に書込まれる。
次にＯ／Ｍ２０を論理「１」にしてクロツク１１
が出力されると、シフトレジスタ２，３の内容は
「100…000」となり、第１のメモリ４の第１番地
から読出されたデータが第２のメモリ５の第１番
地に書込まれる。その後はＯ／Ｍ２０は論理
「０」に保つておくので、加算器１８の出力の論
理がそのまま加算器１９の出力の論理としてシフ
トレジスタ２，３に入力される。信号１６，２
１，２２の論理が「０」である間は加算器１９の
信号論理は「０」であり、最初にＯ／Ｍ２０を
「１」にし入力した論理「１」のビツトが順次シ
フトされてゆくだけであるが、この論理「１」の
ビツトが信号２２の段まで来ると、加算器２８の
出力が論理「１」となりこれが加算器１９の出力
となつてシフトレジスタ２，３に論理「１」の信
号が入力されることになる。このようにして、信
号１６，２１，２２の加算器１７，１８，１９に
よる帰還によつてシフトレジスタ２内のビツトパ
ターンの変化周期が最大周期系列を生成するよう
に接続されているので、シフトレジスタ２の内容
はｎビツトで構成される2n種類のビツトパターン
のうち「000…000」のビツトパターンを除いた
（2n−１）種類のビツトパターンの変化を繰返す
ことになる。ところで最大周期系列を生成するた
めのシフトレジスタの帰還回路の接続方法は疑似
乱数の発生方法などによく使われていて、シフト
レジスタのビツト数ｎが定まれば帰還出力を取り
出すビツトが理論的に定まり、これらの帰還出力
ビツトの出力が加算器（法２の）により縦続加算
されて帰還出力となるが、この帰還出力が有効に
作用するためには、シフトレジスタのビツトの内
少なくとも１ビツトが論理「１」でなければなら
ない。そうでないと、帰還出力の論理は常に
「０」となり、シフトレジスタのビツトパターン
は「000…000」から変化しないからである。シフ
トレジスタのビツトパターンに少なくとも１個の
論理「１」のビツトがあれば、帰還によつてクロ
ツクごとにシフトレジスタのビツトパターンが変
化し2n−１（ｎはシフトレジスタのビツト数）種
類のビツトパターンを１巡したのち、もとのビツ
トパターンに帰る。
加算器１９は初期化の時点でシフトレジスタ２
に論理「１」のビツトを入れるためのものであ
る。最初のリセツト信号２３によつて「000…
000」のビツトパターンが作られるので、第１図
のアドレスカウンタ８で発生する2nのビツトパタ
ーンのすべてが、第２図のシフトレジスタ２内で
発生する（各ビツトパターンの発生順序は異る
が）結果となり、第１のメモリ４内の2n個のデー
タのすべてを第２のメモリ５へ転送することがで
きる。また、以上の説明から明らかなように、ア
ドレス信号の変化のため、第１図の回路ではｎビ
ツトのアドレス信号を直列伝送する必要があつた
が、第２図の回路では１ビツトだけを伝送すれば
よいことになり、アドレス信号の伝送の為に必要
とする時間を著しく短縮することができる。
に論理「１」のビツトを入れるためのものであ
る。最初のリセツト信号２３によつて「000…
000」のビツトパターンが作られるので、第１図
のアドレスカウンタ８で発生する2nのビツトパタ
ーンのすべてが、第２図のシフトレジスタ２内で
発生する（各ビツトパターンの発生順序は異る
が）結果となり、第１のメモリ４内の2n個のデー
タのすべてを第２のメモリ５へ転送することがで
きる。また、以上の説明から明らかなように、ア
ドレス信号の変化のため、第１図の回路ではｎビ
ツトのアドレス信号を直列伝送する必要があつた
が、第２図の回路では１ビツトだけを伝送すれば
よいことになり、アドレス信号の伝送の為に必要
とする時間を著しく短縮することができる。
また、上記実施例において第２のメモリ５は書
込み読出しが可能なRAMであることが必要であ
るが、第１のメモリ４は読出し目的に使用する場
合、RAMであつてもROMやスイツチ等の固定
されたメモリであつてもよい。なお、伝送路６、
入出力線７が無線伝送路であつても有線伝送路で
あつても、アドレス信号の伝送時間を短縮する目
的に対しては同様に有効である。
込み読出しが可能なRAMであることが必要であ
るが、第１のメモリ４は読出し目的に使用する場
合、RAMであつてもROMやスイツチ等の固定
されたメモリであつてもよい。なお、伝送路６、
入出力線７が無線伝送路であつても有線伝送路で
あつても、アドレス信号の伝送時間を短縮する目
的に対しては同様に有効である。
以上のようにこの発明によれば、第１び第２の
シフトレジスタの直列信号入力端子に同一信号を
与え、この２つのシフトレジスタを同一のクロツ
クによりシフトし、かつ第１のシフトレジスタを
最長周期系列を生成するように帰還接続を構成し
たので、第２のシフトレジスタへはその直列信号
入力端子へ１ビツトの信号を伝送するだけで、第
１、第２のシフトレジスタの内容の一致を保ちな
がらその内容を変化してゆくことができ、回路構
成が簡単で、かつアドレス信号の伝送時間を短縮
することができる。
シフトレジスタの直列信号入力端子に同一信号を
与え、この２つのシフトレジスタを同一のクロツ
クによりシフトし、かつ第１のシフトレジスタを
最長周期系列を生成するように帰還接続を構成し
たので、第２のシフトレジスタへはその直列信号
入力端子へ１ビツトの信号を伝送するだけで、第
１、第２のシフトレジスタの内容の一致を保ちな
がらその内容を変化してゆくことができ、回路構
成が簡単で、かつアドレス信号の伝送時間を短縮
することができる。
第１図は従来の回路を示すブロツク図、第２図
はこの発明の一実施例を示すブロツク図である。 ２…第１のシフトレジスタ、３…第２のシフト
レジスタ、４…第１のメモリ、５…第２のメモ
リ、６…アドレス伝送路、７…入出力線、１１…
シフトクロツク、１７，１８，１９…Mod2の加
算器。尚、各図中同一符号は同一又は相当部分を
示す。
はこの発明の一実施例を示すブロツク図である。 ２…第１のシフトレジスタ、３…第２のシフト
レジスタ、４…第１のメモリ、５…第２のメモ
リ、６…アドレス伝送路、７…入出力線、１１…
シフトクロツク、１７，１８，１９…Mod2の加
算器。尚、各図中同一符号は同一又は相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ 第１のメモリから読出したデータを第２のメ
モリの同一アドレス位置に書込むためのデータ転
送回路において、 上記第１のメモリへアクセスするｎビツトのア
ドレス信号を作成するために設けられるｎビツト
の長さの第１のシフトレジスタと、 上記第２のメモリへアクセスするｎビツトのア
ドレス信号が入力されるｎビツトの長さの第２の
シフトレジスタと、 上記第１のシフトレジスタ内に論理「１」のビ
ツトが少なくとも１個存在するとき、そのビツト
パターンの変化周期が最大周期系列を生成するよ
う、ｎビツトに対応して論理的に定められる帰還
出力ビツトの出力を、法２の加算器により縦続加
算して帰還出力を生成する帰還回路と、 この帰還回路の出力と１ビツトで構成する制御
情報とを法２の加算器により加算して上記第１の
シフトレジスタの直列信号入力端子の入力信号と
する手段と、 上記第１のシフトレジスタの直列信号入力端子
の入力信号を上記第２のシフトレジスタの直列信
号入力端子の入力信号として接続する手段と、 上記第１及び上記第２のシフトレジスタを同時
にリセツトする手段と、 上記リセツトの直後のクロツクの時点でだけ上
記制御情報の論理を「１」とする手段とを備えた
ことを特徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19865183A JPS6091470A (ja) | 1983-10-24 | 1983-10-24 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19865183A JPS6091470A (ja) | 1983-10-24 | 1983-10-24 | デ−タ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6091470A JPS6091470A (ja) | 1985-05-22 |
| JPH0562385B2 true JPH0562385B2 (ja) | 1993-09-08 |
Family
ID=16394758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19865183A Granted JPS6091470A (ja) | 1983-10-24 | 1983-10-24 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091470A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530727A (en) * | 1978-08-22 | 1980-03-04 | Nec Corp | Information processor |
-
1983
- 1983-10-24 JP JP19865183A patent/JPS6091470A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530727A (en) * | 1978-08-22 | 1980-03-04 | Nec Corp | Information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6091470A (ja) | 1985-05-22 |
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